TWI469289B - 半導體封裝結構及其製法 - Google Patents

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Description

半導體封裝結構及其製法
本發明係有關於一種半導體封裝結構及其製法，尤指一種打線品質較佳且銲料不易橋接之半導體封裝結構及其製法。
隨著半導體封裝技術的演進，除了傳統打線式(wire bonding)半導體封裝技術以外，目前的半導體封裝結構已經發展出多種封裝型態，例如四方扁平無導腳(Quad Flat No-lead，簡稱QFN)半導體封裝結構，其係直接將半導體晶片接置於一導線架上並加以打線，再以封裝膠體包覆該半導體晶片與銲線，並露出該導線架的四個周緣的金屬部分以做為連接外部電子裝置的接觸墊。此種半導體封裝結構能縮減整體體積並提昇電性功能，遂成為一種封裝的趨勢。
傳統如第6,143,981、6,424,024、6,414,385、5,942,794、6,420,779、6,399,415、或6,291,274號美國專利所揭露之半導體封裝結構之剖視圖請參閱第1A圖。
如第1A圖所示，該四方扁平無導腳半導體封裝結構1係於導線架10上設置半導體晶片11，該半導體晶片11藉由銲線12電性連接至該導線架10四周的接觸墊101，並於該導線架10上覆蓋封裝膠體13，以包覆該半導體晶片11與銲線12，且外露出該接觸墊101的側表面與底表面。
如第1B圖所示，係第1A圖之半導體封裝結構1連接至電路板15之側視圖，各該接觸墊101係藉由銲料14以連接至該電路板15上的各銲墊151上。惟，上述習知之半導體封裝結構1的接觸墊101係緊密排列於四周且未凸出於半導體封裝結構1之底部，因而當該半導體封裝結構1銲接至電路板15上時，該接觸墊101與電路板15的銲墊151之間的間距極小且不易控制，故其銲接點之信賴性較差而容易發生破裂(crack)，又其銲接情形並不易檢查，且銲接時經常因為半導體封裝結構1與電路板15之間的間距過小，導致銲料14溢流，進而造成銲料14橋接(solder bridge)等現象。
再者，上述習知之半導體封裝結構並無法提供陣列排列的接觸墊，從而無法實現高密度輸入/輸出(I/O)的半導體封裝結構。
基於上述缺失，遂發展出一種如第6,498,099、7,049,177、6,238,952、6,700,188、或6,777,265號美國專利所揭露之半導體封裝結構，請參閱第2A與2B圖。
如第2A與2B圖所示，分別為半導體封裝結構2的剖視與俯視圖，其係先蝕刻導線架20厚度的一半，接著於導線架20上設置半導體晶片21，且該半導體晶片21藉由銲線22電性連接至該導線架20四周的接觸墊201，並於該導線架20上覆蓋封裝膠體23，最後進行第二次蝕刻，使得最終該接觸墊201凸出於半導體封裝結構2之底部約導線架20的一半厚度，且復可形成陣列排列的接觸墊201。
惟，上述習知之半導體封裝結構雖於銲接至電路板時可於接觸墊與電路板的銲墊之間提供一定間距，並提供陣列排列的接觸墊，但是由於離半導體晶片愈遠的接觸墊需要愈長的銲線，銲線太長容易影響電性連接的品質，且半導體封裝結構的銲線密佈交錯，不利於打線的進行，故仍無法提供更高密度輸入/輸出(I/O)。
因此，如何避免上述習知技術中之種種問題，實已成目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體封裝結構，係包括：介電層，具有相對之第三表面與第四表面；金屬層，係設於該第三表面上，該金屬層包含置晶墊與複數跡線，各該跡線包括線本體、延伸至該置晶墊周圍之銲接墊及相對之跡線終端；複數金屬柱，係貫穿該介電層之第三表面與第四表面，且各該金屬柱之第三表面端係對應連接該置晶墊與各該跡線之跡線終端，又該金屬柱凸出於該第四表面；半導體晶片，係接置於該置晶墊上；銲線，係電性連接該半導體晶片與各該銲接墊；以及封裝膠體，係覆蓋該半導體晶片、銲線、金屬層與該介電層之第三表面。
於本發明之半導體封裝結構的另一態樣中，復可包括金屬墊，係設於該金屬柱凸出該第四表面的一端上。
前述之半導體封裝結構中，該金屬柱之材質可為銅，該介電層可為包括環氧樹脂的聚合物材料，該金屬層之材質可包括選自金、鈀及鎳所組成群組之一種或多種，該金屬墊之材質可包括選自金、鈀及鎳所組成群組之一種或多種。
本發明復揭露一種半導體封裝結構之製法，係包括：準備金屬板，該金屬板具有相對之第一表面與第二表面，該第一表面具有置晶區與複數接觸墊區；自該第一表面向第二表面之方向圖案化該金屬板，俾使該金屬板之置晶區與複數接觸墊區以外之部分形成凹槽；於該經圖案化之金屬板表面上形成介電層，俾令該置晶區與複數接觸墊區外露出該介電層；於該第一表面與該介電層上形成金屬層及於該第二表面上形成複數金屬墊，該金屬層包含置晶墊與複數跡線，該置晶墊對應該置晶區，各該跡線包括線本體、延伸至該置晶墊周圍之銲接墊及相對之跡線終端，且各該跡線終端對應連接各該接觸墊區，且各該金屬墊係對應該置晶區與各該接觸墊區；於該置晶墊上接置半導體晶片，並以銲線電性連接至各該銲接墊；形成覆蓋該半導體晶片、銲線、金屬層與介電層的封裝膠體；移除未被該金屬墊所覆蓋之金屬板，以形成複數對應該置晶區與各該接觸墊區的金屬柱，且該金屬柱凸出於該介電層；以及進行切單，得到半導體封裝結構。
於前述半導體封裝結構之製法中，於該凹槽中形成該介電層之步驟係可包括：於該經圖案化之金屬板表面塗佈並研磨該介電層，使該介電層與該置晶區與複數接觸墊區表面齊平。
依前述半導體封裝結構之製法，於該第一表面與該介電層上形成該金屬層之步驟係可包括：於該第一表面與該介電層上形成第一阻層，且該第一阻層形成複數第一開口區；於各該第一開口區中形成該金屬層；以及移除該第一阻層。
於上述半導體封裝結構之製法中，於該第二表面上形成該金屬墊之步驟係可包括：於該第二表面上形成第二阻層，且該第二阻層形成複數第二開口區，令各該第二開口區對應該置晶區與各該接觸墊區；於各該第二開口區中形成該金屬墊；以及移除該第二阻層。
又依前述之半導體封裝結構之製法，該金屬板之材質可為銅，該介電層可為包括環氧樹脂的聚合物材料。該金屬層與金屬墊可利用電鍍方式來形成，形成金屬層之材質可包括選自金、鈀及鎳所組成群組之一種或多種，且該金屬墊之材質可包括選自金、鈀及鎳所組成群組之一種或多種。
此外，在前述製法之實施態樣中，該複數接觸墊區係可以陣列形式圍繞該置晶區，其次，各該銲接墊係可環狀排列於該置晶墊周圍，俾利於銲線以較短長度連接晶片與銲接墊。
本發明復提供一種半導體封裝結構，係包括：介電層，具有相對之第三表面與第四表面，且該第三表面具有置晶區與複數接觸墊區；複數跡線，係設於該第三表面上，各該跡線包括線本體、延伸至該置晶區中之銲接墊及相對之跡線終端；複數金屬柱，係貫穿該介電層之第三表面與第四表面，且各該金屬柱露出該第三表面之一端係連接各該跡線之跡線終端，又該金屬柱凸出於該第四表面；半導體晶片，係接置於該銲接墊上以電性連接各該跡線；以及封裝膠體，係覆蓋該半導體晶片、各該跡線與該介電層之第三表面。
為得到該覆晶式半導體封裝結構，本發明亦揭露一種一種半導體封裝結構之製法，係包括：準備金屬板，該金屬板具有相對之第一表面與第二表面，該第一表面具有置晶區與複數接觸墊區；自該第一表面向第二表面之方向圖案化該金屬板，俾使該金屬板之複數接觸墊區以外之部分形成凹槽；於該經圖案化之金屬板表面上形成介電層，俾令該複數接觸墊區外露出該介電層；於該第一表面與該介電層上形成複數跡線及於該第二表面上形成複數金屬墊，各該跡線包括線本體、延伸至該置晶區中之銲接墊及相對之跡線終端，且各該跡線終端對應連接各該接觸墊區，且各該金屬墊係對應各該接觸墊區；於該銲接墊上接置半導體晶片以電性連接各該跡線；形成覆蓋該半導體晶片、複數跡線與介電層的封裝膠體；移除未被該金屬墊所覆蓋之金屬板，以形成複數對應各該接觸墊區的金屬柱，且該金屬柱凸出於該介電層；以及進行切單，得到半導體封裝結構。
由上可知，本發明之半導體封裝結構係可於介電層之置晶側佈設銲接墊與跡線，使得銲線不致過長且不致交錯緊密，因而增加電性連接品質；再者，本發明之半導體封裝結構之金屬柱凸出於介電層底部表面，所以將該金屬柱銲接至電路板時，可使銲料穩定接合，且銲料不易溢流與橋接；此外，本發明之半導體封裝結構可形成高密度且陣列排列的輸入/輸出(I/O)端，故適用範圍較大。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
請參閱第3A至3G圖，係本發明之半導體封裝結構及其製法之剖視圖，其中，第3E’圖是俯視圖，第3E圖是沿第3E’圖的線3E-3E的剖視圖。
如第3A圖所示，準備金屬板30，該金屬板30具有相對之第一表面30a與第二表面30b，該第一表面30a具有置晶區301與複數接觸墊區302；其中，該金屬板30之材質可為銅。
如第3B圖所示，自該第一表面30a向第二表面30b之方向圖案化該金屬板30，俾使該金屬板30之置晶區301與複數接觸墊區302以外之部分形成凹槽300，該凹槽300圍繞該置晶區301與各該接觸墊區302；其中，該金屬板30之圖案化或凹槽300的形成可搭配阻層(未圖示)並藉由蝕刻方式來形成，惟其係本領域的通常知識，故在此不加以贅述。
如第3C圖所示，於該經圖案化之金屬板30表面上形成介電層31，俾令該置晶區301與複數接觸墊區302外露出該介電層31。具體而言，係於凹槽300上及第一表面30a上塗佈介電層31，並移除高於該第一表面30a的介電層31，以外露出該置晶區301與各該接觸墊區302；其中，該介電層31可包括環氧樹脂的聚合物材料，且可藉由研磨(grinding)方式以移除該介電層31，使該介電層31與該置晶區301與複數接觸墊區302表面齊平。
如第3D圖所示，於該第一表面30a與該介電層31上形成第一阻層32a，且該第一阻層32a形成複數第一開口區320a；而該第二表面30b上則形成有第二阻層32b，且該第二阻層32b形成複數第二開口區320b，令各該第二開口區320b對應該置晶區301與各該接觸墊區302。
如第3E與3E’圖所示，於各該第一開口區320a中形成金屬層33及於該第二表面30b上之各該第二開口區320b中形成複數金屬墊34，該金屬層33包含置晶墊333與複數跡線(trace)332，該置晶墊333對應該置晶區301，各該跡線332包括線本體3321、延伸至該置晶墊333周圍之銲接墊3322及相對之跡線終端3323，且各該跡線終端3323對應連接各該接觸墊區302，而各該金屬墊34係對應該置晶區301與各該接觸墊區302；然後，移除該第一阻層32a與第二阻層32b；其中，該金屬層33與金屬墊34可利用電鍍方式來形成，且該金屬層33與金屬墊34之材質可包括選自金、鈀及鎳所組成群組之一種或多種，例如，金/鈀/鎳/鈀。
在本發明之製法中，並未限制金屬層與金屬墊之製作順序，概因阻層的形成或有先後，但可於電鍍時同時形成金屬層與金屬墊，是以，本發明無意限制金屬層與金屬墊之製作順序。
複參閱第3E’圖，本發明之製法係可令該複數接觸墊區302係以陣列形式圍繞該置晶區301，且各該銲接墊3322係環狀排列於該置晶墊333周圍。
如第3F圖所示，於該置晶墊333上接置半導體晶片35，該半導體晶片35藉由銲線36電性連接至各該銲接墊3322，並形成覆蓋該半導體晶片35、銲線36、金屬層33與介電層31的封裝膠體37。
如第3G圖所示，移除未被該金屬墊34所覆蓋之金屬板30部分，以形成複數對應該置晶區301與各該接觸墊區302的金屬柱303，且該金屬柱303凸出於該介電層31；最後，進行切單(singulation)，得到半導體封裝結構3。
本發明復揭露　一種半導體封裝結構3，係包括：介電層31，具有相對之第三表面31a與第四表面31b；金屬層33，係設於該第三表面31a，該金屬層33包含置晶墊333與複數跡線332，各該跡線332包括線本體3321、延伸至該置晶墊333周圍之銲接墊3322及相對之跡線終端3323；複數金屬柱303，係貫穿該介電層31之第三表面31a與第四表面31b，且各該金屬柱303露出第三表面31a之一端係連接該置晶墊333與各該跡線332之跡線終端3323，該介電層31之第三表面31a與各該金屬柱303構成一齊平表面，又該金屬柱303凸出於該第四表面31b；半導體晶片35，係接置於該置晶墊333上；銲線36，係電性連接該半導體晶片35與各該銲接墊3322；以及封裝膠體37，係覆蓋該半導體晶片35、銲線36、金屬層33與該介電層31之第三表面31a。
上述之半導體封裝結構3中，復包括金屬墊34，係設於該金屬柱303凸出該第四表面31b的一端上。
依前述之半導體封裝結構3，該金屬柱303之材質可為銅；該介電層31可為包括環氧樹脂的聚合物材料；該金屬層33與金屬墊34可各自包括選自金、鈀及鎳所組成群組之一種或多種。較佳地，該金屬層33與金屬墊34係具有相同材質。
此外，復參閱第3E’圖可知，該複數金屬柱303係可以陣列形式設於該置晶墊333周圍，且在此較佳實施例中，各該銲接墊3322係環狀排列於該置晶墊333周圍。
請參閱第4A至4G圖所示之另一實施例，係本發明之另一半導體封裝結構及其製法之剖視圖，其中，第4E’圖是俯視圖，第4E圖是沿第4E’圖的線4E-4E的剖視圖。
如第4A圖所示，準備金屬板40，該金屬板40具有相對之第一表面40a與第二表面40b，該第一表面40a具有置晶區401與複數接觸墊區402；其中，該金屬板40之材質可為銅。
如第4B圖所示，自該第一表面40a向第二表面40b之方向圖案化該金屬板40，俾使該金屬板40之複數接觸墊區402以外之部分形成凹槽400，其中，該金屬板40之圖案化或凹槽400的形成可搭配阻層(未圖示)並藉由蝕刻方式來形成，惟其係本領域的通常知識，故在此不加以贅述。
如第4C圖所示，於該經圖案化之金屬板40表面上形成介電層41，俾令該複數接觸墊區402外露出該介電層41。具體而言，係於凹槽400上及第一表面40a上塗佈介電層41，並移除高於該第一表面40a的介電層41，以外露出各該接觸墊區402；其中，該介電層41可包括環氧樹脂的聚合物材料，且可藉由研磨(grinding)方式以移除該介電層41，使該介電層41與該複數接觸墊區402表面齊平。
如第4D圖所示，於該第一表面40a與該介電層41上形成第一阻層42a，且該第一阻層42a形成複數第一開口區420a；而該第二表面40b上則形成有第二阻層42b，且該第二阻層42b形成複數第二開口區420b，令各該第二開口區420b對應各該接觸墊區402。
如第4E與4E’圖所示，於各該第一開口區420a中形成複數跡線432及於該第二表面40b上之各該第二開口區420b中形成複數金屬墊44，各該跡線432包括線本體4321、延伸至該置晶區401中之銲接墊4322及相對之跡線終端4323，且各該跡線終端4323對應連接各該接觸墊區402，而各該金屬墊44係對應各該接觸墊區402；然後，移除該第一阻層42a與第二阻層42b；其中，該複數跡線432與金屬墊44可利用電鍍方式來形成，且該複數跡線432與金屬墊44之材質可包括選自金、鈀及鎳所組成群組之一種或多種，例如，金/鈀/鎳/鈀。
在本發明之製法中，並未限制複數跡線與金屬墊之製作順序，概因阻層的形成或有先後，但可於電鍍時同時形成複數跡線與金屬墊，是以，本發明無意限制複數跡線與金屬墊之製作順序。
複參閱第4E’圖，本發明之製法係可令該複數接觸墊區402係以陣列形式圍繞該置晶區401，且各該銲接墊4322亦以陣列形式排列於該置晶區401中。
如第4F圖所示，於該銲接墊4322上以覆晶方式接置半導體晶片45以電性連接各該跡線432，並形成覆蓋該半導體晶片45、複數跡線432與介電層41的封裝膠體47。
如第4G圖所示，移除未被該金屬墊44所覆蓋之金屬板40部分，以形成複數對應各該接觸墊區402的金屬柱403，且該金屬柱403凸出於該介電層41；最後，進行切單(singulation)，得到半導體封裝結構4。
本發明復揭露　一種半導體封裝結構4，係包括：介電層41，具有相對之第三表面41a與第四表面41b，且該第三表面41a具有置晶區401與複數接觸墊區402；複數跡線432，係設於該第三表面41a上，各該跡線432包括線本體4321、延伸至該置晶區401中之銲接墊4322及相對之跡線終端4323；複數金屬柱403，係貫穿該介電層41之第三表面41a與第四表面41b，且各該金屬柱403露出第三表面41a之一端係連接各該跡線432之跡線終端4323，該介電層41之第三表面41a與各該金屬柱403構成一齊平表面，又該金屬柱403凸出於該第四表面41b；半導體晶片45，係接置於該銲接墊4322上以電性連接各該跡線432；以及封裝膠體47，係覆蓋該半導體晶片45、各該跡線432與該介電層41之第三表面41a。
上述之半導體封裝結構4中，可復包括金屬墊44，係設於該金屬柱403凸出該第四表面41b的一端上。
依前述之半導體封裝結構4，該金屬柱403之材質可為銅；該介電層41可為包括環氧樹脂的聚合物材料；該複數跡線432與金屬墊44之材質可各自包括選自金、鈀及鎳所組成群組之一種或多種。較佳地，該複數跡線432與金屬墊44係具有相同材質。
此外，復參閱第4E’圖可知，該複數金屬柱403係可以陣列形式設於該置晶區401周圍，且在此較佳實施例中，各該銲接墊4322係環狀排列於該置晶區401中。
綜上所述，本發明之半導體封裝結構係可於介電層之置晶側佈設銲接墊與跡線，使得銲線不致過長且不致交錯緊密，因而增加電性連接品質；再者，本發明之半導體封裝結構之金屬柱凸出於底部表面，所以將該金屬柱銲接至電路板時，可使銲料穩定接合，且銲料不易溢流與橋接；此外，本發明之半導體封裝結構可形成高密度且陣列排列的輸入/輸出端，故適用範圍較大。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1、2、3、4．．．半導體封裝結構
10、20．．．導線架
101、201．．．接觸墊
11、21、35、45．．．半導體晶片
12、22、36．．．銲線
13、23、37、47．．．封裝膠體
14．．．銲料
15．．．電路板
151．．．銲墊
30、40．．．金屬板
30a、40a．．．第一表面
30b、40b．．．第二表面
300、400．．．凹槽
301、401．．．置晶區
302、402．．．接觸墊區
303、403．．．金屬柱
31、41．．．介電層
31a、41a．．．第三表面
31b、41b．．．第四表面
32a、42a．．．第一阻層
32b、42b．．．第二阻層
320a、420a．．．第一開口區
320b、420b．．．第二開口區
33．．．金屬層
332、432．．．跡線
3321、4321．．．線本體
3322、4322．．．銲接墊
3323、4323．．．跡線終端
333．．．置晶墊
34、44．．．金屬墊
第1A圖係一種習知半導體封裝結構之剖視圖；
第1B圖係第1A圖之半導體封裝結構連接至電路板之側視圖；
第2A與2B圖分別為另一種習知半導體封裝結構之剖視與俯視圖；
第3A至3G圖係本發明之半導體封裝結構及其製法之剖視圖，其中，第3E’圖為俯視圖，第3E圖是沿第3E’圖的線3E-3E的剖視圖；以及
第4A至4G圖係本發明另一半導體封裝結構及其製法之剖視圖，其中，第4E’圖為俯視圖，第4E圖是沿第4E’圖的線4E-4E的剖視圖。
3．．．半導體封裝結構
301．．．置晶區
302．．．接觸墊區
303．．．金屬柱
31．．．介電層
31a．．．第三表面
31b．．．第四表面
33．．．金屬層
332．．．跡線
3321．．．線本體
3322．．．銲接墊
3323．．．跡線終端
333．．．置晶墊
34．．．金屬墊
35．．．半導體晶片
36．．．銲線
37．．．封裝膠體

Claims (40)

  1. 一種半導體封裝結構，係包括：介電層，具有相對之第三表面與第四表面；金屬層，係設於該第三表面上，該金屬層包含置晶墊與複數跡線，各該跡線包括線本體、延伸至該置晶墊周圍之銲接墊及相對之跡線終端；複數金屬柱，係貫穿該介電層之第三表面與第四表面，且各該金屬柱露出該第三表面之一端係連接該置晶墊與各該跡線之跡線終端，該金屬柱對應該跡線終端，又該金屬柱凸出於該第四表面；半導體晶片，係接置於該置晶墊上；銲線，係電性連接該半導體晶片與各該銲接墊；以及封裝膠體，係覆蓋該半導體晶片、銲線、金屬層與該介電層之第三表面。
  2. 如申請專利範圍第1項之半導體封裝結構，復包括金屬墊，係設於該金屬柱凸出該第四表面的一端上。
  3. 如申請專利範圍第2項之半導體封裝結構，其中，該金屬墊包括選自金、鈀及鎳所組成群組之一種或多種。
  4. 如申請專利範圍第1項之半導體封裝結構，其中，該金屬柱之材質為銅。
  5. 如申請專利範圍第1項之半導體封裝結構，其中，該介電層為包括環氧樹脂的聚合物材料。
  6. 如申請專利範圍第1項之半導體封裝結構，其中，該金 屬層之材質包括選自金、鈀及鎳所組成群組之一種或多種。
  7. 如申請專利範圍第1項之半導體封裝結構，其中，該複數金屬柱係以陣列形式設於該置晶墊周圍。
  8. 如申請專利範圍第1項之半導體封裝結構，其中，各該銲接墊係環狀排列於該置晶墊周圍。
  9. 如申請專利範圍第1項之半導體封裝結構，其中，該介電層之第三表面與各該金屬柱構成一齊平表面。
  10. 一種半導體封裝結構之製法，係包括：準備金屬板，該金屬板具有相對之第一表面與第二表面，該第一表面具有置晶區與複數接觸墊區；自該第一表面向第二表面之方向圖案化該金屬板，俾使該金屬板之置晶區與複數接觸墊區以外之部分形成凹槽；於該經圖案化之金屬板表面上形成介電層，俾令該置晶區與複數接觸墊區外露出該介電層；於該第一表面與該介電層上形成金屬層及於該第二表面上形成複數金屬墊，該金屬層包含置晶墊與複數跡線，該置晶墊對應該置晶區，各該跡線包括線本體、延伸至該置晶墊周圍之銲接墊及相對之跡線終端，且各該跡線終端對應連接各該接觸墊區，且各該金屬墊係對應該置晶區與各該接觸墊區；於該置晶墊上接置半導體晶片，並以銲線電性連接各該銲接墊； 形成覆蓋該半導體晶片、銲線、金屬層與介電層的封裝膠體；移除未被該金屬墊所覆蓋之金屬板，以形成複數對應該置晶區與各該接觸墊區的金屬柱，該金屬柱對應該跡線終端，且該金屬柱凸出於該介電層；以及進行切單，得到半導體封裝結構。
  11. 如申請專利範圍第10項之半導體封裝結構之製法，其中，形成該介電層之步驟係包括於該經圖案化之金屬板表面塗佈並研磨該介電層，使該介電層與該置晶區與複數接觸墊區表面齊平。
  12. 如申請專利範圍第10項之半導體封裝結構之製法，於該第一表面與該介電層上形成該金屬層之步驟係包括：於該第一表面與該介電層上形成第一阻層，且該第一阻層形成複數第一開口區；於各該第一開口區中形成該金屬層；以及移除該第一阻層。
  13. 如申請專利範圍第10項之半導體封裝結構之製法，於該第二表面上形成該金屬墊之步驟係包括：於該第二表面上形成第二阻層，且該第二阻層形成複數第二開口區，令各該第二開口區對應該置晶區與各該接觸墊區；於各該第二開口區中形成該金屬墊；以及移除該第二阻層。
  14. 如申請專利範圍第10項之半導體封裝結構之製法，其 中，該金屬板之材質為銅。
  15. 如申請專利範圍第10項之半導體封裝結構之製法，其中，該介電層為包括環氧樹脂的聚合物材料。
  16. 如申請專利範圍第10項之半導體封裝結構之製法，其中，該複數接觸墊區係以陣列形式圍繞該置晶區。
  17. 如申請專利範圍第10項之半導體封裝結構之製法，其中，該金屬層與金屬墊係利用電鍍方式形成。
  18. 如申請專利範圍第10項之半導體封裝結構之製法，其中，該金屬層之材質包括選自金、鈀及鎳所組成群組之一種或多種。
  19. 如申請專利範圍第10項之半導體封裝結構之製法，其中，各該銲接墊係環狀排列於該置晶墊周圍。
  20. 如申請專利範圍第10項之半導體封裝結構之製法，其中，該金屬墊之材質包括選自金、鈀及鎳所組成群組之一種或多種。
  21. 一種半導體封裝結構，係包括：介電層，具有相對之第三表面與第四表面，且該第三表面具有置晶區與複數接觸墊區；複數跡線，係設於該第三表面上，各該跡線包括線本體、延伸至該置晶區中之銲接墊及相對之跡線終端；複數金屬柱，係貫穿該介電層之第三表面與第四表面，且各該金屬柱露出該第三表面之一端係連接各該跡線之跡線終端，該金屬柱對應該跡線終端，又該金屬柱凸出於該第四表面； 半導體晶片，係接置於該銲接墊上以電性連接各該跡線；以及封裝膠體，係覆蓋該半導體晶片、各該跡線與該介電層之第三表面。
  22. 如申請專利範圍第21項之半導體封裝結構，復包括金屬墊，係設於該金屬柱凸出該第四表面的一端上。
  23. 如申請專利範圍第22項之半導體封裝結構，其中，該金屬墊包括選自金、鈀及鎳所組成群組之一種或多種。
  24. 如申請專利範圍第21項之半導體封裝結構，其中，該金屬柱之材質為銅。
  25. 如申請專利範圍第21項之半導體封裝結構，其中，該介電層為包括環氧樹脂的聚合物材料。
  26. 如申請專利範圍第21項之半導體封裝結構，其中，該複數跡線之材質包括選自金、鈀及鎳所組成群組之一種或多種。
  27. 如申請專利範圍第21項之半導體封裝結構，其中，該複數金屬柱係以陣列形式設於該置晶區周圍。
  28. 如申請專利範圍第21項之半導體封裝結構，其中，各該銲接墊係以陣列形式排列於該置晶區中。
  29. 如申請專利範圍第21項之半導體封裝結構，其中，該介電層之第三表面與各該金屬柱構成一齊平表面。
  30. 一種半導體封裝結構之製法，係包括：準備金屬板，該金屬板具有相對之第一表面與第二表面，該第一表面具有置晶區與複數接觸墊區； 自該第一表面向第二表面之方向圖案化該金屬板，俾使該金屬板之複數接觸墊區以外之部分形成凹槽；於該經圖案化之金屬板表面上形成介電層，俾令該複數接觸墊區外露出該介電層；於該第一表面與該介電層上形成複數跡線及於該第二表面上形成複數金屬墊，各該跡線包括線本體、延伸至該置晶區中之銲接墊及相對之跡線終端，且各該跡線終端對應連接各該接觸墊區，且各該金屬墊係對應各該接觸墊區；於該銲接墊上接置半導體晶片以電性連接各該跡線；形成覆蓋該半導體晶片、複數跡線與介電層的封裝膠體；移除未被該金屬墊所覆蓋之金屬板，以形成複數對應各該接觸墊區的金屬柱，該金屬柱對應該跡線終端，且該金屬柱凸出於該介電層；以及進行切單，得到半導體封裝結構。
  31. 如申請專利範圍第30項之半導體封裝結構之製法，其中，形成該介電層之步驟係包括於該經圖案化之金屬板表面塗佈並研磨該介電層，使該介電層與該複數接觸墊區表面齊平。
  32. 如申請專利範圍第30項之半導體封裝結構之製法，於該第一表面與該介電層上形成該複數跡線之步驟係包 括：於該第一表面與該介電層上形成第一阻層，且該第一阻層形成複數第一開口區；於各該第一開口區中形成該複數跡線；以及移除該第一阻層。
  33. 如申請專利範圍第30項之半導體封裝結構之製法，於該第二表面上形成該金屬墊之步驟係包括：於該第二表面上形成第二阻層，且該第二阻層形成複數第二開口區，令各該第二開口區對應各該接觸墊區；於各該第二開口區中形成該金屬墊；以及移除該第二阻層。
  34. 如申請專利範圍第30項之半導體封裝結構之製法，其中，該金屬板之材質為銅。
  35. 如申請專利範圍第30項之半導體封裝結構之製法，其中，該介電層為包括環氧樹脂的聚合物材料。
  36. 如申請專利範圍第30項之半導體封裝結構之製法，其中，該複數接觸墊區係以陣列形式圍繞該置晶區。
  37. 如申請專利範圍第30項之半導體封裝結構之製法，其中，該複數跡線與金屬墊係利用電鍍方式形成。
  38. 如申請專利範圍第30項之半導體封裝結構之製法，其中，該複數跡線之材質包括選自金、鈀及鎳所組成群組之一種或多種。
  39. 如申請專利範圍第30項之半導體封裝結構之製法，其 中，各該銲接墊係以陣列形式排列於該置晶區中。
  40. 如申請專利範圍第30項之半導體封裝結構之製法，其中，該金屬墊之材質包括選自金、鈀及鎳所組成群組之一種或多種。
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