TWI469267B - 製作矽－氧化物－氮化物－氧化物－矽記憶體的方法 - Google Patents

Description

製作矽-氧化物-氮化物-氧化物-矽記憶體的方法

本發明是關於一種製作SONOS記憶體的方法，尤指一種維持SONOS記憶體中ONO堆疊結構比例的製作方法。

非揮發性記憶體裝置具有不因電源供應中斷而造成儲存資料遺失的特性，因此被廣泛使用。現今廣泛使用的非揮發性記憶體裝置包含有唯讀記憶體(read-only-memory,ROM)、可程式化唯讀記憶體(programmable-read-only memory,PROM)、可抹除及可程式化唯讀記憶體(erasable-programmable-read-only memory,EPROM)以及電子式可抹除可程式化唯讀記憶體(electrically-erasable-programmable-read-only memory,EEPROM)。其中，電子式可抹除可程式化唯讀記憶體相較於其他非揮發性記憶體不同之處在於他們可利用電子來進行程式化及抹除操作。

目前對EEPROM裝置中產品研發的方向均集中在增加程式化的速度、降低進行程式化與讀取時的電壓、延長資料保存的時間、減少記憶體單元的抹除時間以及縮小記憶體元件的尺寸。此外，現今有些快閃(Flash)記憶體陣列(array)係使用一種由雙層多晶矽堆疊所形成的閘極(Dual poly-Si gate)，且在此閘極結構中多晶矽通常會以氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)所構成的介電材料作區隔，元件操作時將電子由基板注入底層的多晶矽中達到儲存資料(data)的功能。然而，此由雙層多晶矽閘極所形成的記憶體陣列由於只能儲存單一位元的資料，故較不利於提昇記憶體容量。因此另一種衍生的快閃記憶體使用矽-氧化物-氮化物-氧化物-矽(SONOS)作為資料儲存單元即因應而生，而且可以作到一個電晶體(transistor)同時儲存二個位元的功能，如此可以達到縮小元件尺寸及提升記憶體的容量。SONOS元件的操作方式例舉如下。

在SONOS記憶體進行程式化的時候，電荷會從一基底轉移至ONO結構中的氮化矽層。舉例來說，使用者會先施加一電壓到閘極和汲極並建立垂直電場(vertical electric field))及橫向電場(lateral electric field)，然後藉由這些電場沿著通道來增加電子的運行速度。當電子沿著通道移動時，一部份的電子會獲得足夠的能量並越過底部二氧化矽層的位能障壁而被陷捕(trap)在ONO結構的氮化矽層中。由於接近汲極區的電場最強，因此電子通常會陷捕在靠近汲極的區域。反之，當操作者將施加到源極與汲極區域的電位進行反向時，電子則會沿著通道朝相反的方向前進，並被注入到靠近源極區域的氮化矽層中。由於部分氮化矽層並不導電，這些引入到氮化矽層中的電荷傾向於維持在局部區域(localized)。因此，根據所施加的電壓，電荷可儲存在單一氮化矽層中的各不同區域中。

依據習知製作SONOS記憶體與MOS電晶體的流程，通常是先於記憶體區的半導體基底表面形成一圖案化之ONO堆疊結構，然後直接將閘極氧化層覆蓋於ONO堆疊結構中最上層的氧化矽層表面及電晶體區的半導體基底上。然而，閘極氧化層與堆疊結構中氧化層的堆疊容易改變整個ONO堆疊結構中層與層之間的比例，進而影響整個SONOS記憶體的運作。因此如何改良目前SONOS記憶體的製程以維持記憶體單元中ONO結構的厚度比例即為現今一重要課題。

因此本發明是揭露一種製作SONOS記憶體的方法，以解決上述習知製程中所遇到的瓶頸。

本發明是揭露一種製作矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體的方法。首先提供一半導體基底，然後形成一第一氧化矽層、一氮化矽層以及一第二氧化矽層於該半導體基底表面。接著形成一硬遮罩於第二氧化矽層表面，並圖案化硬遮罩、第一氧化矽層、氮化矽層及第二氧化矽層以形成一圖案化硬遮罩及一堆疊結構。隨後形成一閘極氧化層於圖案化硬遮罩表面、去除閘極氧化層及圖案化硬遮罩及形成一圖案化之多晶矽層於堆疊結構表面。最後形成一源極/汲極區域於多晶矽層兩側之半導體基底中。

本發明另一實施例是揭露一種製作SONOS記憶體的方法，包含有下列步驟：提供一半導體基底，該半導體基底上具有一記憶體區與一電晶體區；形成一第一氧化矽層、一氮化矽層以及一第二氧化矽層於記憶體區及電晶體區之半導體基底表面；形成一硬遮罩於第二氧化矽層表面；圖案化硬遮罩、第一氧化矽層、氮化矽層及第二氧化矽層以於記憶體區形成一圖案化硬遮罩及一堆疊結構；形成一閘極氧化層於圖案化硬遮罩表面及電晶體區；去除記憶體區之閘極氧化層；去除該記憶體區之圖案化硬遮罩；分別形成一圖案化之多晶矽層於記憶體區之堆疊結構表面及電晶體區；以及各形成一源極/汲極區域於記憶體區及電晶體區之多晶矽層兩側之半導體基底中。

請參照第1圖至第9圖，第1圖至第9圖為本發明較佳實施例製作一SONOS記憶體之示意圖。如第1圖所示，首先提供一半導體基底12，例如一由砷化鎵、矽覆絕緣(silicon on insulator,SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。半導體基底12上定義有一記憶體區14與一電晶體區16，然後依序形成一第一氧化矽層18、一氮化矽層20、一第二氧化矽層22以及一硬遮罩26於整個半導體基底12表面。在本實施例中，硬遮罩26較佳由氮化矽所構成，其厚度約介於100埃至200埃之間，且較佳為150埃。

如第2圖所示，先形成一圖案化光阻層28於記憶體區14的硬遮罩26上，然後利用圖案化光阻層28當作遮罩進行一乾蝕刻製程，以去除記憶體區14部分硬遮罩26、及部分第二氧化矽層22及部分氮化矽層20，以及電晶體區16的硬遮罩26、第二氧化矽層22及氮化矽層20，而停止於第一氧化矽層18表面。

如第3圖所示，接著再利用圖案化光阻層28當作遮罩進行一濕蝕刻製程，以去除記憶體區14的部分第一氧化矽層18與電晶體區16的第一氧化矽層18，以於記憶體區14形成一ONO堆疊結構24。

接著如第4圖所示，利用一硫酸與過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture,SPM)來進行一清洗製程，以去除圖案化光阻層28。需注意的是，雖然在此清洗過程中部分的硬遮罩26會流失，但大部分的硬遮罩26仍覆蓋於第二氧化矽層22表面，使得整個半導體基底12表面僅剩下記憶體區14存在有ONO的堆疊結構24，且此ONO堆疊結構24的頂部仍覆蓋有硬遮罩26。在本實施例中，經由SPM清洗步驟剩餘的硬遮罩26厚度約介於60埃至80埃。

然後如第5圖所示，對整個半導體基底12表面進行一現場蒸汽成長(in-situ steam generation,ISSG)製程，以於記憶體區14的半導體基底12及硬遮罩26表面形成一閘極氧化層30並同時於電晶體區16的半導體基底12表面形成一閘極氧化層32。在本實施中，閘極氧化層30/32的厚度較佳約30埃。

另外需注意的是，由於現場蒸汽成長製程係為一侵入性的氧化物成長步驟，因此於硬遮罩26表面形成閘極氧化層30的時候會同時消耗部分的硬遮罩26並降低硬遮罩26的厚度。依據本發明之較佳實施例，硬遮罩26在現場蒸汽成長製程後的剩餘厚度約介於40埃至50埃。然而，即便部分的硬遮罩26在形成閘極氧化層30的過程中被消耗，本發明仍可藉由硬遮罩26的保護來維持整個堆疊結構24中第一氧化矽層18、氮化矽層20與第二氧化矽層22的厚度比例。

接著於部分的電晶體區16覆蓋一圖案化光阻層(圖未示)並暴露出記憶體區14的閘極氧化層30表面。然後如第6圖所示，先利用一濕蝕刻製程去除部分電晶體區16的部分閘極氧化層及記憶體區14的閘極氧化層30。接著如第7圖所示，利用一硫酸與過氧化氫混合物來去除設於記憶體區14的硬遮罩26及此圖案化光阻層，進而暴露出堆疊結構24中最上層的第二氧化矽層22。

依據本發明之一實施例，電晶體區16另包含一輸入/輸出(I/O)區以及一核心(core)區，而上述之圖案化光阻層較佳形成於I/O區的半導體基底12上。因此，以上述濕蝕刻製程去除記憶體區14之閘極氧化層30的時候較佳同時去除核心區的閘極氧化層。然後再進行另一現場蒸汽成長製程，以於核心區中形成一厚度較薄的閘極氧化層。換句話說，I/O區及核心區的半導體基底12表面會分別形成兩種不同厚度的閘極氧化層。

如第8圖所示，先覆蓋一多晶矽層(圖未示)於記憶體區14及電晶體區16的半導體基底12上，其中設於記憶體區14的多晶矽層較佳覆蓋半導體基底12與堆疊結構24表面，而設於電晶體區16的多晶矽層則較佳覆蓋閘極氧化層32表面。接著進行一圖案轉移製程，例如利用一圖案化光阻層(圖未示)當作遮罩進行一蝕刻製程，去除部分多晶矽層，以於記憶體區14的半導體基底12表面形成一堆疊閘極34以及於電晶體區16形成一閘極電極36。其中，堆疊閘極34包含由圖案化之多晶矽層33所構成的控制閘極電極以及由第二氧化矽層22、氮化矽層20及第一氧化矽層18所構成的ONO堆疊結構。如同先前所述，氮化矽層20在進行程式化與抹除時可作為一電荷儲存層(charge storage layer)。

然後如第9圖所示，進行一離子佈植製程，利用堆疊閘極34與閘極電極36當作遮罩，以於堆疊閘極34與閘極電極36兩側的半導體基底12中各形成一源極/汲極區域38/40。

接著形成一層間介電層(inter-layer dielectric,ILD)42於記憶體區14及電晶體區16的半導體基底12上並覆蓋堆疊閘極34與閘極電極36，然後進行另一圖案轉移製程，例如利用一圖案化光阻層(圖未示)當作遮罩來進行一蝕刻製程，以於層間介電層42中形成複數個接觸洞44。隨後覆蓋一由鎢(W)等所構成的金屬層於層間介電層42上並填滿各接觸洞44，以於接觸洞44中形成複數個接觸插塞46。至此即完成本發明較佳實施例之一SONOS記憶體單元，其較佳包含一SONOS電晶體與一MOS電晶體。需注意的是，上述製程雖以整合SONOS電晶體與MOS電晶體為例，但不侷限於此，本發明又可依據製程需求僅實施記憶體區14的製程並僅製作出SONOS電晶體，此設計也屬本發明所涵蓋的範圍。

另外，依據本發明之一實施例，上述製程所揭露之SONOS電晶體又可應用至一非揮發性記憶體，例如一同時具有揮發性記憶體元件與非揮發性記憶體元件之優點的非揮發性靜態隨機存取記憶體(non-volatile static random access memory,NVSRAM)元件。NVSRAM元件較佳包含一記憶單元陣列、複數條位元線(bit line)以及複數條字元線(word line)。記憶單元陣列包含在垂直方向之複數行NVSRAM單元與在水平方向之複數列NVSRAM單元。位元線以平行於記憶單元陣列中複數行NVSRAM單元之方向來設置，而複數條字元線以平行於記憶單元陣列中複數列NVSRAM單元之方向來設置。在記憶單元陣列中，每一個NVSRAM單元具有相同結構，每一列NVSRAM單元共用一組相對應之位元線BT和BC，而每一行NVSRAM則共用一條相對應之字元線WL。

請參照第10圖，第10圖為本發明將上述製程中所完成之SONOS電晶體應用至一NVSRAM元件之等效電路示意圖。如圖中所示，記憶單元陣列中一NVSRAM單元52包含一揮發性電路54與兩組三電晶體SONOS單元56。其中3T-SONOS單元56各包含一上述實施例所揭露之SONOS電晶體58以及兩個MOS電晶體。揮發性電路54則採用六電晶體(6T)架構，且各電晶體均為MOS電晶體型態。

在電源持續供電的情況下，NVSRAM單元52能透過揮發性電路54來保存其內存資料，而在斷電的情況下，NVSRAM單元52能將訊號或資料回存至3T-SONOS單元56，等下次供電時再將資料讀取出來，使揮發性功能轉變為非揮發性功能，達到記憶的效果。

綜上所述，本發明較佳在記憶體區形成ONO堆疊結構後先覆蓋一層較厚的硬遮罩於ONO堆疊結構表面，然後再利用圖案化光阻層來圖案化ONO堆疊結構。由於硬遮罩的厚度較厚，因此去除圖案化光阻層的時候仍有部分的硬遮罩殘留於圖案化之ONO堆疊結構上。接下來，進行閘極氧化層的蒸汽成長製程時可直接將閘極氧化層設於剩餘的硬遮罩表面，然後再伴隨電晶體區的閘極氧化層圖案化步驟依序去除記憶體區裸露出的閘極氧化層與硬遮罩。由於記憶體區的ONO堆疊結構上在整個製作過程中均由硬遮罩所遮蓋保護住，本發明不但可在不增加額外製程的情況下維持ONO堆疊結構中各層的厚度比例，又可在電晶體區形成所需的圖案化閘極氧化層之後適當裸露出記憶體區的ONO堆疊結構以進行後續多晶矽層的沈積，並藉此製作出效能穩定的SONOS記憶體單元。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12．．．半導體基底

14．．．記憶體區

16．．．電晶體區

18．．．第一氧化矽層

20．．．氮化矽層

22．．．第二氧化矽層

24．．．堆疊結構

26．．．硬遮罩

28．．．圖案化光阻層

30．．．閘極氧化層

32．．．閘極氧化層

33．．．多晶矽層

34．．．堆疊閘極

36．．．閘極電極

38．．．源極/汲極區域

40．．．源極/汲極區域

42．．．層間介電層

44．．．接觸洞

46．．．接觸插塞

52．．．NVSRAM單元

54．．．揮發性電路

56．．．3T-SONOS單元

58．．．SONOS電晶體

第1圖至第9圖為本發明較佳實施例製作一SONOS記憶體之示意圖。

第10圖為本發明將SONOS電晶體應用至一NVSRAM元件之等效電路示意圖。

12．．．半導體基底

14．．．記憶體區

16．．．電晶體區

18．．．第一氧化矽層

20．．．氮化矽層

22．．．第二氧化矽層

32．．．閘極氧化層

33．．．多晶矽層

36．．．閘極電極

38．．．源極/汲極區域

40．．．源極/汲極區域

42．．．層間介電層

44．．．接觸洞

46．．．接觸插塞

Claims (19)

1. 一種製作矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體的方法，包含有下列步驟：提供一半導體基底；形成一第一氧化矽層、一氮化矽層以及一第二氧化矽層於該半導體基底表面；形成一硬遮罩於該第二氧化矽層表面；圖案化該硬遮罩、該第一氧化矽層、該氮化矽層及該第二氧化矽層以形成一圖案化硬遮罩及一堆疊結構；形成一閘極氧化層於該圖案化硬遮罩表面；完全去除該閘極氧化層之後再去除該圖案化硬遮罩；形成一圖案化之多晶矽層於該堆疊結構表面；以及形成一源極/汲極區域於該多晶矽層兩側之該半導體基底中。
2. 如申請專利範圍第1項所述之方法，其中圖案化該硬遮罩、該第一氧化矽層、該氮化矽層及該第二氧化矽層之步驟另包含：形成一圖案化光阻層於該硬遮罩表面；利用該圖案化光阻層去除部分該硬遮罩、部分該第二氧化矽層及部分該氮化矽層；去除部分該第一氧化矽層；以及 去除該圖案化光阻層。
3. 如申請專利範圍第2項所述之方法，另包含利用一乾蝕刻製程來去除部分該硬遮罩、部分該第二氧化矽層及部分該氮化矽層。
4. 如申請專利範圍第2項所述之方法，另包含利用一濕蝕刻製程來去除部分該第一氧化矽層。
5. 如申請專利範圍第2項所述之方法，另包含利用一硫酸與過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture,SPM)來去除該圖案化光阻層。
6. 如申請專利範圍第1項所述之方法，其中該硬遮罩包含氮化矽。
7. 如申請專利範圍第1項所述之方法，另包含利用一現場蒸汽成長(in-situ steam generation,ISSG)製程來形成該閘極氧化層。
8. 如申請專利範圍第1項所述之方法，另包含利用一濕蝕刻製程來去除該閘極氧化層。
9. 如申請專利範圍第1項所述之方法，另包含利用一硫酸與過氧化氫混合物來去除該硬遮罩。
10. 一種製作SONOS記憶體的方法，包含有下列步驟：提供一半導體基底，該半導體基底上具有一記憶體區與一電晶體區；形成一第一氧化矽層、一氮化矽層以及一第二氧化矽層於該記憶體區及該電晶體區之該半導體基底表面；形成一硬遮罩於該第二氧化矽層表面；圖案化該硬遮罩、該第一氧化矽層、該氮化矽層及該第二氧化矽層以於該記憶體區形成一圖案化硬遮罩及一堆疊結構；形成一閘極氧化層於該電晶體區之半導體基底上；完全去除該記憶體區之該閘極氧化層之後再去除該記憶體區之該圖案化硬遮罩；分別形成一圖案化之多晶矽層於該記憶體區之該堆疊結構表面及該電晶體區；以及各形成一源極/汲極區域於該記憶體區及該電晶體區之該多晶矽層兩側之該半導體基底中。
11. 如申請專利範圍第10項所述之方法，其中圖案化該硬遮罩、該第一氧化矽層、該氮化矽層及該第二氧化矽層之步驟另包含： 形成一圖案化光阻層於該記憶體區之該硬遮罩表面；利用該圖案化光阻層去除該記憶體區之部分該硬遮罩、部分該第二氧化矽層與部分該氮化矽層，以及去除該電晶體區之該硬遮罩、該第二氧化矽層及該氮化矽層；去除該記憶體區之部分該第一氧化矽層及該電晶體區之該第一氧化矽層；以及去除該圖案化光阻層。
12. 如申請專利範圍第11項所述之方法，另包含利用一乾蝕刻製程來去除部分該硬遮罩、部分該第二氧化矽層及部分該氮化矽層。
13. 如申請專利範圍第11項所述之方法，另包含利用一濕蝕刻製程來去除部分該第一氧化矽層。
14. 如申請專利範圍第11項所述之方法，另包含利用一硫酸與過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture,SPM)來去除該圖案化光阻層。
15. 如申請專利範圍第10項所述之方法，其中該硬遮罩包含氮化矽。
16. 如申請專利範圍第10項所述之方法，另包含利用一現 場蒸汽成長製程來形成該閘極氧化層。
17. 如申請專利範圍第10項所述之方法，另包含利用一濕蝕刻製程來去除該閘極氧化層。
18. 如申請專利範圍第10項所述之方法，另包含利用一硫酸與過氧化氫混合物來去除該硬遮罩。
19. 如申請專利範圍第10項所述之方法，其中去除該記憶體區之該圖案化硬遮罩之前另包含：形成該閘極氧化層於該圖案化硬遮罩表面及該電晶體區之半導體基底上；以及去除該記憶體區之閘極氧化層。