TWI458231B - To avoid the sleep mode output below the cut-off voltage of the power output stage circuit - Google Patents

Description

避免休眠模式輸出低於截止電壓的電源輸出級電路

本發明係關於一種電源供應器，尤指一種電源供應器的電源輸出級電路。

目前為達到環保節電之目的，目前電腦、伺服器或電腦周邊產品，如印表機等等均建置有休眠模式，意指當該等電器產品在不運轉之低功耗狀態，會控制其電源供應電路拉低其輸出電壓，而達到節能的目的。

請參閱圖9所示，係為一種具有休眠模式的電源供應器之電源輸出級電路50，其包含有：一電源輸出電路，係包含有一直流輸出單元R1、R2、LED、一高電位輸出端Vo及一接地端GND；一放電單元60，係連接於至該電源輸出電路之直流輸出單元R1、R2、LED、高電位輸出端Vo及接地端GND之間；其中該放電單元係包含有一分壓器R4、R5及一RC負迴授電路，該RC負迴授電路係包含有一運算放大器61及一RC電路，該RC電路R3、C1及分壓器的下電阻R5係連接至該運算放大器61的反向輸入端(-)，該運算放大器的正向輸入端(+)則連接一參考電壓源Vref；一休眠觸發單元70，係連接至該放電單元60與接地端GND之間，並供一外部休眠訊號源連接；其中該休眠觸發單元70係包含有一NPN電晶體Q及一並聯電阻R6，該並聯電阻R6與NPN電晶體Q1串接後再並聯至該放電單元 60的分壓器之下電阻R5。

當上述電源輸出級電路50於正常運作模式下，其休眠觸發單元70接受該外部休眠訊號源輸出的高電位訊號，如圖10A所示，此時NPN電晶體Q會導通到地，使該並聯電阻R6與該放電單元60的分壓器之下電阻R5並聯，由於下電阻R5與並聯電阻R6並聯後電阻降低，因此，該放電單元60會比較該參考電壓源Vref(約2.5V)的電壓與下電阻R5壓降V3，由於該參考電壓源Vref的電壓會設定高於下電阻R5壓降V3，故運算放大器61輸出端電位呈高電壓，故RC電路R3、C1並不會連接至接地端GND進行放電，而維持該放電單元60的高電位輸出端在高壓段(如+32V)。

請再配合參閱圖10B所示，當上述電源輸出級電路50的休眠觸發單元70接受該外部休眠訊號源輸出的低電位訊號(休眠訊號)，此時NPN電晶體Q將不導通，且該並聯電阻R6不再與該下電阻R5並聯而浮接NC，使得下電阻R5的壓降提升並超過該參考電壓源Vref的電壓，故該運算放大器61輸出端電位呈低電位，即該運算放大器61的輸出端等效電路會連接到地，令該高電位輸出端Vo透過上電阻R4及該RC電路R3、C1對地GND進行放電，快速地將其高壓段拉至一低壓段(如+12V)，而達到降低直流電源目的。

然而，請配合參閱圖11所示，係為上述電源輸出級電路50於進入休眠模式時，自高壓段拉至低壓段期間的各節點電壓波形圖；由圖中可知，當NPN電晶體Q由導通至不導通瞬間(T1至T2之間)，該下電阻R5之壓降突升(>2.5V)，此時原本運算放大器61透過該直流輸出單元的電 阻R1連接至該高電位輸出端Vo的輸出端電壓電壓V1(約30V)會陡降至該運算放大器61輸出端內部之箝位電位(約2.5V)，而抽取高電位輸出端電流I_Vo ，使其高壓段(+32V)會開始降低至低壓段(+12V)，在此同時，RC電路R3、C1的電容C1也因該運算放大器61輸出端陡降至該運算放大器輸出端內部之箝位電位(約2.5V)，而快速放電。

理想上，該高電位輸出端Vo應該在到達低壓段後即維持，但該高電位輸出端Vo應該在接近低壓段時，該運算放大器61輸出端的電位已上升，此時RC電路的電容C1會因此開始充電，而充電電流使得下電阻R5壓降略為上升，而使其電壓降低速度變慢，而無法立即反應該高電位輸出端Vo已到達低壓段的狀態予該運算放大器61；故如圖11所示，該電容C1在充電過程中，其下電阻R5壓降仍高於參考電壓源Vref的電壓(2.5V)，故該運算放大器61的輸出端電位又拉低，持續抽該高電位輸出端的電流I_Vo ，使得高電位輸出端Vo電位低於低壓段；待經過一段T3時間後，該下電阻R5壓降V3已低於參考電壓源的電壓(2.5V)，才使該運算放大器61的輸出端呈現高電位，令RC電路R3、C1的電容C1穩定充電，而該高電位輸出端Vo電位也恢復至低壓段。然而，在T3時間中該高電位輸出端電壓已低於低壓段，而使該電器產品自休眠模式進入關機模式或重開機模式。

因此，具有休眠模式的電源供應器之電源輸出級電路若因節能而造成該電器產品關機或重開機模式，影響正常運作，將無法為使用者所接受，有必要進一步改良之。

有鑑於上述電源供應器的電源輸出級電路因進入休眠模式而輸出電壓低於系統截止電壓，使系統重開機的技術缺陷，本發明主要目的係提供一種避免休眠模式輸出低於截止電壓的電源輸出級電路。

欲達上述目的所使用的主要技術手段係令該電源輸出級電路係包含有：一電源輸出電路，係包含有一直流輸出單元、一高電位輸出端及一接地端；一放電單元，係連接於至該電源輸出電路之直流輸出單元、高電位輸出端及接地端之間；其中該放電單元係包含有一分壓器及一RC負迴授電路，該RC負迴授電路係包含有一運算放大器及一RC電路，該RC電路的第一端及分壓器的下電阻係連接至該運算放大器的反向輸入端，該運算放大器的正向輸入端則連接一參考電壓源，又該運算放大器的輸出端係連接至該RC電路的第二端；一休眠觸發單元，係連接至該放電單元與接地端之間，並供一外部休眠訊號源連接；其中該休眠觸發單元係包含有一電子開關及一並聯電阻，該並聯電路與電子開關串接後再並聯至該放電單元的分壓器之下電阻；及一電壓跟隨電路，係連接至該RC電路的第二端，於RC電路放電期間，調整該RC電路第二端電壓依高電位輸出端降壓比例下降。

上述本發明係主要加入電壓跟隨電路於電容的第二 端，使該放電單元進入休眠模式後，其電容第二端電壓低於第一端而開始放電時，由該電壓跟隨電路控制其第二端電壓隨著高電位輸出端之降壓比例下降，維持RC電路放電；如此，該電源輸出電路的高電位輸出端自高壓段降至低壓段時，該電容不會因為該運算放大器輸出端電位提升而使得第二端電壓高於第一端電壓而產生充電電流，故下阻電在不受該充電電流影響，而單純反應高電位輸出端自高壓段降至低壓段，令該該運算放大器輸出端電位升回高電位，令RC電路不再放電；是以，本發明電源輸出級電路可確保在接受休眠訊號後，所輸出直流電源的最低電壓不會低於預設的低壓段，兼具有節能及不令負載關機或重開機的功效。

首先請參閱圖1所示，係為本發明電源輸出級電路10之第一較佳實施例的電路圖，其包含有：一電源輸出電路，係包含有一直流輸出單元R1、R2、LED、一高電位輸出端Vo及一接地端GND；一放電單元20，係連接於至該電源輸出電路之直流輸出單元R1、R2、LED、高電位輸出端Vo及接地端GND之間；其中該放電單元20係包含有一分壓器R4、R6及一RC負迴授電路，該RC負迴授電路係包含有一運算放大器21及一RC電路R3、C1，該RC電路R3、C1的第一端及分壓器的下電阻R5係連接至該運算放大器21的反向輸入端(-)，該運算放大器21的正向輸入端(+)則連接一參考電壓 源Vref，又該運算放大器21的輸出端係連接至該RC電路R3、C1的第二端；一休眠觸發單元30，係連接至該放電單元20與接地端GND之間，並供一外部休眠訊號源連接；其中該休眠觸發單元30係包含有一電子開關Q及一並聯電阻R6，該並聯電阻R6與電子開關Q串接後再並聯至該放電單元20的分壓器之下電阻R5；該電子開關Q係為一電晶體，於本實施中係採用NPN電晶體；及一電壓跟隨電路，係連接至該RC電路R3、C1的第二端，於RC電路R3、C1放電期間，調整該RC電路R3、C1第二端電壓，使其依高電位輸出端降壓比例下降；於本實施例，該電壓跟隨電路係為一稽納二極體ZD。

請配合參閱圖2A所示，當本發明的電源輸出級電路10為正常運作模式，其電子開關Q係接收該休眠訊號源係輸出的高電位訊號，此時，該NPN電晶體Q係導通而使並聯電阻R6與下電阻R5並聯，拉低該下電阻R5的壓降而低於該參考電壓源電壓Vref，使該運算放大器21輸出端呈高電位，此時該稽納二極體ZD未崩潰導通，且RC電路R3、C1不放電，維持該高電位輸出端Vo電壓在高壓段。

請配合參閱圖2B所示，當本發明的電源輸出級電路10的電子開關Q接收該休眠訊號源係輸出的低電位訊號，該NPN電晶體Q即不導通而進入休眠模式，此時並聯電阻R6不再與下電阻並聯而呈浮接NC，令該下電阻R5的壓降升高且高於該參考電壓源Vref電壓，此時該運算放大器21輸出端的等效電路會導通至接地GND，並維持在一箝位電 位(端視該運算放大器的阻抗而定，以2.5V為例)。由於該運算放大器輸出端電位徒降(自30V降低至2.5V)，此時該稽納二極體ZD的陽極電位會降低，而崩潰維持一定壓降，故該RC電路R3、C1的電容C1第二端的電壓為高電位輸出端Vo的電壓減去稽納二極體ZD的崩潰電壓，由於第二端電壓低於第一端電壓，故RC電路R3、C1開始放電，而電容C1第二端電壓始即隨著高電位輸出端Vo的電壓減低的比例而下降，如圖3所示，電容C1第二端電壓V2即跟隨高電位輸出端Vo的電壓降低速率下降，波形幾乎呈平行下降。如此持續到高電位輸出端Vo的電壓到達預設的低壓段時，電容C1第一端電壓會接近第二端電壓，但不會低於第二端電壓，故電容C1不會產生充電電流而流經下電阻R5；如此，該下電阻R5即可單純地反應該高電位輸出端Vo的電壓變化至反向輸入端(-)，而不受RC電路R3、C1的影響，故該運算放大器21可於該高電位輸出端Vo的電壓已達預設的低壓段時，將輸出端電位拉高至高電位，使RC電路R3、C1不再放電而拉低該高電位輸出端Vo的電壓，令高電位輸出端Vo維持在低壓段且不低於低壓段。

請參閱圖4所示，係為本發明電源輸出級電路10b的第二較佳實施例，其與第一較佳實施例大致相同，惟該電壓跟隨電路係為一限流電阻R1，該限流電阻R1係連接於RC電路R3、C1與該運算放大器21輸出端之間，即透過RC電路的電阻R3連接至該電容C1的第二端；較佳的是，可將該直流輸出單元的第一電阻R1作為本實施例電壓跟隨電路的限流電阻R1，可兼具有電子元件成本節省效益。

本實施例進入休眠模式時，該限流電阻R1因串接在RC電路R3、C1放電路徑上，故如圖5A及圖5B所示，該電容C1第二端電壓V2及限流電阻與RC電路連接節點電壓V1同步跟隨該高電位輸出端Vo電壓下降比例而降低，波形幾乎呈平行下降，如圖6所示。如此持續到高電位輸出端Vo的電壓到達預設的低壓段時，電容C1第一端電壓會接近第二端電壓，但不會低於第二端電壓，故電容C1不會產生充電電流而流經下電阻R5；如此，該下電阻R5即可單純地反應該高電位輸出端的電壓已達預設的低壓段予運算放大器21的反向輸入端(-)，而不受RC電路R3、C1的影響，故該運算放大器21可於該高電位輸出端Vo的電壓已達預設的低壓段時，將輸出端電位拉高至高電位，使RC電路R3、C1不再放電而拉低該高電位輸出端Vo的電壓，令高電位輸出端Vo維持在低壓段且不低於低壓段。

此外，請參閱圖7所示，係為一具有良好的熱穩定性能的三端可調分流基準源(TL431)的內部電路，其包含有一運算放大器21、電晶體22及與之並聯的二極體23，故如圖8A及圖8B所示，可取代上述運算放大器實現放電單元的電路，即其該陽極(+)係連接至接地端GND，該陰極(-)係連接至該RC電路R3、C1的第二端，而參考端Vref則連接該參考電壓源。

綜上所述，本發明係主要加入電壓跟隨電路於電容的第二端，使該放電單元進入休眠模式後，其電容第二端電壓低於第一端而開始放電時，由該電壓跟隨電路控制其第二端電壓隨著高電位輸出端之降壓比例下降，維持RC電路 放電；如此，該電源輸出電路的高電位輸出端自高壓段降至低壓段時，該電容不會因為該運算放大器輸出端電位提升而使得第二端電壓高於第一端電壓而產生充電電流，故下阻電在不受該充電電流影響，而單純反應高電位輸出端自高壓段降至低壓段，令該該運算放大器輸出端電位升回高電位，令RC電路不再放電；是以，本發明電源輸出級電路可確保在接受休眠訊號後，所輸出直流電源的最低電壓不會低於預設的低壓段，兼具有節能及不令負載關機或重開機的功效。

10‧‧‧電源輸出電路

20‧‧‧放電單元

21‧‧‧運算放大器

22‧‧‧電晶體

23‧‧‧二極體

30‧‧‧休眠觸發單元

50‧‧‧電源輸出電路

60‧‧‧放電單元

61‧‧‧運算放大器

70‧‧‧休眠觸發單元

圖1：係本發明電源輸出級電路第一較佳實施例的電路圖。

圖2A：係圖1於正常運作模式的等效電路圖。

圖2B：係圖1於休眠模式的等效電路圖。

圖3：係圖1於休眠模式的各節點電壓波形圖。

圖4：係本發明電源輸出級電路第一較佳實施例的電路圖。

圖5A：係圖4於正常運作模式的等效電路圖。

圖5B：係圖4於休眠模式的等效電路圖。

圖6：係圖4於休眠模式的各節點電壓波形圖。

圖7：係一種三端可調分流基準源的電路圖。

圖8A：係本發明電源輸出級電路第三較佳實施例電路圖。

圖8B：係本發明電源輸出級電路第四較佳實施例電路 圖。

圖9：係既有電源輸出級電路的電路圖。

圖10A：係圖9於正常運作模式的等效電路圖。

圖10A：係圖9於休眠模式的等效電路圖。

圖11：係圖9於休眠模式的各節點電壓波形圖。

10‧‧‧電源輸出電路

20‧‧‧放電單元

21‧‧‧運算放大器

30‧‧‧休眠觸發單元

Claims (10)

1. 一種避免休眠模式輸出低於截止電壓的電源輸出級電路，係包含：一電源輸出電路，係包含有一直流輸出單元、一高電位輸出端及一接地端；一放電單元，係連接於至該電源輸出電路之直流輸出單元、高電位輸出端及接地端之間；其中該放電單元係包含有一分壓器及一RC負迴授電路，該RC負迴授電路係包含有一運算放大器及一RC電路，該RC電路的第一端及分壓器的下電阻係連接至該運算放大器的反向輸入端，該運算放大器的正向輸入端則連接一參考電壓源，又該運算放大器的輸出端係連接至該RC電路的第二端；一休眠觸發單元，係連接至該放電單元與接地端之間，並供一外部休眠訊號源連接；其中該休眠觸發單元係包含有一電子開關及一並聯電阻，該並聯電路與電子開關串接後再並聯至該放電單元的分壓器之下電阻；及一電壓跟隨電路，係連接至該RC電路的第二端，於RC電路放電期間，調整該RC電路第二端電壓依高電位輸出端降壓比例下降。
2. 如請求項1所述之電源輸出級電路，係電壓跟隨電路係包含有一稽納二極體，其陰極係連接至該高電位輸出端，而陽極則連接至該電容的第二端。
3. 如請求項2所述之電源輸出級電路，該直流輸出單元係包含有一光耦合器的發光二極體及與之串接的到高電位輸出端的第一電阻，以及一並聯該發光二極體及第一電 阻的第二電阻。
4. 如請求項1所述之電源輸出級電路，該電壓跟隨電路係包含有一限流電阻，係連接於該RC電路的第二端及該運算放大器輸出端之間。
5. 如請求項4所述之電源輸出級電路，該直流輸出單元係包含有一光耦合器的發光二極體及與之並聯的電阻。
6. 如請求項1至5中任一項所述之電源輸出級電路，該運算放大器係為一個三端可調分流基準源，其包含有一陽極、一陰極及一參考端；其中該陽極係連接至接地端，該陰極係連接至該RC電路的第二端，而參考端則連接該參考電壓源。
7. 如請求項1至5中任一項所述之電源輸出級電路，該電子開關係為一電晶體。
8. 如請求項6所述之電源輸出級電路，該電子開關係為一電晶體。
9. 如請求項7所述之電源輸出級電路，該電子開關係為一NPN電晶體。
10. 如請求項8所述之電源輸出級電路，該電子開關係為一NPN電晶體。