TWI458013B - 矽氮化物之選擇性蝕刻製程 - Google Patents

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Description

矽氮化物之選擇性蝕刻製程 【相關申請案之交互參照】
本發明係關於:美國專利申請案第11/226,452號,標題為「METHOD AND SYSTEM FOR ETCHING SILICON OXIDE AND SILICON NITRIDE WITH HIGH SELECTIVITY RELATIVE TO SILICON」(代理人案號ES-064),申請於2005年9月15日,目前已放棄;美國專利申請案第11/350,765號,標題為「METHOD AND SYSTEM FOR SELECTIVELY ETCHING A DIELECTRIC MATERIAL RELATIVE TO SILICON」(代理人案號ES-090),申請於2006年2月10日,目前已公告為美國專利第7,393,788號;以及申請中之美國專利申請案第12/826,488號,標題為「ETCH PROCESS FOR REDUCING SILICON RECESS」(代理人案號TTCA-341),申請於2010年6月29日;上述專利(申請)案之整體內容乃藉由參考文獻方式合併於此。
本發明係關於一種選擇性蝕刻介電材料的蝕刻製程,尤其係關於一種以相對於含矽接觸區及/或矽氧化物(SiOx )的高選擇度來蝕刻矽氮化物(SiNy )的蝕刻製程。
一般而言,在積體電路(ICs)製造期間,半導體製造設備係利用(乾式)電漿蝕刻製程來去除或蝕刻沿著半導體基板上所圖案化之細線的材料或半導體基板上所圖案化之穿孔或接觸部內的材料。電漿蝕刻製程的成功係需要蝕刻化學品包含適合對一材料進行選擇性蝕刻且同時實質上不對另一材料進行蝕刻的化學反應物。
例如,在半導體基板上,可利用電漿蝕刻製程將形成在保護層中的圖案轉印到經選擇之材料的下伏層。此保護層可包含例如光阻層的光敏感層,其具有使用微影製程所形成的圖案。
一旦形成圖案,即將半導體基板配置在電漿處理腔室內,並且形成選擇性蝕刻下伏層並同時極微地蝕刻保護層的蝕刻化學品。藉由導入具有母分子的可離子化、解離性氣體混合物而產生此蝕刻化學品,此母分子包含能夠與下伏層產生反應並同時與保護層極微地產生反應的分子成分。蝕刻化學品的產生包含氣體混合物的導入以及當所存在之一部分氣體物質在與高能電子碰撞之後而離子化時的電漿形成。此外,經過加熱的電子係用以使氣體混合物的其中某些物質解離並且產生(母分子之)化學成分的反應性混合物。
之後,離子化的氣體物質以及化學成分的反應性混合物促進位於基板之曝露區域中的各種特徵部(例如溝渠、穿孔、接觸部等等)之蝕刻。例如,此種需要蝕刻的基板材料包含矽氧化物(SiOx )、矽氮化物(SiNy )、多晶矽(聚矽)、單晶矽(矽)、以及摻雜與未摻雜矽。
本發明係關於一種選擇性蝕刻介電材料的蝕刻製程,尤其係關於一種以相對於含矽接觸區及/或矽氧化物(SiOx )的高選擇度來蝕刻矽氮化物(SiNy )的蝕刻製程。
依照一實施例,說明一種選擇性蝕刻基板的方法。此方法包含下列步驟:製備包含上覆於一含矽接觸區之一矽氮化物層的一基板;以及在一電漿蝕刻系統中使用一電漿蝕刻製程來圖案化此矽氮化物層,以露出此含矽接觸區。此電漿蝕刻製程係使用一製程組成物,該製程組成物具有一含C、H以及F之製程氣體與一非含氧添加氣體作為初期成分,其中此非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子。
在以下說明中,為了說明而非限制之目的,提出例如處理系統之特定幾何形狀、其中所使用之各種構件與製程之描述的具體細節。然而,吾人應瞭解在悖離這些具體細節的其他實施例中仍可實施本發明。
同樣地,為了說明之目的,提出具體的數量、材料、以及構造,以提供對本發明的徹底瞭解。然而,本發明可在不具有這些具體細節的情況下被加以實施。再者,吾人可瞭解到圖式所示之各種實施例為例示性的圖畫並且不一定要按照比例來繪製。
以最有助於瞭解本發明的方式,將各種操作依序描述成多個分離的操作。然而,說明的順序不應被理解為暗指這些操作必須係順序相依。尤其,這些操作並不一定要按照描述的順序加以執行。所述之操作可以不同於所述之實施例的順序加以執行。在附加實施例中可執行各種附加操作及/或可省略已敘述之操作。
如在此所使用之「基板」一般係指依照本發明所處理的物件。此基板可包含裝置(尤其係半導體或其他電子裝置)的任何材料部分或結構,並且可例如為底基板結構,如半導體晶圓或者位於或上覆於底基板結構上的層(例如薄膜)。因此,基板並非意指係限制於圖案化或未圖案化的任何特定底結構、下伏層或上覆層,而係意指包含任何此種層或底結構、以及層及/或底結構的任何組合。以下說明可參考特定類型的基板,但此僅係為了例示性之目的,而非限制。
在材料處理方法學中,乾式電漿蝕刻係利用具有適合對一材料進行選擇性蝕刻且同時實質上不對另一材料進行蝕刻之化學反應物的電漿化學品。在一範例中,半導體裝置包含一層沉積在閘極結構與含矽接觸區上的絕緣(介電)材料,其中使用電漿蝕刻製程將接觸穿孔蝕刻穿過此絕緣材料,以露出此含矽接觸區。
如圖1A所示,半導體裝置,一般稱為基板140,係包含含矽基板150,此含矽基板具有形成於其上與其內的閘極結構151。基板150可包含單晶矽、多晶矽、矽鍺化物(SiGex )、矽碳化物(SiCy )、或矽鍺碳化物(SiGex Cy )、或其兩者以上之任何組合,而其中x與y係大於或等於0。閘極結構151包含閘極電極152、閘極絕緣層154、以及閘極間隙層(spacer layer)153。閘極電極152可包含一或多個層,其包含例如一或多個金屬層、一或多個金屬阻障層、一或多個摻雜多晶矽層、以及一或多個覆蓋層。閘極絕緣層154可包含例如習知閘極介電質(如二氧化矽(SiO2 ))或高介電常數(high-k)介電層。閘極間隙層153可由一或多個材料層所構成,其包含例如矽氧化物(SiO2 、或SiOx )及/或矽氮化物(Si3 N4 、或SiNy )。
又如圖1A所示,閘極結構151更包含使用離子植入及/或氣體團簇離子束(GCIB,gas cluster ion beam)注入製程而形成在含矽基板150之表面區中的輕摻雜區155與源/汲區156。可將具有矽化物阻隔層161的隔離區160形成鄰接於源/汲區156,以在其間界定基板150的作用區。
再者,如圖1A所示,將含矽接觸區172形成在源/汲區156。含矽接觸區172可包含摻雜矽、金屬矽化物、或摻雜矽與金屬矽化物兩者。一旦形成閘極結構151以及含矽接觸區172,即將介電層180沉積在基板140上以作為層間絕緣。介電層180可例如包含矽氮化物(SiNx )。
之後,如圖1B所示,製備一或多個接觸穿孔182而露出含矽接觸區172,以形成接觸表面184。如圖所示,接觸表面184可為形成在含矽基板150之源/汲區156之表面部分中之含矽接觸區172的表面。吾人可使用例如乾式電漿蝕刻製程的接觸蝕刻製程來形成一或多個接觸穿孔182。
因此,較佳係選擇蝕刻化學品以蝕刻絕緣材料(即介電層180),且同時在含矽接觸區172極微地蝕刻下伏含矽基板150,並且極微地蝕刻含有矽氧化物(SiOx )以及多晶矽(聚矽)的其他結構。再者,例如對於製造良率而言,在基板140整個範圍的蝕刻製程結果為均勻係重要的。如上所述,電漿蝕刻製程必須依照嚴格的規範加以執行,以在IC中實現具正確尺寸、堅固的電結構。
據此,在一實施例中,說明用以在電漿蝕刻系統中相對於矽、聚矽、及/或矽氧化物而選擇性且均勻地蝕刻矽氮化物(SiNy )的方法與系統,其中y係大於0。如圖2與3所示,此方法包含流程圖200,此流程圖係開始於210,其中製備包含含矽基板310、以及矽氮化物層320的基板300,此矽氮化層係上覆於含矽接觸區343。基板300更包含圖案化遮罩層330,此遮罩層具有一或多個層(例如微影遮罩層、軟遮罩層、硬遮罩層、抗反射塗膜(ARC,anti-reflective coating)、有機平坦化層(OPL,organic planarization layer)等等)。
在220中並且如圖3所示,在電漿蝕刻系統中使用電漿蝕刻製程將圖案340轉印到矽氮化物層320,以露出含矽接觸區343。此電漿蝕刻製程係使用具有作為初期成分之含C、H以及F之製程氣體以及非含氧添加氣體的製程組成物,其中此非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子。或者,此製程組成物係由含C、H以及F之製程氣體、非含氧添加氣體、以及非必要之稀有氣體所組成,其中此非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子。此製程氣體可為無氧。
作為一範例,此含有C、H以及F的製程氣體可包含CHF3 、CH3 F、CH2 F2 、或其兩者以上之任何組合。作為另一範例,此含有C、H以及F的製程氣體可包含CH3 F。作為另一範例,此含有C、H以及F的製程氣體可由CH3 F所組成。此製程氣體組成物可更包含稀有氣體,例如He、Ne、Ar、Kr、或Xe。
此非含氧添加氣體可包含碳氫化合物氣體(或更概括而言為含有C與H的氣體,其係由Cx Hy 所表示,其中x與y為大於或等於一的整數)、H2 、或NH3 、或其兩者以上之任何組合。舉例來說,此非含氧添加氣體可包含選自於由H2 、CH4 、C2 H4 、C2 H2 、C2 H6 、C3 H4 、C3 H6 、C3 H8 、C4 H6 、C4 H8 、C4 H10 、C5 H8 、C5 H10 、C6 H6 、C6 H10 、以及C6 H12 所組成之群組的一或多種氣體。
在一實施例中,此製程組成物含有作為初期成分的CH3 F與H2 。或者,此製程組成物係由初期成分CH3 F、H2 、以及非必要之稀有氣體所組成。其中,相對於矽、聚矽、及/或矽氧化物而選擇性蝕刻矽氮化物(SiNy ,其中y係大於0)的方法,可包含將電漿蝕刻製程最佳化,以在矽氮化物層320與含矽接觸區343之間達到超過40:1的蝕刻選擇度。再者,此方法可包含製備具有矽氧化物層的基板300、以及將電漿蝕刻製程最佳化以在矽氮化物層320與矽氧化物層之間達到超過8:1的蝕刻選擇度。
在另一實施例中,此製程組成物含有作為初期成分的CH3 F與C2 H4 。或者,此製程組成物係由初期成分CH3 F、C2 H4 、以及非必要之稀有氣體所組成。其中,相對於矽、聚矽、及/或矽氧化物而選擇性蝕刻矽氮化物(SiNy ,其中y係大於0)的方法,可包含將電漿蝕刻製程最佳化,以在矽氮化物層320與含矽接觸區343之間達到超過20:1的蝕刻選擇度。再者,此方法可包含製備具有矽氧化物層的基板300、以及將電漿蝕刻製程最佳化以在矽氮化物層320與矽氧化物層之間達到超過20:1的蝕刻選擇度。
如圖3所示,選擇在電漿蝕刻製程中含C、H以及F之製程氣體的量及/或非含氧添加氣體的量,以實現:(1)形成在含矽接觸區343中的矽凹部342具有小於10奈米(nm)之深度、及/或(2)位於圖案340中的側壁輪廓具有與90度相差小於5度之角偏差344。或者,形成在含矽接觸區中的矽凹部342係具有小於5奈米(nm)的深度,及/或偏離90度之角偏差344係小於2度。或者,形成在含矽接觸區中的矽凹部342係具有小於2奈米(nm)的深度,及/或偏離90度之角偏差344係小於1度。
如上所述,此製程氣體組成物包含共同含有C、H以及F之氣體、或例如CH3 F、CH2 F2 、以及CHF3 之氫氟碳化合物的使用。可藉由選擇包含壓力、CH3 F之流率、以及耦合至電漿蝕刻系統之無線射頻(RF,radio frequency)功率的製程條件,以在蝕刻電漿內形成活性蝕刻分子或原子與聚合物形成分子的適當平衡,而達到高蝕刻選擇度以及可接受的均勻性。
例如,本案發明人認為將共同含有C、H以及F之蝕刻化學品與非含氧添加氣體一起使用,可在蝕刻電漿存在的情況下促進碳氫化合物與氟碳化合物分子的形成,這些分子可在蝕刻製程期間吸附於矽氧化物、聚矽、以及矽表面上並且保護這些表面,並同時允許矽氮化物表面的蝕刻。共同含有C、H以及F的蝕刻化學品可產生活性蝕刻分子與聚合物形成分子的平衡。無氧蝕刻化學品的使用可防止所曝露之含矽接觸區343的損壞及/或氧化。
為了實現包含減少之矽凹部的上述蝕刻性能指標,可將含C、H以及F之製程氣體的流率選擇至從約1 sccm(每分鐘標準立方公分)到約50 sccm的範圍,並且可將非含氧添加氣體的流率選擇至從約80 sccm到約120 sccm的範圍(對於H2 而言),以及從約5 sccm到約20 sccm的範圍(對於C2 H4 而言)。將電漿蝕刻系統內的壓力選擇至從1 mTorr(milli-Torr,毫托)到200 mTorr的範圍,例如10 mTorr到80 mTorr、或30 mTorr到60 mTorr。
以下將更詳細地說明基板溫度可依照溫度控制法使用位於電漿蝕刻系統中的溫度控制基板夾具加以控制。使用位於電漿蝕刻系統中的溫度控制基板夾具,可在空間與時間上控制基板溫度以改善電漿蝕刻製程。
此溫度控制基板夾具可包含:支撐座,具有用以循環此支撐座內之溫度控制熱流體的流體通道;以及基板支架,經由絕熱體而耦合至此支撐座的上部分。此基板支架更包含:一或多個加熱元件,埋設在此基板支架內;上表面,藉由此上表面與基板之背側間的接觸來支撐基板;以及靜電夾固電極,用以將基板固持在此基板支架的上表面上。此一或多個加熱元件可包含設置在基板之實質中心區域的第一加熱元件以及設置在基板之實質邊緣區域的第二加熱元件,其中第一加熱元件與第二加熱元件係以同心方式加以排列。
此外,此溫度控制基板夾具可包含背側氣體供應系統,其係設置成透過配置在基板支架之上表面上的複數孔口或通道至少其中一者,將熱傳氣體供應至基板的背側。此背側氣體供應系統的孔口可排列在位於基板支架之上表面上的多個區段中,以改變在基板背側之實質中心區域與基板背側之實質邊緣區域間之徑向上的背側壓力。例如,用以控制對基板背側之熱傳氣體供應的多個區段可對應至設置第一與第二加熱元件的區域。
製程壓力可在電漿蝕刻製程期間變化。此外,在電漿蝕刻製程期間,用以產生電漿的功率可變化,或者其可保持固定。再者,可執行電漿蝕刻製程達足以部分或完全蝕刻穿過膜堆疊中之矽氮化物層320的持續時間。吾人可使用終點偵測而原位(in-situ)決定此持續時間,或者可在執行每一電漿蝕刻製程之前就決定好此持續時間。為了滿足蝕刻均勻性、蝕刻輪廓控制、及/或臨界尺寸(CD,critical dimension)控制,可藉由過蝕刻(over-etch)製程來延長電漿蝕刻製程的期間。
吾人可利用例如圖4到11所述之電漿蝕刻系統來執行上述電漿蝕刻製程。再者,可利用例如圖12所述之位於電漿蝕刻系統中的溫度控制基板夾具來執行上述電漿蝕刻製程。
依照一實施例,在圖4中顯示電漿蝕刻系統1,其包含電漿處理腔室2、耦合至電漿處理腔室2的診斷系統3、以及耦合至診斷系統3與電漿處理腔室2的控制器4。
控制器4用以執行包含具有作為初期成分之含C、H以及F之製程氣體與非含氧添加氣體之製程氣體組成物的製程配方,以相對於矽氧化物、矽及/或聚矽而選擇性且均勻地蝕刻矽氮化物,其中此非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子。或者,控制器4用以執行包含氟甲烷(CH3 F)、以及H2 或碳氫化合物氣體的製程配方,以相對於矽氧化物、矽及/或聚矽而選擇性蝕刻矽氮化物。此外,控制器4用以接收來自診斷系統3的至少一終點信號並且對此至少一終點信號進行後處理,以準確地判定電漿蝕刻製程的終點。在所示之實施例中,圖4所示之電漿蝕刻系統1係將電漿用於材料處理。
依照另一實施例,在圖5中顯示用以執行上述製程條件的電漿蝕刻系統1a,其包含電漿處理腔室10、基板夾具20、以及真空抽取系統50,待處理之基板25係固定在此基板夾具上。基板25可為半導體基板、晶圓、平面顯示器、或液晶顯示器。電漿處理腔室10可設置成促進電漿在位於基板25之表面附近的處理區45內產生。經由氣體分佈系統40來導入可離子化氣體或製程氣體的混合物。對於已知的製程氣體流,使用真空抽取系統50來調整製程壓力。電漿可用以產生預定材料製程所特有的材料,及/或用以協助從基板25之曝露表面去除材料。電漿蝕刻系統1a可用以處理具有任何期望尺寸的基板,例如200mm基板、300mm基板、或更大者。
可經由夾固系統28,例如機械式夾固系統或電氣式夾固系統(如靜電夾固系統),將基板25固定於基板夾具20。再者,基板夾具20可包含加熱系統(未圖示)或冷卻系統(未圖示),其用以調整及/或控制基板夾具20與基板25的溫度。此加熱系統或冷卻系統可包含再循環熱傳流體流,當進行冷卻時,此再循環熱傳流體流接受來自基板夾具20的熱並且將熱傳遞至熱交換器系統(未圖示),或者當進行加熱時,其將來自熱交換器系統的熱傳遞至基板夾具20。在其他實施例中,可將例如電阻加熱元件的加熱/冷卻元件或熱-電加熱器/冷卻器包含在基板夾具20中,並且包含在電漿處理腔室10的腔室壁中以及電漿蝕刻系統1a內的任何其他構件中。
此外,可經由背側氣體供應系統26將熱傳氣體輸送至基板25的背側,以改善基板25與基板夾具20之間的氣-隙熱傳導。當基板的溫度控制被要求在升高或降低的溫度時,即可利用此種系統。例如,此背側氣體供應系統可包含兩區段氣體分佈系統,其中氦氣-隙壓力可在基板25的中心與邊緣之間獨立變化。
在圖5所示之實施例中,基板夾具20可包含電極22,RF功率係透過此電極而耦合至處理區45內的處理電漿。例如,可經由從RF產生器30通過非必要之阻抗匹配網路32到基板夾具20的RF功率傳輸,使基板夾具20在RF電壓下電性偏壓。此RF偏壓可用以加熱電子而形成並維持電漿。在此構造中,此系統可如反應性離子蝕刻(RIE,reactive ion etch)反應器般地操作,其中此腔室與上氣體注入電極係作為接地表面。RF偏壓的典型頻率可從約0.1MHz分佈到約100MHz。電漿處理用的RF系統係熟習本項技藝者所熟知。
或者,以多個頻率將RF功率施加至此基板夾具電極。再者,阻抗匹配網路32可藉由減少反射功率而改善對電漿處理腔室10中之電漿的RF功率傳遞。匹配網路佈局(例如L-型、π-型、T-型 等等)與自動控制方法係熟習本項技藝者所熟知。
氣體分佈系統40可包含用以導入製程氣體之混合物的噴淋頭設計。或者,氣體分佈系統40可包含用以導入製程氣體之混合物並調整製程氣體之混合物在基板25上方之分佈的多區段噴淋頭設計。例如,此多區段噴淋頭設計可相對於到達基板25上方之實質中心區域之製程氣體流或組成物的量而調整到達基板25上方之實質周邊區域的製程氣體流或組成物。
真空抽取系統50可包含抽取速度能夠上達每秒5000升(以上)的渦輪分子式真空幫浦(TMP,turbo-molecular vacuum pump)以及用以調節腔室壓力的閘閥。在習知用於乾式電漿蝕刻的電漿處理裝置中,可使用每秒1000到3000升的TMP。TMP對於低壓處理(典型係小於約50mTorr)係有用的。對於高壓處理(即,大於約100mTorr),可使用機械增壓幫浦與乾式粗抽幫浦。再者,可將用以監視腔室壓力的裝置(未圖示)耦合至電漿處理腔室10。
控制器55包含微處理器、記憶體、以及數位I/O埠,其可產生控制電壓,此控制電壓足以傳輸並啟動對於電漿蝕刻系統1a的輸入,並且監視來自電漿蝕刻系統1a的輸出。此外,控制器55可耦合至RF產生器30、阻抗匹配網路32、氣體分佈系統40、真空抽取系統50、以及基板加熱/冷卻系統(未圖示)、背側氣體供應系統26、及/或靜電夾固系統28,並且可與其交換資訊。例如,儲存在此記憶體中的程式可用以依照製程配方來啟動對於上述電漿蝕刻系統1a之構件的輸入,以在基板25上執行電漿輔助製程。
控制器55可相對於電漿蝕刻系統1a而就近設置,或者其可相對於電漿蝕刻系統1a而遠距設置。例如,控制器55可使用直接連接、網內網路、及/或網際網路而與電漿蝕刻系統1a交換資料。控制器55可耦合至例如在客戶位置(即,裝置製造商等等)的網內網路,或者其可耦合至例如在供應商位置(即,設備製造者)的網內網路。或者或此外,控制器55可耦合至網際網路。再者,另一電腦(即,控制器、伺服器等等)可經由直接連接、網內網路、及/或網際網路來存取控制器55而交換資料。
在圖6所示之實施例中,電漿蝕刻系統1b可類似於圖5之實施例,並且除了參考圖5所述的這些構件以外,其可更包含固定式、或者機械或電氣旋轉式磁場系統60,以潛在地增加電漿密度及/或改善電漿處理均勻度。此外,控制器55可耦合至磁場系統60以調節旋轉速度與場強度。旋轉式磁場的設計與實施係熟習本項技藝者所熟知。
在圖7所示之實施例中,電漿蝕刻系統1c可類似於圖5或圖6之實施例,並且可更包含上電極70,RF功率可從RF產生器72透過非必要之阻抗匹配網路74而耦合至此上電極。對上電極的RF功率施加頻率可從約0.1 MHz分佈到約200 MHz。此外,對下電極的功率施加頻率可從約0.1 MHz分佈到約100 MHz。此外,控制器55係耦合至RF產生器72與阻抗匹配網路74,以控制對上電極70的RF功率施加。上電極的設計與實施係熟習本項技藝者所熟知。如圖所示,可將上電極70與氣體分佈系統40設計在同一腔室組件內。
在圖8所示之實施例中,電漿蝕刻系統1c'可類似於圖7之實施例,並且可更包含直流(DC)電源90,此直流電源係耦合至與基板25相對的上電極70。上電極70可包含電極板。此電極板可包含含矽電極板。此外,此電極板可包含摻矽電極板。DC電源90可包含可變DC電源。此外,此DC電源可包含雙極DC電源。DC電源90可更包含用以執行監視、調整、或控制DC電源90之極性、電流、電壓、或開啟/關閉狀態其中至少一者的系統。一旦形成電漿,DC電源90可促進彈道電子束的形成。電濾波器(未圖示)可用以使RF功率與DC電源90去耦合(de-couple)。
例如,由DC電源90施加至上電極70的DC電壓可從約-2000伏特(V)分佈到約1000 V。期望DC電壓的絕對值具有等於或大於約100 V的值,並且更加期望DC電壓的絕對值具有等於或大於約500 V的值。此外,期望DC電壓具有負極性。再者,期望DC電壓為絕對值大於在上電極70的表面上所產生之自偏壓(self-bias voltage)的負電壓。面向基板夾具20之上電極70的表面可由含矽材料所構成。
在圖9所示之實施例中,電漿蝕刻系統1d可類似於圖5與6之實施例,並且可更包含感應線圈80,RF功率係經由RF產生器82透過非必要之阻抗匹配網路84而耦合至此感應線圈。RF功率係從感應線圈80透過介電窗(未圖示)而感應耦合至電漿處理區45。對感應線圈80的RF功率施加頻率可從約10 MHz分佈到約100 MHz。同樣地,對此夾盤電極的功率施加頻率可從約0.1 MHz分佈到約100 MHz。此外,開槽法拉第屏蔽件(未圖示)可用以降低感應線圈80與處理區45內之電漿之間的電容性耦合。此外,控制器55可耦合至RF產生器82與阻抗匹配網路84,以控制對感應線圈80的功率施加。
如圖10所示,在一替代實施例中,電漿蝕刻系統1e可類似於圖9之實施例,並且可更包含屬於「渦旋狀」線圈或「扁平狀」線圈的感應線圈80',其係如在變壓器耦合電漿(TCP,transformer coupled plasma)反應器中般地從上方與電漿處理區45連接。感應耦合電漿(ICP,inductively coupled plasma)源或變壓器耦合電漿(TCP)源的設計與實施係熟習本項技藝者所熟知。
或者,可使用電子迴旋共振(ECR,electron cyclotron resonance)來形成電漿。在又另一實施例中,電漿係由螺旋波的發射所形成。在又另一實施例中,電漿係由傳播表面波所形成。上述每一電漿源係熟習本項技藝者所熟知。
在圖11所示之實施例中,電漿蝕刻系統1f可類似於圖5之實施例,並且可更包含表面波電漿(SWP,surface wave plasma)源80"。SWP源80"可包含開槽天線,例如徑向線開槽天線(RLSA,radial line slot antenna),微波功率係經由微波產生器82'透過非必要之阻抗匹配網路84'而耦合至此開槽天線。
現在參考圖12,依照又另一實施例來說明用於圖4到11所示之其中任一電漿蝕刻系統的溫度控制基板夾具500。基板夾具500包含:基板支架530,具有第一溫度並用以支撐基板510;溫度控制支撐座520,位在基板支架530下方並設置在低於第一溫度(例如低於基板510之期望溫度)的第二溫度;以及絕熱體540,配置在基板支架530與溫度控制支撐座520之間。此外,基板支架530包含中心加熱元件533(設置在基板510下方的實質中心區域)以及邊緣加熱元件531(設置在基板510下方的實質邊緣、或周邊區域),此加熱元件係耦合至基板支架530並用以升高此基板支架的溫度。再者,支撐座520包含一或多個冷卻元件521,其係耦合至此支撐座並用以透過絕熱體540從基板支架530移除熱而降低基板支架530的溫度。
如圖12所示,中心加熱元件533與邊緣加熱元件531係耦合至加熱元件控制單元532。加熱元件控制單元532用以提供每一加熱元件的從屬或獨立控制,並且與控制器550交換資訊。中心加熱元件533與邊緣加熱元件531可包含加熱流體通道、電阻加熱元件、或經偏壓之熱-電元件至少其中一者,以將熱傳向晶圓。
例如,中心加熱元件533與邊緣加熱元件531可包含一或多個加熱通道,此加熱通道可允許例如水、FLUORINERT、GALDEN HT-135等等的流體流過其本身,以提供傳導-對流加熱,其中已將流體溫度經由熱交換器加以升高。例如,吾人可藉由加熱元件控制單元532來設定、監視、調整、以及控制流體流率與流體溫度。
或者,例如,中心加熱元件533與邊緣加熱元件531可包含一或多個電阻加熱元件,例如鎢、鎳-鉻合金、鋁-鐵合金、氮化鋁等等的燈絲。市售用以製造電阻加熱元件之材料的範例包含Kanthal、Nikrothal、Akrothal,其為由Kanthal Corporation of Bethel,CT所生產之金屬合金的註冊商品名。Kanthal族包含肥粒鐵(ferritic)合金(FeCrAl),而Nikrothal族包含沃斯田鐵(austenitic)合金(NiCr、NiCrFe)。例如,此加熱元件可包含從Watlow(1310 Kingsland Dr.,Batavia,IL,60510)所購得並且最大操作溫度能夠為400到450℃的鑄入式(cast-in)加熱器,或者包含亦從Watlow所購得並且操作溫度能夠高如300℃而功率密度能夠上達23.25 W/cm2 並包含氮化鋁材料的膜加熱器。此外,例如,此加熱元件可包含功率能夠為1400W(或功率密度能夠為5 W/in2 )的矽酮橡膠加熱器(1.0 mm厚)。當電流流過此燈絲時,功率會消耗成為熱,因此,加熱元件控制單元532例如可包含可控DC電源。另一種適合較低溫度與功率密度的加熱器選擇為Kapton加熱器,其係由埋設在Kapton(例如聚醯亞胺)板材中的燈絲所構成並且由Minco,Inc.,of Minneapolis,MN所銷售。
或者,例如,中心加熱元件533與邊緣加熱元件531可包含熱-電元件陣列,其能夠根據電流通過各元件的方向而加熱或冷卻基板。因此,雖然中心加熱元件533與邊緣加熱元件531被稱為「加熱元件」,但這些元件可包含冷卻的能力,以提供溫度間的迅速轉變。又,加熱與冷卻功能可由基板支架530內的個別元件所提供。一示範熱-電元件係從Advanced Thermoelectric所購得者,型號ST-127-1.4-8.5M(40 mm×40 mm×3.4 mm的熱-電裝置,其最大熱傳功率能夠為72 W)。因此,加熱元件控制單元532可例如包含可控電源。
一或多個冷卻元件521可包含冷卻通道或熱-電元件至少其中一者。再者,如圖12所示,一或多個冷卻元件521係耦合至冷卻元件控制單元522。冷卻元件控制單元522用以提供每一冷卻元件521的從屬或獨立控制,並且與控制器550交換資訊。
例如,一或多個冷卻元件521可包含一或多個冷卻通道,此冷卻通道可允許例如水、FLUORINERT、GALDEN HT-135等等的流體流過其本身,以提供傳導-對流冷卻,其中已將流體溫度經由熱交換器加以降低。例如,吾人可藉由冷卻元件控制單元522來設定、監視、調整、以及控制流體流率與流體溫度。或者,例如在加熱期間,可提高通過一或多個冷卻元件521之流體流的流體溫度,以補足藉由中心加熱元件533以及邊緣加熱元件531所執行之加熱作用。又或者,例如在冷卻期間,可降低通過一或多個冷卻元件521之流體流的流體溫度。
或者,例如,一或多個冷卻元件521可包含熱-電元件陣列,其能夠根據電流通過各元件的方向而加熱或冷卻基板。因此,雖然元件521被稱為「冷卻元件」,但這些元件可包含加熱的能力,以提供溫度間的迅速轉變。又,加熱與冷卻功能可由溫度控制支撐座520內的個別元件所提供。一示範熱-電元件係從Advanced Thermoelectric所購得者,型號ST-127-1.4-8.5M(40mm×40mm×3.4mm的熱-電裝置,其最大熱傳功率能夠為72W)。因此,冷卻元件控制單元522可例如包含可控電源。
此外,如圖12所示,基板夾具500可更包含靜電夾(ESC,electrostatic clamp),其包含埋設在基板支架530內的一或多個夾固電極535。此ESC更包含高電壓(HV,high-voltage)DC電壓供應部534,其係經由一電連接部而耦合至夾固電極535。此種夾的設計與實施係熟習靜電夾固系統之技藝者所熟知。再者,HV DC電壓供應部534係耦合至控制器550並且設置成與控制器550交換資訊。
再者,如圖12所示,基板夾具500可更包含背側氣體供應系統536,其用以透過兩條氣體供應線路、以及至少其中兩個複數孔口與通道(未圖示),將熱傳氣體(例如包含氦、氬、氙、氪的惰性氣體)、製程氣體、或其他氣體(包含氧、氮、或氫)供應至基板510之背側的中心區域與邊緣區域。如圖所示,背側氣體供應系統536包含兩區段(中心/邊緣)系統,其中背側壓力可在從中心到邊緣的徑向上變化。再者,背側氣體供應系統536係耦合至控制器550並且設置成與控制器550交換資訊。
又,如圖12所示,基板夾具500更包含:中心溫度感測器562,用以量測位在基板510下方之實質中心區域的溫度;以及邊緣溫度感測器564,用以量測位在基板510下方之實質邊緣區域的溫度。中心與邊緣溫度感測器562、564係耦合至溫度監視系統560。
此溫度感測器可包含光學纖維溫度計、光學高溫計(optical pyrometer)、如美國專利第6,891,124號所述之能帶-邊緣(band-edge)溫度量測系統(其整體內容藉由參照方式合併於此)、或例如K-型熱電偶的熱電偶(如虛線所標示)。光學溫度計的範例包含:從Advanced Energies,Inc.所購得之光學纖維溫度計,型號OR2000F;從Luxtron Corporation所購得之光學纖維溫度計,型號 M600;或從Takaoka Electric Mfg.所購得之光學纖維溫度計,型號FT-1420。
溫度監視系統560可將感測器資訊提供給控制器550,以在進行處理之前、期間、或之後調整加熱元件、冷卻元件、背側氣體供應系統、或ESC用之HV DC電壓供應部至少其中一者。
控制器550包含微處理器、記憶體、以及數位I/O埠(可能包含D/A及/或A/D轉換器),其可產生控制電壓,此控制電壓足以傳輸並啟動到基板夾具500的輸入,並且監視來自基板夾具500的輸出。如圖12所示,控制器550可耦合至加熱元件控制單元532、冷卻元件控制單元522、HV DC電壓供應部534、背側氣體供應系統536、以及溫度監視系統560,並且與其交換資訊。儲存在此記憶體中的程式可用以依照所儲存的製程配方而與上述基板夾具500的構件互動。
控制器550亦可如通用電腦、處理器、數位信號處理器等等般地被加以執行,其可使基板夾具響應用以執行電腦可讀取媒體中所容納之一或多個指令之一或多個順序的控制器550而執行本發明之一部分或全部的處理步驟。此電腦可讀取媒體或記憶體用以容納依照本發明教示而程式化的指令,並且可包含在此所述之資料結構、表、記錄、或其他資料。電腦可讀取媒體的範例為硬碟、軟碟、磁帶、磁光碟、PROMs(EPROM、EEPROM、快閃EPROM)、DRAM、SRAM、SDRAM、或任何其他磁性媒體、光碟(如CD-ROM)、或任何其他光學媒體、打孔卡片、紙帶、或具有孔洞圖案的其他物理媒體、載波、或電腦可從其進行讀取的任何其他媒體。
控制器550可相對於基板夾具500而就近設置,或者其可相對於基板夾具500而經由網際網路或網內網路遠距設置。因此,控制器550可使用直接連接、網內網路、或網際網路至少其中一者而與基板夾具500交換資訊。控制器550可耦合至在客戶位置(即,裝置製造商等等)的網內網路,或其可耦合至在供應商位置(即,設備製造者)的網內網路。再者,另一電腦(即,控制器、伺服器等等)可經由直接連接、網內網路、或網際網路至少其中一者來存取控制器550而交換資料。
非必要地,基板夾具500可包含電極,RF功率係透過此電極而耦合至位於基板510上方之處理區內的電漿。例如,可經由從RF產生器通過阻抗匹配網路到基板夾具500的RF功率傳輸,使支撐座520在RF電壓下電性偏壓。此RF偏壓可用以加熱電子而形成並維持電漿、或使基板510偏壓而控制入射在基板510上的離子能、或兩者。在此構造中,此系統可如反應性離子蝕刻(RIE)反應器般地操作,於此處此腔室與上氣體注入電極係作為接地表面。RF偏壓的典型頻率可從1 MHz分佈到100 MHz,並且較佳為13.56 MHz。
或者,可以多個頻率將RF功率施加至此基板夾具電極。再者,阻抗匹配網路可用以藉由將反射功率降至最小,而使對處理腔室中之電漿的RF功率傳遞增至最大。可利用各種匹配網路佈局(例如L-型、π-型、T-型等等)與自動控制方法。
關於用以迅速且均勻控制基板溫度之溫度控制基板夾具設計的額外細節,係提供在美國專利公開案第2008/0083723號;美國專利公開案第2010/0078424號;美國專利公開案第2008/0083724號;美國專利公開案第2008/0073335號;美國專利第7,297,894號;美國專利第7,557,328號;以及美國專利公開案第2009/0266809號中。
在一實施例中,電漿蝕刻製程可包含一製程參數空間,其包含:分佈上達約1000 mTorr(毫托)(例如上達約200 mTorr、或從約10 mTorr分佈到約80 mTorr、或約30 mTorr到約60 mTorr)的腔室壓力;分佈上達約2000 sccm(每分鐘標準立方公分)(例如上達約1000 sccm、或從約1 sccm分佈到約100 sccm、或約1 sccm到約50 sccm、或約10 sccm到約50 sccm)的製程氣體流率;分佈上達約2000 sccm(例如上達約1000 sccm、或從約1 sccm分佈到約150 sccm、或約80 sccm到約120 sccm、或約5 sccm到約20 sccm)的非含氧添加氣體流率;分佈上達約2000 W(瓦特)(例如上達約1000 W、或上達約500 W)的上電極(例如圖7中的元件70)RF偏壓;以及分佈上達約1000 W(例如上達約500 W)的下電極(圖6中的元件22)偏壓。又,上電極偏壓頻率可從約0.1 MHz分佈到約200 MHz,例如約60 MHz。此外,下電極偏壓頻率可從約0.1 MHz分佈到約100 MHz,例如約2 MHz。
吾人可添加包含含氧氣體(例如O2 )及/或稀有氣體(He、Ne、Ar、Kr、Xe)的其他氣體。含氧氣體流率可分佈上達約2000 sccm(每分鐘標準立方公分)(例如上達約1000 sccm、或從約1 sccm分佈到約100 sccm、或約1 sccm到約50 sccm、或約10 sccm到約40 sccm);而稀有氣體流率可分佈上達約2000 sccm(例如上達約1000 sccm、或從約100 sccm分佈到約1000 sccm、或約200 sccm到約800 sccm)。
在另一替代實施例中,將RF功率供應至上電極而不供應至下電極。在另一替代實施例中,將RF功率供應至下電極而不供應至上電極。在替代實施例中,吾人可以圖4到11所述的任何方式來耦合RF功率及/或DC功率。
用以執行電漿蝕刻製程的持續時間可使用實驗設計(DOE,design of experiment)技術或先前的經驗加以決定;然而,其亦可使用終點偵測加以決定。一種可行的終點偵測方法為監視來自電漿區域的一部分發射光光譜,此光譜可指出電漿化學品何時因為改變或實質上接近完成從基板去除特定材料層並與下伏薄膜接觸而發生變化。在對應於監視波長的發射等級越過特定閾值(例如降至實質上零、降至特定等級以下、或增至特定等級以上)之後,可視為達到終點。吾人可使用被使用之蝕刻化學品以及被蝕刻之材料層所特有的各種波長。再者,可延長蝕刻時間以包含過蝕刻時期,其中過蝕刻時期係構成蝕刻製程起始間之時間與終點偵測相關之時間的分數(即,1到100%)。
吾人可利用如圖4到11所述的電漿蝕刻系統來執行上述電漿蝕刻製程。再者,可利用如圖12所述之在電漿蝕刻系統中的溫度控制基板夾具來執行上述電漿蝕刻製程。然而,所述之方法並不限於此示範呈現內容的範圍。
如上所述,本案發明人發現到使用含C、H以及F之製程氣體與非含氧添加氣體的平衡,可在含矽接觸區中實現具有減少之凹部的異方性(anisotropic)蝕刻輪廓,其中此非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子。此製程氣體可為無氧。
如圖3所示,使包含矽氮化物層320的基板300接受電漿蝕刻製程而露出含矽接觸區343,並同時減少凹部342。表1提供五種用以圖案化矽氮化物層320的示範製程條件(即,「基線(baseline)」、「A」、「B」、「C」、「D」),而性能指標針對矽(Si)層以及矽氧化物(SiO2 )層來描述。
對於每一電漿蝕刻製程,製程條件被敘述包含製程(名稱)、上電極(UEL,upper electrode)功率(瓦特,W)、下電極(LEL,lower electrode)功率(瓦特,W)、電漿蝕刻系統內的氣體壓力(毫托,mTorr)、對電漿蝕刻系統內之構件所設定的溫度(℃)(「LEL」=下電極溫度,即基板溫度,在中心者為「LEL-C」以及在邊緣者為「LEL-E」)、背側氦(He)壓力(Torr)、CH3 F流率(流率等級為每分鐘標準立方公分,sccm)、O2 流率(流率等級為sccm)、Ar流率(流率等級為sccm)、H2 流率(流率等級為sccm)、C2 H4 流率(流率等級為sccm)、以及蝕刻時間(sec,秒)(「╳」表示不包含特定氣體)。
圖13提供位在圖案化矽氮化物層(「SiN」,或更概括而言為 SiNx )與矽層(「Si」)間之介面1344的接觸穿孔1340之特徵部底部1341的掃瞄式電子顯微鏡(SEM,scanning electron microscope)照片。對於表1所述之五種製程條件的每一者(即,「基線」、「A」、「B」、「C」、「D」),此SEM照片係以並列方式加以排列。表1提供:此SEM照片之矽氮化物(SiN)輪廓的描述;SiN上覆SiO2 、以及SiN上覆Si之凹部1342的深度;以及SiN上覆SiO2 (即,「SiN/SiO2 」=SiN蝕刻速率/SiO2 蝕刻速率)、以及SiN上覆Si(即,「SiN/Si」=SiN蝕刻速率/Si蝕刻速率)的蝕刻選擇度。
如表1與圖13所顯示,將H2 添加至CH3 F可在SiN與Si之間產生超過40:1的高蝕刻選擇度,並且在SiN與SiO2 之間產生超過8:1的微小蝕刻選擇度。此外,位在SiN與Si間之介面1344上的特徵部底部1341之底表面1343的凹部1342係卓越的,即約1nm以下。又,側壁輪廓為垂直。當期望在SiNx 與Si之間具有高選擇度的無氧製程時,可使用含有CH3 F與H2 的製程組成物。
如表1與圖13所顯示,將C2 H4 添加至CH3 F可在SiN與Si之間產生超過20:1的高蝕刻選擇度,並且在SiN與SiO2 之間產生超過20:1的高蝕刻選擇度。此外,位在SiN與Si間之介面1344的凹部1342為卓越的,即約1nm以下。又此外,位在SiN與SiO2 間之介面1344的凹部1342亦係卓越的,即約1nm以下。又,具有略錐狀的側壁輪廓係可接受的。當期望SiNx 與Si之間的選擇度以及SiNx與SiOy 之間的選擇度時,可使用含有CH3 F、C2 H4 、以及O2 的製程組成物。
雖然以上僅詳述本發明之若干實施例,但熟習本項技藝者可輕易明白在實質上不悖離本發明之新穎教示與優點的情況下,當可在這些實施例中進行許多修改。例如,雖然提供一示範製造流程以製備閘極結構,但亦可想到其他製造流程。因此,意指所有此種修改皆包含在本發明之範圍內。
1...電漿蝕刻系統
1a...電漿蝕刻系統
1b...電漿蝕刻系統
1c...電漿蝕刻系統
1c'...電漿蝕刻系統
1d...電漿蝕刻系統
1e...電漿蝕刻系統
1f...電漿蝕刻系統
2...電漿處理腔室
3...診斷系統
4...控制器
10...電漿處理腔室
20...基板夾具
22...電極
25...基板
26...背側氣體供應系統
28...靜電夾固系統
30...RF產生器
32...阻抗匹配網路
40...氣體分佈系統
45...處理區
50...真空抽取系統
55...控制器
60...磁場系統
70...上電極
72...RF產生器
74...阻抗匹配網路
80...感應線圈
80'...感應線圈
80"...表面波電漿源
82...RF產生器
82'...微波產生器
84...阻抗匹配網路
84'...阻抗匹配網路
90...直流電源
140...基板
150...含矽基板
151...閘極結構
152...閘極電極
153...閘極間隙層
154...閘極絕緣層
155...輕摻雜區
156...源/汲區
160...隔離區
161...矽化物阻隔層
172...含矽接觸區
180...介電層
182...接觸穿孔
184...接觸表面
200...流程圖
210...製備包含上覆於一含矽接觸區之一矽氮化物層的一基板
220...在一電漿蝕刻系統中使用一電漿蝕刻製程來圖案化該矽氮化物層以露出該含矽接觸區,其中該電漿蝕刻製程係使用具有作為初期成分之一含C、H以及F之製程氣體與一非含氧添加氣體的一製程組成物,其中該非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子
300...基板
310...含矽基板
320...矽氮化物層
330...圖案化遮罩層
340...圖案
342...矽凹部
343...含矽接觸區
344...角偏差
500...基板夾具
510...基板
520...溫度控制支撐座
521...冷卻元件
522...冷卻元件控制單元
530...基板支架
531...邊緣加熱元件
532...加熱元件控制單元
533...中心加熱元件
534...高電壓DC電壓供應部
535...夾固電極
536...背側氣體供應系統
540...絕熱體
550...控制器
560...溫度監視系統
562...中心溫度感測器
564...邊緣溫度感測器
1340...接觸穿孔
1341...特徵部底部
1342...凹部
1343...底表面
1344...介面
在隨附圖式中:
圖1A與1B顯示半導體裝置的示意圖;
圖2提供用以說明依照一實施例之選擇性蝕刻基板之方法的流程圖;
圖3提供依照另一實施例之形成在位於基板上之層中的圖案的示意圖;
圖4顯示依照一實施例之電漿蝕刻系統的示意圖;
圖5顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖6顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖7顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖8顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖9顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖10顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖11顯示依照另一實施例之電漿蝕刻系統的示意圖;
圖12顯示依照又另一實施例之用於電漿蝕刻系統之基板夾具的示意圖;及
圖13提供使用電漿蝕刻製程之圖案化結果的SEM照片。
200...流程圖
210...製備包含上覆於一含矽接觸區之一矽氮化物層的一基板
220...在一電漿蝕刻系統中使用一電漿蝕刻製程來圖案化該矽氮化物層以露出該含矽接觸區,其中該電漿蝕刻製程係使用具有作為初期成分之一含C、H以及F之製程氣體與一非含氧添加氣體的一製程組成物,其中該非含氧添加氣體包含H、或C、或H與C兩者並且不包含鹵素原子

Claims (9)

  1. 一種選擇性蝕刻基板的方法,包含下列步驟:製備包含上覆於一含矽接觸區之一矽氮化物層的一基板;在一電漿蝕刻系統中使用一電漿蝕刻製程來圖案化該矽氮化物層,以露出該含矽接觸區,其中該電漿蝕刻製程係使用一製程組成物,該製程組成物係由CH3 F、作為無鹵添加氣體之C2 H4 、O2 、以及一非必要之稀有氣體作為初期成分而組成;及將該電漿蝕刻製程最佳化,以在該矽氮化物層與該含矽接觸區之間達到超過20:1的蝕刻選擇度。
  2. 如申請專利範圍第1項所述之選擇性蝕刻基板的方法,更包含下列步驟:製備具有一矽氧化物層的該基板;及將該電漿蝕刻製程最佳化,以在該矽氮化物層與該矽氧化物層之間達到超過20:1的蝕刻選擇度。
  3. 如申請專利範圍第2項所述之選擇性蝕刻基板的方法,其中該CH3 F的流率係從約1sccm分佈到約50sccm,該C2 H4 氣體的流率係從約5sccm分佈到約20sccm,以及該O2 氣體的流率係從約1sccm分佈到約50sccm。
  4. 如申請專利範圍第1項所述之選擇性蝕刻基板的方法,其中該電漿蝕刻製程包含將該電漿蝕刻系統內的壓力設定為從10mTorr分佈到80mTorr。
  5. 如申請專利範圍第1項所述之選擇性蝕刻基板的方法,其中該電漿蝕刻製程包含以第一頻率將第一無線射頻(RF,radio frequency)功率耦合至位在該電漿蝕刻系統中的一基板夾具,該基板係支撐在該基板夾具上;以及以第二頻率將第二無線射頻(RF)功率耦合至與該基板夾具上之該基板相對的一上電極。
  6. 如申請專利範圍第1項所述之選擇性蝕刻基板的方法,其中該基板係支撐在該電漿蝕刻系統中的一溫度控制基板夾具上,該溫度控制基板夾具包含:一支撐座,具有用以循環該支撐座內之一溫度控制熱流體的流體通道;及一基板支架,經由一絕熱體而耦合至該支撐座的上部分,該基板支架包含:一或多個加熱元件,埋設在該基板支架內;一上表面,藉由該上表面與該基板之背側間的接觸來支撐該基板;及一靜電夾固電極,用以將該基板固持在該基板支架的該上表面上。
  7. 如申請專利範圍第6項所述之選擇性蝕刻基板的方法,其中該溫度控制基板夾具更包含:一背側氣體供應系統,設置成透過配置在該基板支架之該上表面上的複數孔口或通道至少其中一者,將一熱傳氣體供應至該基板的背側,其中該背側氣體供應系統的該複數孔口係排列在該基板支架之該上表面上的多個區段中,以改變在該基板背側之一實質中心區域與該基板背側之一實質邊緣區域間之徑向上的背側壓力。
  8. 如申請專利範圍第1項所述之選擇性蝕刻基板的方法,其中該含矽接觸區包含用於一電晶體的一源區或汲區。
  9. 如申請專利範圍第1項所述之選擇性蝕刻基板的方法,其中該含矽接觸區包含摻雜矽或金屬矽化物。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8334148B2 (en) * 2009-11-11 2012-12-18 Samsung Electronics Co., Ltd. Methods of forming pattern structures
US9966280B2 (en) 2012-10-05 2018-05-08 Tokyo Electron Limited Process gas generation for cleaning of substrates
US9589853B2 (en) * 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber
US9412609B1 (en) * 2015-05-29 2016-08-09 Lam Research Corporation Highly selective oxygen free silicon nitride etch
US10699911B2 (en) 2017-11-07 2020-06-30 Tokyo Electron Limited Method of conformal etching selective to other materials
US10629451B1 (en) 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
US11515203B2 (en) * 2020-02-05 2022-11-29 Tokyo Electron Limited Selective deposition of conductive cap for fully-aligned-via (FAV)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529476A (en) * 1983-06-01 1985-07-16 Showa Denko K.K. Gas for selectively etching silicon nitride and process for selectively etching silicon nitride with the gas
EP0805475A2 (en) * 1996-05-02 1997-11-05 Tokyo Electron Limited Plasma processing apparatus
US6706640B1 (en) * 2002-11-12 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd Metal silicide etch resistant plasma etch method
TW200847270A (en) * 2007-02-06 2008-12-01 Tokyo Electron Ltd Plasma etching method, plasma etching device, control program and computer storage medium
US20090155731A1 (en) * 2007-12-14 2009-06-18 Tokyo Electron Limited Method and system for reducing line edge roughness during pattern etching

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4857140A (en) * 1987-07-16 1989-08-15 Texas Instruments Incorporated Method for etching silicon nitride
US5318668A (en) 1991-10-24 1994-06-07 Matsushita Electric Industrial Co., Ltd. Dry etching method
KR100242861B1 (ko) 1992-04-27 2000-02-01 이데이 노부유끼 반도체장치의 제조방법
JP3193265B2 (ja) 1995-05-20 2001-07-30 東京エレクトロン株式会社 プラズマエッチング装置
US6051504A (en) 1997-08-15 2000-04-18 International Business Machines Corporation Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma
JPH11214355A (ja) 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
TW372351B (en) 1998-03-27 1999-10-21 Promos Technologies Inc Manufacturing method for silicon tolerance wall in self-aligned contact forming process
JP3292172B2 (ja) * 1999-03-31 2002-06-17 日本電気株式会社 半導体装置の製造方法
US6805139B1 (en) 1999-10-20 2004-10-19 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
WO2001050109A2 (en) 2000-01-05 2001-07-12 Tokyo Electron Limited Wafer band-edge measurement using spectroscopy and a process of uniform wafer temperature control
US6890863B1 (en) 2000-04-27 2005-05-10 Micron Technology, Inc. Etchant and method of use
JP4213871B2 (ja) 2001-02-01 2009-01-21 株式会社日立製作所 半導体装置の製造方法
US6962879B2 (en) * 2001-03-30 2005-11-08 Lam Research Corporation Method of plasma etching silicon nitride
US6716759B2 (en) 2001-05-11 2004-04-06 Micron Technology, Inc. Etch of silicon nitride selective to silicon and silicon dioxide useful during the formation of a semiconductor device
US6624480B2 (en) 2001-09-28 2003-09-23 Intel Corporation Arrangements to reduce charging damage in structures of integrated circuits
US6524938B1 (en) 2002-02-13 2003-02-25 Taiwan Semiconductor Manufacturing Company Method for gate formation with improved spacer profile control
US6784110B2 (en) 2002-10-01 2004-08-31 Jianping Wen Method of etching shaped features on a substrate
US20040069227A1 (en) 2002-10-09 2004-04-15 Applied Materials, Inc. Processing chamber configured for uniform gas flow
US6777299B1 (en) 2003-07-07 2004-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removal of a spacer
JP2005039015A (ja) 2003-07-18 2005-02-10 Hitachi High-Technologies Corp プラズマ処理方法および装置
US7008878B2 (en) 2003-12-17 2006-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma treatment and etching process for ultra-thin dielectric films
US7081413B2 (en) 2004-01-23 2006-07-25 Taiwan Semiconductor Manufacturing Company Method and structure for ultra narrow gate
JP4550507B2 (ja) 2004-07-26 2010-09-22 株式会社日立ハイテクノロジーズ プラズマ処理装置
US7288482B2 (en) 2005-05-04 2007-10-30 International Business Machines Corporation Silicon nitride etching methods
US20070032081A1 (en) 2005-08-08 2007-02-08 Jeremy Chang Edge ring assembly with dielectric spacer ring
US20070059938A1 (en) 2005-09-15 2007-03-15 Hanako Kida Method and system for etching silicon oxide and silicon nitride with high selectivity relative to silicon
US7393788B2 (en) 2006-02-10 2008-07-01 Cook Julie A Method and system for selectively etching a dielectric material relative to silicon
US7297894B1 (en) 2006-09-25 2007-11-20 Tokyo Electron Limited Method for multi-step temperature control of a substrate
US7723648B2 (en) 2006-09-25 2010-05-25 Tokyo Electron Limited Temperature controlled substrate holder with non-uniform insulation layer for a substrate processing system
US7838800B2 (en) 2006-09-25 2010-11-23 Tokyo Electron Limited Temperature controlled substrate holder having erosion resistant insulating layer for a substrate processing system
US7557328B2 (en) 2006-09-25 2009-07-07 Tokyo Electron Limited High rate method for stable temperature control of a substrate
US20090032880A1 (en) 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529476A (en) * 1983-06-01 1985-07-16 Showa Denko K.K. Gas for selectively etching silicon nitride and process for selectively etching silicon nitride with the gas
EP0805475A2 (en) * 1996-05-02 1997-11-05 Tokyo Electron Limited Plasma processing apparatus
US6706640B1 (en) * 2002-11-12 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd Metal silicide etch resistant plasma etch method
TW200847270A (en) * 2007-02-06 2008-12-01 Tokyo Electron Ltd Plasma etching method, plasma etching device, control program and computer storage medium
US20090155731A1 (en) * 2007-12-14 2009-06-18 Tokyo Electron Limited Method and system for reducing line edge roughness during pattern etching

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Publication number Publication date
US8501630B2 (en) 2013-08-06
US20120077347A1 (en) 2012-03-29
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