TWI451552B

TWI451552B - 積體電路結構

Info

Publication number: TWI451552B
Application number: TW099118862A
Authority: TW
Inventors: Chih Hsin Ko; Clement Hsingjen Wann
Original assignee: Taiwan Semiconductor Mfg
Priority date: 2009-11-10
Filing date: 2010-06-10
Publication date: 2014-09-01
Also published as: JP5328722B2; JP2011103434A; KR101218735B1; KR20110052432A; TW201117342A

Description

積體電路結構

本發明係有關於積體電路結構，特別有關於包含III-V族化合物半導體的電晶體及其製造方法。

金屬-氧化-半導體(MOS)電晶體的速度與MOS電晶體的驅動電流之間有密切的關聯性，而MOS電晶體的驅動電流又與電荷的移動率又有密切的關聯性。例如，當電子移動率在通道區域高時，則NMOS電晶體具有高的驅動電流，然而當電洞移動率在通道區域高時，則PMOS電晶體具有高的驅動電流。

由III族和V族元素所所構成的化合物半導體材料(通稱為III-V族化合物半導體)因為具有高電子移動率，因此可做為良好的候選材料，以形成NMOS電晶體。因此，III-V族化合物半導體常被用來形成NMOS電晶體。為了降低製造成本，已發展出使用III-V族化合物半導體材料形成PMOS電晶體的方法。第1圖顯示傳統配合使用III-V族化合物半導體的電晶體的示意圖。在形成的過程中，多層材料毯覆性地形成於一矽基底1上，其中所述多層材料包括由GaAs形成的緩衝層2、由In_x Al_1-x As(其中x為介於，但不等於0和1)形成的梯度緩衝層3、由In_0.52 Al_0.48 As形成的底部阻障層4、由In_0.7 Al_0.3 As形成的通道5、由In_0.52 Al_0.48 As形成的頂部阻障層6、由InP形成的蝕刻終止層7、以及由In_0.53 Ga_0.47 As形成的接觸層8。實施一第一蝕刻步驟以蝕穿該接觸層8並停止於該蝕刻終止層7以形成一第一凹入。接著，實施一第二蝕刻步驟以蝕穿該蝕刻終止層7，並蝕刻侵入該頂部阻障層6的一部分以形成一第二凹入。接著，將一閘極結構(由金屬構成)10形成於該第二凹入中。上述製程所導致的電晶體具有的優點為所導致的量子井是由底部阻障層、通道、和頂部阻障層構成。

然而，上述電晶體仍有許多缺點。將高濃度雜質摻雜進入III-V族化合物半導體中是非常困難的。例如，可將Si植入或臨場(in-situ)摻雜於GaAs中做為摻雜物，然而矽的最大摻雜濃度僅為介於10¹⁷ /cm³ 和10¹⁸ /cm³ 之間。此外，傳導帶的低能態密度導致高的源極/汲極電阻，其避免最終電晶體驅動電流的改善。因此，業界亟需克服於先前技術中前述缺點的方法和結構。

本發明之實施例提供一種積體電路結構，包括：一基底；一通道位於該基底之上，其中該通道包括由III族元素和V族元素所構成的一第一III-V族化合物半導體材料；一閘極結構設置於該通道上；以及一源極/汲極區域鄰接該通道，其中該源極/汲極區域包括一IV族區域係擇自一群組實質上包含矽、鍺、及上述之組合。

本發明之實施例另提供一種積體電路結構，包括：一半導體基底；一通道位於該半導體基底之上，其中該通道包括由III族元素和V族元素所構成的一第一III-V族化合物半導體材料；一閘極結構設置於該通道上；一閘極間隙子位於該閘極結構的側壁上；一凹入鄰接該通道，該凹入具有一底部低於該通道的底部；以及一源極/汲極區域位於該凹入中，其中該源極/汲極區域包括一IV族區域係擇自一群組實質上包含矽、鍺、及上述之組合，以及其中該源極/汲極區域摻雜一n-型摻雜物或一p-型摻雜物。

本發明之實施例又提供一種積體電路結構，包括：一基底；一鰭式結構位於該基底之上，其中該鰭式結構包括由III族元素和V族元素所構成的一第一III-V族化合物半導體材料；一閘極結構一部分直接設置於該鰭式結構之上，及一額外部分設置於該鰭式結構的另一端上；以及一源極/汲極區域鄰接該鰭式結構，其中該源極/汲極區域包括一IV族區域係擇自一群組實質上包含矽、鍺、及上述之組合。

為使本發明能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

本發明之實施例提供新穎的電晶體包括由III族和V族元素所所構成的化合物半導體材料(通稱為III-V族化合物半導體)，以及形成所述新穎的電晶體的製造方法。並且已藉由圖示說明該製造方法的中間階段的實施例。於本發明各圖式的實施例與各種觀點中，相似的元件符號是用來表示相似的元件。

請參閱第2圖，提供一基底20。基底20可為一半導體基板，由矽、鍺、SiGe、及/或其他半導體材料所構成。絕緣結構例如淺溝槽隔離(STI)區30形成於基底20中。

請參閱第3圖，藉由蝕刻部分的基底20以形成一凹入22於相對的兩個淺溝槽隔離(STI)區30的側壁之間。接著，如第4A圖所示，將複數層材料包括一底部阻障層24、一通道層26、以及一頂部阻障層28磊晶成長於該凹入22中。於一實施例中，所述通道層26具有第一能隙(bandgap)，而底部阻障層24及頂部阻障層28具有第二能隙大於第一能隙。據此，由底部阻障層24、通道層26、及頂部阻障層28構成一量子井。第二能隙大於第一能隙的範圍約為0.1eV，然而更大或更小的能隙差距亦可適用。所述底部阻障層24、通道層26、及頂部阻障層28的適合材料可選取藉由比較既有具高載子移動率的半導體材料的能隙，該些半導體材料包括，但非限定於，矽、鍺、GaAs、InP、GaN、InGaAs、InAs、InSb、InAlAs、GaSb、AlSb、AlP、GaP、及上述材料之組合。通道層26可藉由III族元素和V族元素所構成的一第一III-V族化合物半導體材料而形成。於一比較實施例中，通道層26包括In_0.7 Ga_0.3 As，而底部阻障層24和頂部阻障層28包括In_0.52 Al_0.48 As。於其他實施例中，通道層26包括InGaAs，而底部阻障層24和頂部阻障層28包括GaAs。又於其他實施例中，通道層26包括InAs，而底部阻障層24和頂部阻障層28包括InAlAs。底部阻障層24可具有的厚度範圍介於約5 nm至10000 nm，通道層26可具有的厚度範圍介於約2 nm至50 nm，頂部阻障層28可具有的厚度範圍介於約5 nm至500 nm。然而，應理解的是，在此所提到全部的尺寸僅為舉例說明，並且若使用不同的形成技術，亦可隨之改變。

選擇性地，將額外的緩衝層形成於基底20上，並且位於一覆蓋半導體層，例如底部阻障層24的下方。該緩衝層可具有晶格常數介於基底20的晶格常數與覆蓋半導體層的晶格常數之間，使得從底部層至頂部層之間的晶格常數轉變較不突然。藉由在淺溝槽隔離(STI)區30之間形成底部阻障層24、通道層26、及頂部阻障層28，在重新成長層內所產生的缺陷顯著地較少。

第4B圖係顯示另擇一的實施例，其中該些層24、26、28是以毯覆層的型式形成於半導體基底20上。

第5圖顯示形成閘極結構與閘極間隙子36的剖面示意圖。該閘極結構包括閘極介電層32和閘極電極34。閘極介電層32可由常用的介電材料構成，例如氧化矽、氮化矽、氮氧化矽、上述之多層材料、及上述材料之組合。閘極介電層32亦可由高介電常數(high-k)介電材料構成。該high-k介電材料的範例可具有k值大於約4.0、或甚至大於7.0，並且可包括氧化鋁、氧化鉿、氮氧化鉿、矽化鉿、矽化鋯、氧化釔、氧化鈰、氧化鈦、氧化鉭、及上述材料之組合。閘極電極34可由摻雜多晶矽、金屬、金屬氮化物、金屬矽化物、及類似的材料構成。閘極間隙子36可由氧化矽、氮化矽、及上述材料之組合所構成，並且閘極間隙子36為本技術領域中已知的結構，因而在此略去其詳細的描述。

請參閱第6圖，形成凹入38。於一比較實施例中，使用一蝕刻步驟，因此凹入38的側壁垂直對準於閘極間隙子36的外緣。做為一實施例，在此描述的凹入38的側壁與閘極間隙子36的外緣垂直對準，所屬技術領域中具有通常知識者應可了解此限定條件意欲含括製程變異和製程最佳化所導致的對不準(misalignment)。凹入38的底表面可低於通道層26的底表面。

請參閱第7A圖，將一IV族半導體材料磊晶成長於凹入38中，由此形成源極及汲極區域42(此後通稱為源極/汲極區域)。於一實施例中，所述源極/汲極區域42可由矽、鍺、或矽鍺(SiGe)所構成。若最終的電晶體欲成為NMOS電晶體，源極/汲極區域42可摻雜n-型摻雜物，例如磷、砷、銻、及上述摻雜物的組合。若最終的電晶體欲成為PMOS電晶體，源極/汲極區域42可摻雜p-型摻雜物，例如硼、銦、及上述摻雜物的組合。該n-型摻雜物或p-型摻雜物可隨著源極/汲極區域42的磊晶成長製程中臨場(in-situ)摻雜，或者在磊晶成長源極/汲極區域42之後，才進行植入步驟。該n-型或p-型摻雜物的摻雜濃度範圍可介於約1×10¹⁸ /cm³ 至1×10²¹ /cm³ 。於此實施例中，源極/汲極區域42亦可稱為IV族半導體區域46。

第7B圖顯示另擇一的實施例，其中磊晶成長的源極/汲極區域42包括磊晶成長的III-V族化合物半導體區域44(此後通稱為緩衝層)，以及IV族半導體區域46於緩衝層44上。緩衝層44可由III-V族化合物半導體所構成，其包括但不限定於，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、上述材料的組合、及上述之多層材料。緩衝層44可具有一水平部分於該凹入38的底部上(第6圖)，以及一垂直部分位於該凹入38的側壁上。於一實施例中，緩衝層44包括一梯度組成，具有較低部分的組成逐漸地變化成所欲的較高部分的組成。再者，該緩衝層44的較低部分可具有晶格常數較接近於該通道層26的晶格常數，而該緩衝層44的較高部分可具有晶格常數較接近於該IV族半導體區域46的晶格常數。緩衝層44與基底20之間晶格常數不匹配，可逐漸地從緩衝層44的底部增加到緩衝層44的頂部。

於一比較實施例中，通道層26是由In_0.7 Ga_0.3 As所構成，而源極/汲極區域42是由鍺構成，In_0.7 Ga_0.3 As與鍺之間具有晶格常數不匹配性約為百分之四。有鑑於此，緩衝層44可具有銦的含量低於0.7%。緩衝層44亦可由不均勻組成的多層結構形成，例如In_0.2 Ga_0.8 As或一梯度層具有音的百分比由底部朝向頂部逐漸地增加。

緩衝層44可被摻雜。若最終的電晶體欲成為NMOS電晶體，則摻雜的雜質包括矽(Si)。相反地，若最終的電晶體欲成為PMOS電晶體，則摻雜的雜質包括鋅(Zn)及/或鈹(Be)。

可觀察到的是，在源極/汲極區域42中的矽鍺具有較大的晶格不匹配性大於III-V族化合物半導體於通道層26中的晶格不匹配性。所述較大的晶格不匹配性導致高的缺陷密度，並且導致高的接面漏電流。藉由形成緩衝層44，可降低於通道層26與鄰接的源極/汲極區域42之間的晶格不匹配性，導致降低的接面漏電流。

其次，如第8A和8NB圖所示，將矽化物區域50(其亦可為，或包括鍺矽化物)形成於於源極/汲極區域42上。由於源極/汲極區域42包括矽及/或鍺，矽化物的形成方式可藉由毯覆性地形成一金屬層；施以一退火步驟使得該僅屬層與底層的矽及/或鍺反應；以及移除該金屬層的未反應部份。由此，已完成製作電晶體52。

請參閱第9圖，由底部阻障層24、通道層26、以及頂部阻障層28所構成的量子井可由通道層54取代。通道層54可由III-V族化合物半導體材料所構成，例如GaAs、InP、GaN、InGaAs、InAs、InSb、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、及上述材料的組合。

第10圖係顯示另擇一的實施例，其相似於如第8A和8NB圖所示的實施例，其差異僅在於未形成閘極介電層。閘極電極34直接與頂部阻障層28接觸。於此範例中，在閘極電極34與頂部阻障層28之間因蕭基阻障(Schottky barrier)所導致的空乏區(未圖示)的作用為閘極介電層。

第11圖顯示一類似的結構如第9圖所示，其中並未形成閘極介電層。再次地，於第9至11圖中，源極/汲極區域42可包括僅為摻雜的矽/鍺/SiGe區域與通道層26(或54)鄰接，或者為摻雜的矽/鍺/SiGe區域及底層的緩衝層44。

在上述段落中所討論的實施例可應用於鰭式場效電晶體(fin field effect transistor，簡稱FinFET)。請參閱第12圖，形成鰭式結構60、閘極介電層32、閘極電極34、及閘極間隙子36(未圖示)。形成鰭式結構60的細節已於本案的共同申請案中揭露：美國專利申請案號61/182550，2009年5月29日提申，標題為“Gradient Ternary or Quaternary Multiple-Gate transistor”，在此引為參考資料。鰭式結構60可包括III-V族化合物半導體材料。

接著，如第13圖所示，將鰭式結構60露出的結構移除。被閘極電極34和閘極間隙子36覆蓋的鰭式結構60部分可受到保護以免被蝕成凹入。於第14圖中，以磊晶地成長源極/汲極區域42，並且以先前段落中所討論實質上相同的材料形成。同樣的，源極/汲極區域42可包括介於IV族半導體區域46之間的緩衝層44，或僅包括IV族半導體區域。

第15-17圖係顯示另擇一的實施例的剖面示意圖，其中該些剖面示意圖是源自第14圖中沿切割線A-A’的垂直切面。於第15圖中，並未形成閘極介電層。閘極電極34直接接觸鰭式結構60。於此範例中，在閘極電極34與頂部阻障層28之間因蕭基阻障(Schottky barrier)所導致的空乏區(未圖示)的作用為閘極介電層。

請參閱第16圖，一量子井是由鰭式結構60(此後通稱為中央鰭)及半導體層64形成，位於鰭式結構60的側壁上和頂部表面上。半導體層64具有能隙大於鰭式結構60的能隙，例如約大於0.1 eV。再者，鰭式結構60及半導體層64的材料已於本案的共同申請案中揭露：美國專利申請案號61/182550，2009年5月29日提申，標題為“Gradient Ternary or Quaternary Multiple-Gate transistor”。

第17圖顯示一類似的結構如第15圖所示，其中並未形成閘極介電層。再次地，於第15至17圖中，雖然源極/汲極區域42並未顯示於剖面示意圖中，其可藉由如第14圖所述結構實質上相同的材料形成。

本發明之實施例具有多重優點的技術特徵。藉由再成長矽/鍺源極/汲極區域42，可將既有的矽化技術用於降低源極/汲極電阻，且改善最終電晶體的驅動電流。緩衝層44具有緩和介於電晶體的通道與源極/汲極區域之間的晶格常數轉換的效果，因而導致具有降低缺陷密度和降低接面漏電流的效果。

本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1．．．矽基底

2．．．緩衝層

3．．．梯度緩衝層

4．．．底部阻障層

5．．．通道

6．．．頂部阻障層

7．．．蝕刻終止層

8．．．接觸層

9．．．源極/汲極

10．．．閘極結構

20．．．基底

22．．．凹入

24．．．底部阻障層

26‧‧‧通道層

28‧‧‧頂部阻障層

30‧‧‧淺溝槽隔離(STI)區

32‧‧‧閘極介電層

34‧‧‧閘極電極

36‧‧‧閘極間隙子

38‧‧‧凹入

42‧‧‧源極/汲極區域

44‧‧‧緩衝層

46‧‧‧IV族半導體區域

50‧‧‧矽化物區域

52‧‧‧電晶體

54‧‧‧通道層

60‧‧‧鰭式結構

64‧‧‧半導體層

第1圖顯示傳統電晶體包括III族元素和V族元素所構成的一第一III-V族化合物半導體材料的示意圖；

第2、3、4A、4B、5、6、7A、7B、8A、8B、9~11圖顯示根據本發明之實施例於製造電晶體的製程中各製程階段的剖面示意圖；

第12~14圖顯示根據本發明之實施例於製造鰭式場效電晶體(FinFET)的製程中各製程階段的立體示意圖；

第15~17圖顯示根據本發明之實施例的鰭式場效電晶體(FinFET)的剖面示意圖。

30．．．淺溝槽隔離(STI)區

34．．．閘極電極

36．．．閘極間隙子

42．．．源極/汲極區域

44．．．緩衝層

46．．．IV族半導體區域

50．．．矽化物區域

54．．．通道層

Claims

一種積體電路結構，包括：一基底；一通道位於該基底之上，其中該通道包括由III族元素和V族元素所構成的一第一III-V族化合物半導體材料；一閘極結構設置於該通道上；以及一源極/汲極區域鄰接該通道，其中該源極/汲極區域包括一IV族區域係擇自一群組實質上包含矽、鍺、及上述之組合，其中該源極/汲極區域更包括一緩衝層位於該通道和該IV族區域之間且毗鄰該通道和該IV族區域。
如申請專利範圍第1項所述之積體電路結構，其中該源極/汲極區域的底表面低於該通道的底表面。
如申請專利範圍第1項所述之積體電路結構，更包括一閘極間隙子位於該閘極結構的側壁上，以及其中該閘極間隙子的外緣垂直對準於該源極/汲極區域的內部側壁。
如申請專利範圍第1項所述之積體電路結構，其中該IV族區域是由摻雜一雜質的IV族半導體材料所構成，其中該緩衝層包括一第二III-V族化合物半導體材料具有一晶格常數介於該通道的晶格常數與該IV族區域的晶格常數之間。
如申請專利範圍第1項所述之積體電路結構，其中該閘極結構包括一閘極電極，以及其中該閘極電極的全部位於該通道之上。
如申請專利範圍第1項所述之積體電路結構，其中該閘極結構包括一閘極電極，以及其中該閘極電極包括一部分直接位於該通道之上，以及額外的部分位於該通道的對向邊。
如申請專利範圍第1項所述之積體電路結構，其中該閘極結構包括一閘極電極與一下方的半導體層接觸。
一種積體電路結構，包括：一半導體基底；一通道位於該半導體基底之上，其中該通道包括由III族元素和V族元素所構成的一第一III-V族化合物半導體材料；一閘極結構設置於該通道上；一閘極間隙子位於該閘極結構的側壁上；一凹入鄰接該通道，該凹入具有一底部低於該通道的底部；一源極/汲極區域位於該凹入中，其中該源極/汲極區域包括一IV族區域係擇自一群組實質上包含矽、鍺、及上述之組合，以及其中該源極/汲極區域摻雜一n-型摻雜物或一p-型摻雜物；以及一緩衝層，包括一垂直部分位於該通道與該IV族區域之間。
如申請專利範圍第8項所述之積體電路結構，其中該緩衝層包括一第二III-V族化合物半導體材料於該凹入中，以及其中該緩衝層包括一第二III-V族化合物半導體材料具有一晶格常數介於該通道的一第一晶格常數與該IV族區域的一第二晶格常數之間。
如申請專利範圍第9項所述之積體電路結構，其中該緩衝層具有一梯度組成，具有較靠近該通道的第一部分的晶格常數較接近該第一晶格常數，以及較靠近該IV族區域的第二部分的晶格常數較接近該第二晶格常數。
一種積體電路結構，包括：一基底；一鰭式結構位於該基底之上，其中該鰭式結構包括由III族元素和V族元素所構成的一第一III-V族化合物半導體材料；一閘極結構一部分直接設置於該鰭式結構之上，及一額外部分設置於該鰭式結構的另一端上；以及一源極/汲極區域鄰接該鰭式結構，其中該源極/汲極區域包括一IV族區域係擇自一群組實質上包含矽、鍺、及上述之組合，其中該源極/汲極區域更包括一緩衝層位於該鰭式結構和該IV族區域之間且毗鄰該鰭式結構和該IV族區域。
如申請專利範圍第11項所述之積體電路結構，其中該鰭式結構包括：一中央鰭式結構由該第一第一III-V族化合物半導體材料形成；以及一半導體層包括一第一部分直接位於該中央鰭式結構上，及一第二部分位於該中央鰭式結構的對向的側壁上，其中該半導體層的能隙大於該中央鰭式結構的能隙。