TWI450092B - 串流上下文的快取記憶體系統 - Google Patents

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Description

串流上下文的快取記憶體系統
本發明係有關一種通用串列匯流排(USB)，特別是關於一種串流上下文(stream context)之快取記憶體(cache)系統。
通用串列匯流排(Universal Serial Bus，以下簡稱為USB)普遍使用於電子裝置中，用以傳送資料於主機(host)與週邊裝置(device)之間。USB版本1.0的資料傳送速度為1.5百萬位元/秒(低速，low speed)及12百萬位元/秒(全速，full speed)，USB版本2.0的資料傳送速度為480百萬位元/秒(高速，high speed)。目前更推出USB版本3.0，其資料傳送速度為4.8十億位元/秒(超速，super speed)，細節可參考”Universal Serial Bus 3.0 Specification”。
在USB系統中，主機和裝置之間的資料傳送係由主機控制器(host controller)來控制的，而主機控制器和主機之間的通信則規範於主機控制器介面(host controller interface，以下簡稱為HCI)，例如”eXtensible Host Controller Interface for Universal Serial Bus(xHCI)”。
在xHCI規範之USB系統中，資料的傳送係使用傳送請求 區塊(transfer request block，以下簡稱為TRB)的資料結構。由多個TRB構成的TRB環(TRB ring)或傳送環(transfer ring)，則用以傳送資料於主機和USB裝置之間。此外，xHCI還規範一種資料串流上下文(stream context，以下簡稱為”串流上下文”)的資料結構，其係用以提供一指針(pointer)以指向資料串流當中的TRB環。換句話說，每一次讀取TRB時，也必須傳送串流上下文。
傳統TRB讀取會有重複讀取的情形，其細節可參考本案申請人的另一件申請案，題為”傳送請求區塊的快取記憶體系統及方法”。鑑於此，每一次傳送資料時，主機控制器都必須從系統記憶體中讀取所需的串流上下文，造成時間的延遲、浪費及功率的消耗，因而降低系統整體效能。因此，亟需提出一種新穎機制，用以減少讀取所花費時間，而得以提高系統效能及減少功率消耗。
鑑於上述發明背景中，傳統USB系統之資料讀取效能無法提升，因此本發明實施例的目的之一即在於提出一種串流上下文(stream context)的快取記憶體(cache)系統，用以增進存取速度及減少功率消耗。
根據本發明實施例所揭露之串流上下文(stream context)的快取記憶體系統，其使用快取記憶體(cache)以儲存複數個串流上下文，並使用映射表(mapping table)以儲存串流上下文位於系統記憶體中的相應位址。每一位址更包含對應之一個有效位元(valid bit)，用以代表相應之串流上下文是否為有效。使用一轉換 表，其使用索引函數將串流上下文的位址轉換為索引值，用以索引映射表所儲存的相應位址，其中，索引值的位元數目小於串流上下文位址的位元數目。位址判斷控制單元根據索引值以檢視映射表的內容，以判斷串流上下文是否已經儲存於快取記憶體。藉此，如果串流上下文已事先讀取並儲存於快取記憶體中，則主機(host)即可直接從快取記憶體取得串流上下文，不需再從系統記憶體來讀取。
11‧‧‧快取記憶體
12‧‧‧映射表
13‧‧‧轉換表
14‧‧‧位址判斷控制單元
15‧‧‧寫入控制單元
16‧‧‧讀取控制單元
17‧‧‧MCU控制單元
18‧‧‧仲裁器
19‧‧‧向上控制器(up controller)
31-36‧‧‧(第三圖)步驟
41-47‧‧‧(第四圖)步驟
51-59‧‧‧(第五圖)步驟
61-62‧‧‧(第六圖)步驟
71-75‧‧‧(第七圖)步驟
第一圖顯示本發明實施例之串流上下文的快取記憶體系統。
第二圖顯示本實施例之映射表的架構。
第三圖顯示本實施例之上游串流寫入(upstream write)的流程圖。
第四圖顯示本實施例之上游串流讀取(upstream read)的流程圖。
第五圖顯示本實施例之MCU預取(pre-fetch)串流上下文的流程圖。
第六圖顯示本實施例之MCU無效(invalid)所有串流上下文的流程圖。
第七圖顯示本實施例之MCU選擇性無效串流上下文的流程圖。
以下實施例雖以USB版本3.0為例，然而本發明也可適用於3.0以上的版本。再者，本實施例所使用的主機控制器介面(HCI)為xHCI(eXtensible Host Controller Interface for Universal Serial Bus)，但不限定於此。此外，本說明書所述之串流上下文(stream context)也可泛指其他HCI規範的資料串流或類似資料結構。
第一圖顯示本發明實施例之串流上下文的快取記憶體(cache)系統，其可設於主機控制器(host controller)內或其他地方。串流上下文的快取記憶體系統主要包含一快取記憶體11，例如靜態隨機存取記憶體(SRAM)，用以儲存目前尚未用到，但以後可能會用到的串流上下文。藉此，當串流上下文已事先讀取並儲存於快取記憶體11中，則主機就不需再從系統記憶體(未圖示)來讀取，而是直接從快取記憶體11取得。因此，得以增進讀取速度及減少功率消耗。在本實施例中，快取記憶體11的大小為512字元(byte)，總共可以儲存32個串流上下文，其中每一個串流上下文的大小為16字元。
映射表12係用以儲存這些串流上下文位於系統記憶體中的相應位址。第二圖顯示本實施例之映射表12的架構，其總共可儲存32筆(entry)位址資料。此外，每一位址還相應有1個有效位元(valid bit)v，代表該串流上下文是否為有效。由於本實施例每一筆串流上下文的大小為16字元，因此位元3及其以下位元可以省略不予記錄，因此每一筆位址資料僅需儲存位址位元[35：4]。在本實施例中，映射表12採2路組相聯(2-way set association)架構，其分為二路(way)：A路和B路，而每一路又包含16組(set)。
鑑於映射表12所儲存之位址的位元數目很大，於運算處理或位址比較時將會花費很多時間，因此，在本實施例中使用一轉換表13，其利用一索引函數，例如HASH(雜湊、哈希)函數，將冗長的串流上下文位址轉換為簡短的索引值。雖然本實施例中使用HASH函數轉換表以產生索引值，然而，在其他實施例中，也可使用HASH函數以外的其他轉換函數。由於串流上下文位址的位元[18：4]同於快取記憶 體11行位址之位元[18：4]，因此，在本實施例中，轉換表13取串流上下文位址[18：4]進行HASH函數運算後，產生5位元HASH輸出，用以索引映射表13中的相應位址資料。其中，HASH輸出位元[4：1]作為映射表13的索引值；而HASH輸出位元[0]則用以選擇映射表13當中的A路或B路，亦即，每一組(set)當中的一筆(entry)。
詳而言之，位址判斷控制(address check control)單元14執行位址的比較，以判斷串流上下文是否已經儲存於快取記憶體11，又稱為命中(HIT)；反之，如果未儲存於快取記憶體11，則為未命中(MISS)。在本實施例中，當位址A和位址B都命中或者都未命中時，HASH輸出位元[0]設為”0”，亦即選擇位址A。當僅有位址A命中時，HASH輸出位元[0]設為”0”；當僅有位址B命中時，HASH輸出位元[0]設為”1”。
第一圖所示之串流上下文的快取記憶體系統中，主要執行三類動作：上游串流寫入(upstream write)、上游串流讀取(upstream read)及微控制單元(MCU)相關控制。在xHCI規範中，上游(upstream)係指往主機方向的資料流向。上述三類動作分別由以下單元控制：寫入控制(stream context write control)單元15、讀取控制(stream context read control)單元16及MCU控制(stream context MCU control)單元17。上述的微控制單元(MCU)相關控制則又包含：MCU預取(pre-fetch)串流上下文、MCU無效(invalid)所有串流上下文及MCU選擇性無效串流上下文。上述五種動作或者上述控制單元15/16/17係由仲裁器(arbitrator)18來調派控制。此外，本實 施例還包含一向上控制器(up controller)19，用於控制和系統記憶體間的資料讀寫，以及和快取記憶體11間的資料傳送。以下將就上述五種動作逐一說明其流程步驟。
第三圖顯示本實施例之上游串流寫入(upstream write)的流程圖。當獲得允許(grant)後(步驟31)，即進行HASH轉換(步驟32)以得到相應索引值。接著，於步驟33，根據HASH輸出以判定串流上下文是否已存在於快取記憶體11。如果未存在於快取記憶體11(亦即，未命中)，則將位址寫至映射表12中(步驟34)，將串流上下文寫入快取記憶體11(步驟35)，並從匯流排項目(bus instance,BI)將串流上下文寫至系統記憶體中(步驟36)。在xHCI規範中，匯流排項目(BI)係指各種資料傳送速率的相應匯流排頻寬。例如，高速(high speed)匯流排項目(BI)代表480百萬位元/秒的頻寬。如果經步驟33判斷串流上下文已存在於快取記憶體11(亦即，命中)，則將串流上下文寫入快取記憶體11(步驟35)以更新其內容，並從匯流排項目(BI)將串流上下文寫至系統記憶體中(步驟36)。
第四圖顯示本實施例之上游串流讀取(upstream read)的流程圖。當獲得允許後(步驟41)，即進行HASH轉換(步驟42)以得到相應索引值。接著，於步驟43，根據HASH輸出以判定串流上下文是否已存在於快取記憶體11。如果未存在於快取記憶體11(亦即，未命中)，則將位址寫至映射表12中(步驟44)，從系統記憶體讀取串流上下文(步驟45)，並將串流上下文寫至快取記憶體11及取出資料置入匯流排項目(BI)(步驟46)。如果經步驟43判斷串流上下文已存在於快取記憶體11(亦即，命中)，則從快取記憶體11直接取出串流上下文及 置入匯流排項目(BI)(步驟47)。
第五圖顯示本實施例之MCU預取(pre-fetch)串流上下文的流程圖。當獲得允許後(步驟51)，即進行HASH轉換(步驟52)以得到相應索引值。接著，於步驟53，根據HASH輸出以判定串流上下文是否已存在於快取記憶體11。如果未存在於快取記憶體11(亦即，未命中)，則將位址寫至映射表12中(步驟54)，從系統記憶體讀取串流上下文(步驟55)，並將串流上下文寫至快取記憶體11(步驟56)。接著，從預取得到之串流上下文得到一離開佇列指針(dequeue pointer)(步驟57)，用以觸發相關TRB之預取(步驟58)。關於TRB之預取可參考本案申請人的另一件申請案，題為”傳送請求區塊的快取記憶體系統及方法”。於xHCI規範中，離開佇列指針(dequeue pointer)係指向即將接受主機控制器處理的TRB。如果經步驟43判斷串流上下文已存在於快取記憶體11(亦即，命中)，則結束流程(步驟59)。
第六圖顯示本實施例之MCU無效(invalid)所有串流上下文的流程圖。當獲得允許後(步驟61)，即將映射表12中所有的資料予以無效，亦即，將所有的有效位元(valid bit)變為”0”(步驟62)。
第七圖顯示本實施例之MCU選擇性無效串流上下文的流程圖。當獲得允許後(步驟71)，即進行HASH轉換(步驟72)以得到相應索引值。接著，於步驟73，根據HASH輸出以判定串流上下文是否已存在於快取記憶體11。如果已存在於快取記憶體11(亦即，命中)，則將映射表12中相應的資料予以無效，亦即，將相應的有效位元(valid bit)變為”0”(步驟74)。如果未存在於快取記憶體11(亦即，未命中)，則結束流程(步驟75)。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
11‧‧‧快取記憶體
12‧‧‧映射表
13‧‧‧轉換表
14‧‧‧位址判斷控制單元
15‧‧‧寫入控制單元
16‧‧‧讀取控制單元
17‧‧‧MCU控制單元
18‧‧‧仲裁器
19‧‧‧向上控制器(up controller)

Claims (19)

  1. 一種串流上下文(stream context)的快取記憶體系統，包含：一快取記憶體(cache)，用以儲存複數個串流上下文，其中該複數個串流上下文用以指向複數個傳送請求區塊(transfer request block)；一映射表(mapping table)，用以儲存該複數個串流上下文位於一系統記憶體中的相應位址；及一讀取控制(stream context read control)單元，用以根據該映射表之內容以判斷該複數個串流上下文中之一串流上下文是否儲存於該快取記憶體中；藉此，如果該串流上下文已儲存於該快取記憶體中，則該讀取控制單元即可直接從該快取記憶體取得該串流上下文，不需再從該系統記憶體來讀取，並將該串流上下文置入一匯流排項目(BI)。
  2. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，其中上述之快取記憶體包含靜態隨機存取記憶體(SRAM)。
  3. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，其中上述映射表中，每一該位址更包含對應之一個有效位元(valid bit)，用以代表相應之該串流上下文是否為有效。
  4. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，其中上述之映射表採2路組相聯(2-way set association)架構，其分為二路，而每一路包含複數組(set)。
  5. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，更包含一轉換表，其將該串流上下文的位址轉換為一索引值，用以索引該映射表所儲存的相應位址。
  6. 如申請專利範圍第5項所述串流上下文的快取記憶體系統，其中上述之轉換表使用一索引函數，用以將該串流上下文位址轉換為該索引值，其中，該索引值的位元數目小於該串流上下文位址的位元數目。
  7. 如申請專利範圍第6項所述串流上下文的快取記憶體系統，其中上述之索引函數為HASH(雜湊或哈希)函數。
  8. 如申請專利範圍第5項所述串流上下文的快取記憶體系統，更包含一位址判斷控制單元，其根據該索引值以檢視該映射表的內容，以判斷該串流上下文是否已經儲存於該快取記憶體。
  9. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，其執行以下至少一類動作：上游串流寫入(upstream write)、上游串流讀取(upstream read)及微控制單元(MCU)相關控制。
  10. 如申請專利範圍第9項所述串流上下文的快取記憶體系統，其中上述之微控制單元(MCU)相關控制包含以下至少一動作：MCU預取(pre-fetch)串流上下文、MCU無效(invalid)所有串流上下文及MCU選擇性無效串流上下文。
  11. 如申請專利範圍第10項所述串流上下文的快取記憶體系統，更包含：寫入控制(stream context write control)單元，用以控制該上游串流寫入(upstream write)動作；上述讀取控制(stream context read control)單元，用以控制該上游串流讀取(upstream read)動作；及MCU控制(stream context MCU control)單元，用以控制該微控制單元(MCU)相關控制動作。
  12. 如申請專利範圍第11項所述串流上下文的快取記憶體系統，更包含一仲裁器(arbitrator)，用以調派控制該寫入控制(stream context write control)單元、該讀取控制(stream context read control)單元及該MCU控制(stream context MCU control)單元。
  13. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，更包含一向上控制器(up controller)，用於控制和該系統記憶體間的資料讀寫，以及和該快取記憶體間的資料傳送。
  14. 如申請專利範圍第1項所述串流上下文的快取記憶體系統，其中上述讀取控制(stream context read control)單元判斷該串流上下文是否已存在於該快取記憶體；及如果未存在，則將相應位址寫至該映射表中，從該系統記憶體讀取該串流上下文，並將該串流上下文寫至該快取記憶體及取出資料置入該匯流排項目(BI)。
  15. 如申請專利範圍第11項所述串流上下文的快取記憶體系統，其中上述MCU控制(stream context MCU control)單元所執行之MCU無效(invalid)所有串流上下文動作包含下列步驟：將該映射表中所有的資料予以無效。
  16. 如申請專利範圍第11項所述串流上下文的快取記憶體系統，其中上述MCU控制(stream context MCU control)單元所執行之MCU選擇性無效串流上下文動作包含下列步驟：判斷該串流上下文是否已存在於該快取記憶體；如果存在，則將該映射表中相應的資料予以無效；及 如果未存在，則結束動作。
  17. 一種串流上下文(stream context)的快取記憶體系統，包含：一快取記憶體(cache)，用以儲存複數個串流上下文，其中該複數個串流上下文用以指向複數個傳送請求區塊(transfer request block)；一映射表(mapping table)，用以儲存該複數個串流上下文位於一系統記憶體中的相應位址；及一寫入控制(stream context write control)單元，用以根據該映射表之內容以判斷該複數個串流上下文中之一串流上下文是否儲存於該快取記憶體中；藉此，如果該串流上下文已儲存於該快取記憶體中，則該寫入控制單元將該串流上下文寫入該快取記憶體以更新其內容，並從一匯流排項目(BI)將該串流上下文寫至該系統記憶體中。
  18. 如申請專利範圍第17項所述串流上下文的快取記憶體系統，其中上述寫入控制單元判斷該串流上下文是否已存在於該快取記憶體；如果未存在，則將相應位址寫至該映射表中，將該串流上下文寫入該快取記憶體，並從該匯流排項目(BI)將該串流上下文寫至該系統記憶體中。
  19. 一種串流上下文(stream context)的快取記憶體系統，包含：一快取記憶體(cache)，用以儲存複數個串流上下文，其中該複數個串流上下文用以指向複數個傳送請求區塊(transfer request block)；一映射表(mapping table)，用以儲存該複數個串流上下文位於一系統記憶體中的相應位址；及一MCU控制(stream context MCU control)單元，用以根據該映射表之內容以判斷該複數個串流上下文中之一串流上下文是否儲存於該快取記憶體中；藉此，如果該串流上下文未儲存於該快取記憶體中，則該MCU控制單元將 相應位址寫至該映射表中，從該系統記憶體讀取該串流上下文，將該串流上下文寫至該快取記憶體，自該串流上下文得到一離開佇列指針(dequeue pointer)，用以觸發相關傳送請求區塊(transfer request block)之預取。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104426797B (zh) * 2013-08-27 2018-03-13 华为技术有限公司 一种基于队列的通信方法及装置
CN103593606B (zh) * 2013-11-20 2016-06-01 北京经纬恒润科技有限公司 上下文信息管理方法及***
CN111610931B (zh) * 2019-02-26 2023-05-02 慧荣科技股份有限公司 数据储存装置以及非挥发式存储器控制方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359722A (en) * 1990-07-23 1994-10-25 International Business Machines Corporation Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM
US20040148457A1 (en) * 2002-09-06 2004-07-29 Norihiko Hakushi Semiconductor memory device
TW200708946A (en) * 2005-08-26 2007-03-01 Samsung Electronics Co Ltd Cache memory systems and methods thereof
US20080276037A1 (en) * 2006-06-06 2008-11-06 Alcor Micro, Corp. Method to Access Storage Device Through Universal Serial Bus
TW200908009A (en) * 2007-06-29 2009-02-16 Intel Corp Hierarchical cache tag architecture
TW200917278A (en) * 2007-10-04 2009-04-16 Realtek Semiconductor Corp System and method for predicting cache access

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5509135A (en) * 1992-09-25 1996-04-16 Digital Equipment Corporation Multi-index multi-way set-associative cache
JP2916421B2 (ja) * 1996-09-09 1999-07-05 株式会社東芝 キャッシュフラッシュ装置およびデータ処理方法
US8041878B2 (en) * 2003-03-19 2011-10-18 Samsung Electronics Co., Ltd. Flash file system
TWI238964B (en) * 2003-12-11 2005-09-01 Carry Computer Eng Co Ltd Card reader, and bridge controller and data transaction method thereof
CN1658592A (zh) * 2004-02-16 2005-08-24 威盛电子股份有限公司 串接网络交换芯片的方法及其相关装置
JP4520790B2 (ja) * 2004-07-30 2010-08-11 富士通株式会社 情報処理装置およびソフトウェアプリフェッチ制御方法
US7472227B2 (en) 2005-08-11 2008-12-30 International Business Machines Corporation Invalidating multiple address cache entries
CN101339490A (zh) * 2007-07-02 2009-01-07 佛山市顺德区顺达电脑厂有限公司 闪存的驱动装置及方法
CN101201800B (zh) * 2007-12-21 2010-06-09 福建星网锐捷网络有限公司 数据处理方法和装置
CN101382918B (zh) * 2008-07-26 2011-06-22 深圳市硅格半导体有限公司 一种基于数据交换区的NAND Flash闪存优化管理方法
US8327121B2 (en) * 2008-08-20 2012-12-04 Mips Technologies, Inc. Data cache receive flop bypass

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359722A (en) * 1990-07-23 1994-10-25 International Business Machines Corporation Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM
US20040148457A1 (en) * 2002-09-06 2004-07-29 Norihiko Hakushi Semiconductor memory device
TW200708946A (en) * 2005-08-26 2007-03-01 Samsung Electronics Co Ltd Cache memory systems and methods thereof
US20080276037A1 (en) * 2006-06-06 2008-11-06 Alcor Micro, Corp. Method to Access Storage Device Through Universal Serial Bus
TW200908009A (en) * 2007-06-29 2009-02-16 Intel Corp Hierarchical cache tag architecture
TW200917278A (en) * 2007-10-04 2009-04-16 Realtek Semiconductor Corp System and method for predicting cache access

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