TWI447910B - A semiconductor structure with a stress region - Google Patents
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Description
本發明係關於一種金屬氧化半導體(metal－oxide－semiconductor,MOS)結構，更特別的是關於一種具應力區的半導體結構。
隨著科技的進步，快閃記憶體的製程技術也跨入奈米時代，為了加速元件的操作速率，增加元件的積集度，和降低元件操作電壓等等考量的因素，元件閘極的通道長度和氧化層厚度的微縮是必然的趨勢。元件閘極線寬已從以往的微米(10－6
公尺)縮減到現在的奈米(10－9
公尺)，然而隨著元件的微縮卻也帶來了許多問題，如：壓致漏電流(stree－induced leakagecurrent,SILC)及閘極線寬的縮短會使得短通道效應(Short Channel Effect)越來越嚴重，而為避免短通道效應對元件造成影響，氧化層厚度就必須越薄；然而當氧化層厚度做到8nm或甚至更薄時，材料方面的物理極限限制會變成一種元件製程的障礙。壓致漏電流(SILC)是一種元件在經過定電壓或定電流的施加後所增加的閘極漏電流，在氧化層厚度的縮小後，壓致漏電流(SILC)就變成一項很重要的問題，該漏電流會的增加會造成保存在浮動閘(floating gate)中的電子遺失，大大地降低資料的保存性，並增加MOS元件功率的消耗。此外，記憶體位元的讀寫干擾(Gate disturb,Drain disturb)亦在元件縮小的過程
中大大限制了氧化層的厚度。因此，當元件尺寸達到物理極限之後，除了縮小元件尺寸的方法之外，如何改善因尺寸縮小所帶來的缺點就變的相當迫切需要。
為了改善元件電流的表現，有許多方法來增加載子遷移率，在各種增加載子遷移率的方法中，有一種已知的應變矽通道(strained Si channel)方法是形成帶有應力的矽通道，該應力可以增強電子或電洞的遷移率，MOS元件的特性就可以透過帶有應力的通道來改善。且應力的施加亦可對記憶體位元的讀寫干擾(Gate disturb,Drain disturb)帶來好處，即較低的汲極電壓就能帶來較高的汲極電流，因此僅需要較低的汲極電壓就能達到原本所需要的汲極電流，進而降低干擾的程度。
一種增加應力的方式可透過在MOS元件上形成一應力層來實現。一接觸蝕刻停止層(Contact Etch Stop Layer,CESL)即可當作該應力層。當該應力層沉積時，因與底下的物質之間晶格間隔距離的差異，為了去拉齊對齊彼此的晶格，共平面應力就會產生並使得能帶分離。參見第七圖，係MOS半導體中應力方向與能帶關係圖，即相對應到k空間上kx
與ky
方向的能谷(fourfold degenerate，△4)能帶上升，而kz
方向能谷(twofold degenerate，△2)能帶下降，因此電子大都分布於能帶較低的△2能谷(有效質量較低)，除此外應變引致能帶分離(Strain－induced band splitting)一方面降低能谷間散射率(inter－valley scattering rate，即光聲子散射率)，另一方面降低導電帶的有效狀態密度，進而減少
能谷內散射率(intra－valley scattering rate，即音聲子散射率)，因此較低的有效質量與散射率改善電子遷移率。同於上述，價電帶上能量簡併的輕電洞帶與重電洞帶分離，能帶間與能帶內的散射率減少因而電洞遷移率也獲得改善。然而，若該應力層太厚則會影響之後填縫的困難。若太薄，所產生的應力效果就會受限。
因此，如何改善該應力層及其相關配置，以在不增加設計的複雜度下增進元件的特性就變的相當重要。
本發明的主要目的在提供一種具應力區的半導體結構，以改善載子的遷移率。
為達上述目的，本發明係為一種具應力區的半導體結構，其包含：一基底，具有一第一元件區與一第二元件區；其中，該第一元件區與該第二元件區各包含一閘極，該第一元件區與該第二元件區之間包含一汲極；其中該些閘極上端各設有一自動對準金屬矽化物層(salicide layer)，而該汲極端上則未設；一應力區，係位於該第一元件區與該第二元件區內；其中，該應力區在該第一及該第二元件區內各包含有一第一部分及一第二部分；其中，該第一及第二部分產生的應力不相同，該第一部分具有一成對且互相相反的L形間隙壁(L－shape)；一位障插塞，係分隔該第一元件區與該第二元件區。
為達上述目的，本發明的一實施例中，該第一部份為
一成對且互相相反的L形間隙壁(L－shape)；該第二部份為一接觸孔蝕刻停止層(CESL)。該第二部分之應力大於該第三部份之應力，且該應力為單軸伸張應力。
為達上述目的，本發明的另一實施例為該基底係為一矽基底，並沿<110>方向製作一N通道。
為達上述目的，本發明的另一實施例為該基底係為一矽基底，並沿<100>方向製作一通道。
藉此，本發明之一種具應力區的半導體結構即能產生適當的應力，增進載子遷移率。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明於後。在這些不同的圖式與實施例中，相同的元件將使用相同的符號。
參照第一圖，係本發明一實施例的晶圓剖面圖。圖中顯示一半導體基底100上形成一第一元件區112及一第二元件區114，該第一元件區與該第二元件區為N通道或P通道或二者混合，本實施例中為N通道。於該半導體基底100上形成源極104(source)、閘極106、穿隧氧化層106a(tunneling oxide layer)、浮動閘106b(floating gate)、介電層106c、控制閘106d(control gate)、一第一氧化層108、一第二氧化層110。該基底材料可為矽、SiGe、絕緣層上覆矽(silicon on insulator,SOI)、絕緣層上覆矽鍺(silicon
germanium on insulator,SGOI)、絕緣層上覆鍺(germanium on insulator,GOI)；於本實施例中，該基底100係為一矽基底，且為(100)方向並將通道沿<110>方向製作。該第二氧化層110可為SiN、氮氧化矽(oxynitride)、氧化矽(oxide)等，本實施例中為SiN。
參照第二圖，利用一習知的沉積技術，如：來源氣體包含NH3
及SiH4
的化學氣相沉積法(CVD)、快速熱退火化學氣相沉積(rapid thermal chemical vapor deposition,RTCVD)、原子層沉積(atomic layer deposition,ALD)，於此沉積一氧化層210。該氧化層210的厚度介於200至1500，在本實施例中為750。位於106b和106d旁的氧化層110和210沉積厚度總和至少大於區域107寬度d的二分之一，用以封閉區域107。再將該氧化層210蝕刻成複數個氧化層間隔物(Oxide spacer)310a~d(見第三圖)，且將位於106d上的氧化層110和210完全地蝕刻去除(見第三圖)。
參照第四圖，第二氧化層110形成一第一、第二、第三及第四L形間隙壁(L－shape)402、404、406、408(其中，第一及第三L形間隙壁402與406為反L形)，該些L型間隙壁為一成對且互相相反，即402與404一對、406與408一對，且此時第二與第三L形間隙壁404與406連接在一起而呈一U形。該些L型間隙壁能產生所需的單軸張應力(第一部分)。然而，該應力可透過適當的材質選取以及形成的方法來調整。形成的方法中，可調整的製程參
數有溫度、沉積速度、功率等。熟悉該項技術者能發現這些製程參數與一沉積層應力之關係。
接著，利用乾式或濕式蝕刻將位於區域107內的氧化層210完全蝕刻去除，之後於表面形成一由鈷(cobalt,Co)、鈦(titanium,Ti)、鎳(nickel,Ni)或鉬(molybdenum,Mo)所構成之金屬矽化物層，並且進行一快速熱退火處理製程，以於該第一元件區與該一第二元件區裡之該些閘極與該汲極表面形成一自動對準金屬矽化物層410a與410b(salicide layer)，用以降低寄生電阻提昇元件驅動力。
參照第五圖，接續上述步驟，於該半導體基底100上沉積一接觸孔蝕刻停止層502(contact etch stop layer,CESL)，其可為SiN、氮氧化矽(oxynitride)、氧化矽(oxide)等，在本實施例中為SiN。該接觸孔蝕刻停止層502的沉積厚度為100至1500。在本實施例中，該接觸孔蝕刻停止層502利用沉積製程來產生所需的單軸伸張應力(第二部分)。其中，應力之增加量與該停止層502的氫原子含量有關，氫原子含量越低，伸張應力增加量就會越大。然而，本實施例中該些L型間隙壁產生的單軸伸張應力要小於該接觸孔蝕刻停止層502產生的單軸伸張應力。接著，一層間介電質層504(inter－layer dielectric,ILD)，如：二氧化矽SiO2
，沉積在該接觸孔蝕刻停止層502之上。
參照第六圖，係接續上述步驟，經離子佈植形成一汲極102(drain)，再利用習知的光阻光罩製程，將一接觸孔602從該層間介電質層504非均向性地蝕刻到該接觸蝕刻
停止層502。接著進行汲極的離子佈植及用於活化元件內摻雜(doping)的快速熱退火。再藉由化學氣相沉積法沉積一位障插栓604(barrier plug)並直接接觸該汲極102。並將該第二與第三L形間隙壁404與406從原本連接在一起的U形切開而呈L形(L形間隙壁406為反L形)。該接觸孔蝕刻停止層502亦被切開為502a與502b。該第一元件區112與該第二元件區114的該些氧化層間隔物呈非對稱形(即310a與310b；310c與310d)。
在前述的實施例中，應力區包含有該些L型間隙壁402、404、406、408(第一部分)；及該接觸孔蝕刻停止層502a與502b(第二部分)；其中該些L型間隙壁及該接觸孔蝕刻停止層在不同的步驟中皆經歷快速熱退火處理來產生適當的單軸張應力，藉此提高電子的有效質量進而降低穿隧漏電流，也因此，在相同的壓致漏電流(SILC)情況下能降低穿隧氧化層的厚度，減低短通道效應(SCE)發生的可能。
於一實施例中，該些L型間隙壁產生的單軸張應力要小於該接觸孔蝕刻停止層502a與502b產生的單軸張應力，且由於基底100係為(100)方向並將通道沿<110>方向製作，加上該些應力區所產生之單軸伸張應力，使得記憶體元件增加其電子遷移率。因此，較高的電子遷移率可以提升讀取電流，亦即可用較低的讀取電壓來達到原本所需的讀取電流，進而使資料保持性得以提升。
於另一實施例中，基底100係為(100)方向並將通道
沿<100>方向製作。與<110>方向相比，電子在<100>通道上具有較高的壓阻係數(piezoresistance coefficient)，因此該應力區所產生之單軸伸張應力，可更提昇記憶體元件中電子的遷移率。此外，因該晶格方向為<100>，PMOS中的電洞遷移率並不會因此降低。
本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧汲極
104‧‧‧源極
106‧‧‧閘極
106a‧‧‧穿隧氧化層
106b‧‧‧浮動閘
106c‧‧‧介電層
106d‧‧‧控制閘
107‧‧‧區域
108‧‧‧第一氧化層
110‧‧‧第二氧化層
112‧‧‧第一元件區
114‧‧‧第二元件區
210‧‧‧氧化層
310a~310d‧‧‧氧化層間隔物
402、404、406、408‧‧‧L形間隙壁
410a‧‧‧第一金屬矽化物
410b‧‧‧第二金屬矽化物
502、502a、502b‧‧‧接觸孔蝕刻停止層
504‧‧‧層間介電質層
602‧‧‧接觸孔
604‧‧‧位障插栓
第一圖到第六圖係顯示在不同製程步驟時，本發明實施例的晶圓剖面圖。
第七圖係MOS半導體中應力方向與能帶關係圖。
100‧‧‧基底
102‧‧‧汲極
104‧‧‧源極
106a‧‧‧穿隧氧化層
106b‧‧‧浮動閘
112‧‧‧第一元件區
114‧‧‧第二元件區
310a‧‧‧氧化層間隔物
310d‧‧‧氧化層間隔物
402、404、406、408‧‧‧L形間隙壁
502a、502b‧‧‧接觸孔蝕刻停止層
504‧‧‧層間介電質層
602‧‧‧接觸孔
604‧‧‧位障插栓
Claims (8)
- 一種具應力區的半導體結構，其包含：一基底，具有一第一元件區與一第二元件區；其中，該第一元件區與該第二元件區各包含一閘極，該第一元件區與該第二元件區之間包含一汲極；其中該些閘極上端各設有一自動對準金屬矽化物層(salicide layer)，而該汲極端上則未設，每一該閘極係位於該基底上且具有側壁，每一該閘極之側壁係接觸有第一氧化層；一應力區，係位於該第一元件區與該第二元件區內；其中，該應力區在該第一及該第二元件區內各包含有一第一部分及一第二部分；其中，該第一及第二部分產生的應力不相同，該第一部分具有一成對且互相相反的L形間隙壁(L-shape)，該第二部份為一接觸孔蝕刻停止層(CESL)，於該閘極之側壁外的方向上，該第一部分係接觸該第一氧化層且未覆蓋該閘極的上端，該第二部份係接觸該第一部分；一位障插塞，係分隔該第一元件區與該第二元件區，其中該接觸孔蝕刻停止層自上端至該閘極之側壁外係形成有容置該位障插栓之接觸孔的孔壁。
- 如申請專利範圍第1項所述之半導體結構，其中該基底為一矽基底，沿<110>方向製作一通道。
- 如申請專利範圍第2項所述之半導體結構，其中該通道為N通道。
- 如申請專利範圍第1項所述之金屬氧化半導體結構，其中該基底為一矽基底，沿<100>方向製作一通道。
- 如申請專利範圍第1項所述之半導體結構，其中該L形間隙壁可為SiN、氮氧化矽(oxynitride)、氧化矽(oxide)。
- 如申請專利範圍第1項所述之半導體結構，其中該接觸孔蝕刻停止層可為SiN、氮氧化矽(oxynitride)、氧化矽(oxide)。
- 如申請專利範圍第1項所述之半導體結構，其中該第一部分之應力小於該第二部份之應力。
- 如申請專利範圍第7項所述之半導體結構，其中該應力為一單軸伸張應力。
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