TWI447727B - 半導體記憶裝置及其感測放大器電路 - Google Patents

Description

半導體記憶裝置及其感測放大器電路

本發明關於半導體裝置及其製造方法，特別關於高速、高度集積之半導體記憶裝置，及集積邏輯電路與半導體記憶裝置而成之半導體裝置的差動放大動作之部分。

半導體記憶裝置之一、亦即DRAM(隨機存取記憶體)倍搭載於你我日常使用之各種電子機器。另外，近年來伴隨機器之低消費電力化、高性能化需求，搭載之DRAM亦被強烈要求低電力化、高速化、大容量化等之高性能化。

實現高性能化DRAM之最有效手段之一為記憶格之微細化。藉由微細化可縮小記憶格。結果，連接於記憶格的字元線、資料線之長度變短。亦即，可減低字元線、資料線之寄生容量，可以低電壓動作，可實現低消費電力化。另外，記憶格變小之故，可實現電晶體之大容量化，可實現電子機器之高性能化。如上述說明，微細化對DRAM之高性能化大有助益。

但是，伴隨半導體製程之進入65nm、45nm等級之微細化，不僅存在上述高性能化之效果，亦出現各種副作用。主要之副作用為微細化產生之元件特性變動之增加。其中，所謂元件特性變動係指，例如電晶體之臨限值電壓、或由電晶體流通之漏電流之大小之分散值(與平均值間之 偏離)。該元件特性變動成為DRAM之特性惡化之原因，因此要求儘可能抑低該元件特性變動。特別是感測放大器電路之成對電晶體之臨限值電壓差之變動，會成為放大微小信號之感測動作之雜訊源，而成為讀出錯誤之原因。

伴隨著微細化，DRAM之資料線間距通常變窄，感測放大器之佈局間距，亦有必要隨資料線間距而變窄。結果，電晶體之通道長度變短，通道寬度變窄，構成感測放大器之電晶體之製造誤差變大。該製造誤差會導致成對之電晶體間之臨限值電壓差之變動增大。通常稱該問題為感測放大器之偏移(offset)問題，係對DRAM之存取速度tRCD(RAS TO CAS DELAY)帶來極大之影響事項之一。另外，感測放大器之偏移問題詳細記載於Kiyoo Itoh,"VLSI Memory Chip Design",Springer,2001,pp223-230(非專利文獻1)，減低該偏移有助於DRAM良品率之提升乃習知者。因此，藉由微細化欲實現高性能化時，不僅藉由製程改善而降低製造誤差，採取抑低感測放大器偏移之電路對策亦為今後重要之技術。

近年來作為解決該問題之嘗試例，於Sang Hoon Hong etal.,ISSCC 2002 Digest of Technical Papers,pp154-155(非專利文獻2)揭示，抵消感測放大器之偏移之技術。該方法，係使用電流鏡動作放大器，藉由補正資料線之預充電電壓，可以縮小實質上之感測放大器之偏移。但是，於該方法，於感測放大器被追加之元件數極多，感測放大器之面積變大，導致晶片尺寸增加，有可能降低速度。

另外，於Jae-Yoon Simm etal.,2003 Symposium on VLSI Circuits Digest of Technical Papers,pp289-292(非專利文獻3)揭示，電荷傳送型感測放大器。該方法，係介由資料線連接之開關電晶體，使儲存於感測放大器等周邊電路的電荷，傳送至記憶格側之資料線，而於感測放大器產生較大電位差之方法。因此，即使感測放大器之偏移之情況下，可將該偏移以上之電位差施加於感測放大器，本質上耐變動，有利於低電壓動作。但是，該方法，亦需要追加之預充電電路或再度寫入用之開關電晶體等，追加之元件數極多，晶片尺寸增加之問題乃然存在。

又，USP-6392303 B2(專利文獻1)揭示，於既存之交叉耦合追加2個NMOS交叉耦合而成為感測放大器電路。追加的NMOS交叉耦合之中，一方之NMOS交叉耦合之閘極側，與一方之NMOS交叉耦合之汲極側，係介由共用開關被連接。如此而達成感測動作之高速化。該方式，於再度寫入時，由NMOS交叉耦合看時共用開關之ON(導通)電阻等同於不存在，可達成再寫入動作之高速化。但是，於讀出時之感動作，會受到既存交叉耦合之偏移影響。因此，既存交叉耦合之偏移大時有可能引起讀出錯誤。

另外，於特開2005-293759號公報(專利文獻2)揭示，追加元件數較少，可減低感測放大器偏移的感測放大器電路。該方式，係藉由具有高感度之前置放大器功能的NMOS交叉耦合之追加，而解決感測放大器偏移之問題， 追加之元件數為較少之2個，面積之負擔亦小。

但是，本發明人針對專利文獻2之感測放大器電路檢討結果發現以下問題。

於專利文獻2，對被讀出至位元線之微小信號，藉由追加NMOS交叉耦合進行感測放大後，將資料閂鎖於既存之NMOS及PMOS交叉耦合。此時，被升壓至H(高)位準之資料線，於汲極側被連接之NMOS電晶體，會由其汲極側朝向共通之源極側流入次臨限漏電流。針對通常之感測放大器電路，於專利文獻2係追加1個NMOS交叉耦合。因此，次臨限漏電流流通之路徑增加。結果，資料閂鎖時晶片全體之成為OFF狀態之漏電流增加之問題存在。

本發明有鑑於上述問題，目的在於1、實現可減低感測放大器偏移的感測放大器電路，達成存取時間tRCD之高速化，2、減低經由感測放大器流通之次臨限漏電流，減低晶片之消費電流。

本發明之目的及特徵可由本說明書之記載及圖面加以理解。

本發明之代表性概要簡單說明如下。

在由多數記憶格與多數感測放大器電路構成之半導體 記憶裝置中，上述感測放大器電路具有至少2個以上之降壓(pull down)電路。又，先行驅動上述降壓電路之一。先行驅動之上述降壓電路與資料線，係介由NMOS電晶體被連接。讀出信號量被輸出至資料線之後，藉由驅動上述NMOS電晶體而驅動上述降壓電路。藉由上述降壓電路，將資料線放大至後段之降壓電路及升壓(pull up)電路之偏移(offset)以上之後，驅動上述後段之降壓電路及上述後段之升壓電路。此時，於先行驅動之上述降壓電路，以使電晶體之偏移變小的方式，而事先增大電晶體之通道長度或通道寬度。

另外，藉由上述感測放大器閂鎖資料之後，設定上述NMOS電晶體為非活化狀態，而設定先行驅動之上述降壓電路為非活化狀態。如此則，可削減由先行驅動之上述降壓電路流通之次臨限漏電流。又，上述感測放大器可由多數升壓電路構成。

以下依圖面詳細說明本發明之實施形態，又，於實施形態說明之全圖中，同一構件原則上附加同一符號而省略其重複說明。

又，本發明實施形態所示各方塊之構成之電晶體，雖未特別限定，可藉由習知之CMOS(互補型MOS電晶體)等之積體電路技術，形成於單晶矽等之1個半導體基板上。亦即，在阱及元件分離區域及氧化膜之形成工程後，藉 由包含：形成閘極及源極/汲極區域的第1與第2半導體區域的工程，而被形成。

MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之電路記號，於閘極未附加箭頭者為N型MOSFET(NMOS)，於閘極附加箭頭者為P型MOSFET(PMOS)，以下簡稱MOSFET為「MOS」或「MOS電晶體」。

又，本發明並不限定於含有設於金屬閘極與半導體層之間的氧化膜之場效電晶體，亦適用於其間含有絕緣膜的MISFET(Metal Insulator Semiconductor Field Effect Transistor)等使用通常之FET的電路。

(第1實施形態)

以下依圖1說明本發明之實施形態之半導體記憶裝置及其之感測放大器電路。

圖1為本發明第1實施形態之感測放大器電路SA0及其連接之多數記憶格MC之圖。感測放大器電路SA0係由：2個降壓電路NDRV0、NDRV1，1個升壓電路PDRV，列開關YSW，預充電電路PCH及共用開關SHR構成。各個記號為：控制降壓電路NDRV0與資料線之連接的開關電晶體SWMOS；驅動上述開關電晶體SWMOS的控制信號SACTL；上述降壓電路NDRV0之源極線VSSA；驅動上述降壓電路NDRV1的共通源極驅動器VSS_DRV；控制上述共通源極驅動器VSS_DRV的共通源極控制開關Φ CSN；上述降壓電路NDRV1的共通源極線CSN；驅動上述升壓電路PDRV的共通源極驅動器VARY_DRV；控制上述共通源極驅動器VARY_DRV的共通源極控制開關Φ CSP；上述升壓電路PDRV的共通源極線CSP；共用開關控制線SHRR、SHRL；列開關控制線YS；局域輸出入線LIOT、LIOB；預充電電壓VDLR；預充電電路控制線DLEQ；接地電壓VSS；資料線高位準電壓VARY；感測放大器電路SA1、SA2；感測放大器陣列SAA-R、SAA-L；副字元驅動器SWD；副字元驅動器陣列SWDA-U、SWDA-D；負電壓VKK-U、VKK-D；資料線DLT0、DLT1、DLB0、DLB1；副字元線WL0~WL5；記憶格MC；存取電晶體TN；格容量CS；板電極PLT；厚膜NMOS電晶體Thick film NMOS；薄膜NMOS電晶體Thin film NMOS。又，共通源極線之預充電電路或局域輸出入線LIOT1、LIOB1等之一部分要素電路或配線因圖面複雜之故省略其圖式。

如圖1所示，本實施形態之多數降壓電路之中，和構成降壓電路NDRV1的NMOS電晶體比較，構成降壓電路NDRV0的NMOS電晶體，其電晶體之通道長度較長，通道寬度較寬。加長電晶體之通道長度，加寬通道寬度之理由為，為減低降壓電路NDRV之NMOS交叉耦合電晶體之臨限值電壓差。亦即，為減低降壓電路NDRV0之偏移。降壓電路NDRV0之偏移較小，因此使降壓電路NDRV0較降壓電路NDRV1及升壓電路PDRV被先行驅動，如此則 ，可以正確放大被輸出至資料線之微小讀出信號量。又，構成降壓電路NDRV1的NMOS電晶體，及構成升壓電路PDRV的PMOS電晶體之通道長度為較短，或通道寬度為較寬者較好。其理由為，構成降壓電路NDRV0的NMOS電晶體之通道長度較長，通道寬度較寬，因此將資料線驅動至接地位準的速度有可能變慢。此情況下，若縮短構成降壓電路NDRV1及升壓電路PDRV的電晶體之通道長度，加寬通道寬度，則可以使資料線高速放大至接地位準及所要之H(高)位準。如上述說明，藉由加大電晶體常數(通道長度或通道寬度)，偏移被充分減低的降壓電路NDRV0之追加，使其較降壓電路NDRV1或升壓電路PDRV被先行驅動，則讀出時被輸出至資料線之微小讀出信號量，可以被放大至較降壓電路NDRV1及升壓電路PDRV之偏移以上。亦即，即使微細化而增大電晶體之臨限值電壓變動，使資料線低電壓化情況下，亦可以正確放大感測時之讀出信號量。

又，第1實施形態之感測放大器電路SA0，和習知感測放大器電路比較，追加之電路僅為一對NMOS交叉耦合，以及連接該NMOS交叉耦合與資料線用的NMOS電晶體2個之合計4個NMOS電晶體。因此，本實施形態之感測放大器電路SA0之面積佔有(overhead)極小，晶片尺寸之增加可抑制於最小限。另外，追加電路以外之部分，係和習知感測放大器電路相同，因此，佈局或配線構成等可抑制於最小限。又，於圖1之實施形態中，相對於副字元 線，資料線對係呈交叉回折之資料線型陣列構成，但本發明不限定於此，例如亦可為開放資料線型陣列構成。又，關於降壓電路NDRV0、NDRV1、升壓電路PDRV之臨限值電壓並未特別言及，但是可設為例如行系列位址解碼器XDEC使用之通常的薄膜電晶體之臨限值電壓更低的臨限值電壓。藉由低臨限值電壓規格之薄膜電晶體之使用，可提升降壓電路或升壓電路之驅動電流，可達成感測速度之高速化。如上述說明，在不脫離本發明要旨情況下可做各種變更實施。

圖2為圖1之感測放大器電路SA0之動作波形之一例。首先，為切離非選擇側陣列與感測放大器SA0，而使共用開關SHRR由升壓電壓VPP遷移至(negate)接地電壓VSS(設為非致能狀態(negate))。大約同時，使預充電電路控制線DLEQ設為非致能，使感測放大器SA0內之預充電電路PCH設為非活化狀態。依此則，僅藉由副陣列共有的感測放大器與選擇副陣列被電連接。又，預充電狀態之資料線成為浮動狀態，成為可以讀出。又，共用開關SHRR之設為非致狀態或預充電電路控制線DLEQ之驅動方法有各種方法，可使用例如行位址信號RAS或位址信號。之後，副字元線WL1被致能(assert)後，保持之信號由副字元線WL1連接之記憶格被輸出至資料線。例如圖1之記憶格MC保持之L(低)位準信號被輸出至資料線。被輸出之讀出信號量，係被輸入至降壓電路NDRV0之各閘極。之後，使開關電晶體SWMOS較降壓電 路NDRV1及升壓電路PDRV被先行驅動。開關電晶體SWMOS被先行活化之後，降壓電路NDRV0與資料線被電連接，因此可以開始被輸出至資料線之微小讀出信號量之放大。

如圖1所示，降壓電路NDRV0之偏移(offset)極小，因此可以正確放大被輸出至資料線之微小讀出信號量。亦即，可將被輸出有L位準讀出信號量的資料線DLT0加以選擇性驅動至VSS側。又，降壓電路NDRV1及升壓電路PDRV乃為非活化狀態之故，即使降壓電路NDRV1及升壓電路PDRV之偏移較大情況下，亦無須擔心對感測動作有不良影響。另外，以開關電晶體SWMOS作為降壓電路NDRV0之控制電路使用，因此降壓電路NDRV0之源極側可為接地位準。源極側之設為接地位準有助於源極電位之強化。在降壓電路NDRV0之偏移充分減低下，源極電位被強化時，流入交叉耦合之電流亦增加。結果，具有可實現降壓電路NDRV0之感測速度高速化的優點。如上述說明，使被讀出之微小讀出信號量，藉由先行驅動降壓電路NDRV0，之後放大至被驅動之降壓電路NDRV1及升壓電路PDRV之偏移以上，如此則，即使臨限值電壓變動增大情況下亦可達成穩定之讀出動作。

將資料線對放大至所要電壓差之後設定共通源極控制開關Φ CSN、Φ CSP為致能狀態，使共通源極線CSN、CSP分別變化為VSS、VARY位準。依此則，資料線對被放大至VSS、VARY位準，被閂鎖於感測放大器SA0。此 時，構成降壓電路NDRV0的NMOS電晶體之中，被閂鎖於VARY位準的資料線DLB0，在汲極側連接之NMOS電晶體之中，會朝向源極側之VSSA流入次臨限漏電流。為防止此點，將資料線對放大至VSS及VARY位準之後，設定開關電晶體SWMOS為非致能。藉由設定開關電晶體SWMOS為非致能，可削減上述次臨限漏電流。亦即，可削減感測放大器SA0之次臨限漏電流，可削減晶片之消費電流。

將資料線對閂鎖至所要電壓差，設定開關電晶體SWMOS為非致能狀態後，於降壓電路NDRV1及升壓電路PDRV閂鎖資料，對記憶格MC進行再寫入動作。藉由再寫入動作，使資料充分被寫回記憶格MC之後，設定副字元線WL1為非致能狀態。之後，使共通源極線CSN、CSP預充電至預充電電壓VDLR，設定預充電電路控制線DLEQ為致能狀態，使資料線對預充電至預充電電壓VDLR。以上為第1實施形態之感測放大器SA0之動作。

如上述說明，藉由偏移被充分減低之降壓電路NDRV0之追加，即使臨限值電壓變動大的情況下，或因為低電壓化使讀出信號量減少之情況下，亦可實現穩定之讀出動作。另外，可實現低電壓化動作，可削減動作時之晶片消費電力。又，於習知感測放大器電路，加長資料線長度時資料線之寄生容量會增加，讀出信號量會減少，讀出之誤動作有可能產生。但是，藉由本發明方式之感測放大器SA0之使用，即使加長資料線長度時，藉由偏移被充 分減低的降壓電路NDRV0之先行驅動，不會產生讀出之誤動作。亦即，可兼顧穩定之讀出動作與晶片之格之佔有率之提升。格之佔有率變高意味著可縮小晶片面積，可提供低成本之良品晶片。又，資料閂鎖之後，藉由設定開關電晶體SWMOS為非活化狀態，可削減流入降壓電路NDRV0之次臨限漏電流。結果，可減低晶片之消費電流。

圖3及圖4為使用多數個圖1之實施形態之感測放大器電路SA0而構成之感測放大器陣列SAA-R之平面佈局之一例。以虛線部包圍之部分之表示用記號之一部分，係分別對應於構成圖1之感測放大器電路SA0的各電路。其以外之SACTL表示開關電晶體控制線，YS0-YS2表示列開關控制線，LIO0T、LIO0B、LIO1T、LIO1B表示局域資料線。圖4為接觸V2與第2層配線層M2之配線佈局之一例。又，圖3及圖4之記號之意義為，連接閘極與第1層配線層M1(資料線)的閘極接觸FGCNT，擴散層LN、LP，閘極FG，連接擴散層LN、LP與第1層配線層M1的擴散層接觸LCNT，連接第2層配線層M2與第3層配線層M3的接觸V2。又，於圖3，共通源極驅動器VSS_DRV、共通源極驅動器VARY_DRV，係使用於驅動共通源極線CSN、CSP，例如於多數個感測放大器電路SA0-SA7(未圖式)分別配置1個，而成為所謂感測放大驅動器分散配置方式之佈局之一例。

於圖3，對於1個副陣列SARY0，多數個降壓電路 NDRV0、控制降壓電路NDRV0與資料線間之電連接的開關電晶體SWMOS、以及成對動作之多數個降壓電路NDRV1、多數個升壓電路PDRV之間，使驅動多數共通源極線的共通源極驅動器VARY_DRV、共通源極驅動器VSS_DRV被分散配置。控制開關電晶體SWMOS的開關電晶體控制線SACTL，控制驅動電路VARY_DRV、VSS_DRV的共通源極控制開關Φ CSN、Φ CSP，係和供給預充電電壓VDLR的電源線，局域資料線LIO0T、LIO0B、LIO1T、LIO1B，共通源極線CSN、CSP，供給資料線高位準電壓VARY、接地電壓VSS、VSSA的電源線，延伸於同一方向，形成於同一配線層。又，彼等配線係和字元線形成於同一方向。列開關驅動線YS0-YS2，係藉由接觸V2連接於列開關YSW，被形成於較第2層配線層M2上層的第3層配線層M3，和字元線延伸於同一方向。

感測放大器電路SA0內之開關電晶體SWMOS，係介由閘極層FG連接於鄰接之感測放大器電路之開關電晶體SWMOS。又，開關電晶體SWMOS之閘極層FG，係於和副字元驅動器SWD呈正交之區域，被連接於第2層配線層M2。如此則，可減低開關電晶體控制線SACTL全體之配線電阻，可使開關電晶體SWMOS高速設定為活化狀態。

如上述說明，於副陣列SARY0對應之感測放大器陣列SAA-R，藉由驅動電路VARY_DRV、VSS_DRV之分散配置，可以高速化驅動共通源極線CSN、CSP，另外 配置於降壓電路NDRV1與升壓電路PDRV之間，可有效進行佈局。又，因圖面複雜之故省略配線層之一部分。

又，如圖3、4所示，圖1實施之感測放大器SA0之追加電路僅降壓電路NDRV0與開關電晶體SWMOS。因此，由圖3可知，感測放大器SA0之面積增加亦少。另外，佈局對稱性亦佳，因此具有資料線雜訊小的優點。另外，可以和習知降壓電路NDRV1同樣之佈局，電路追加伴隨產生之追加配線。僅為開關電晶體控制線SACTL及共通源極線VSSA，因此本實施形態之感測放大器電路之佈局容易。又，降壓電路NDRV0、NDRV1、升壓電路PDRV內之電晶體之閘極形狀，可形成為環狀。該環狀閘極之形狀被顯示於圖3右上之粗虛線包圍區域。藉由閘極形狀之形成為環狀，可減低閘極之製造誤差，更能減低感測放大器電路之偏移(offset)。

又，於圖3，降壓電路NDRV0、NDRV1、升壓電路PDRV內之電晶體之閘極FG之形狀雖形成為環狀，但本發明不限定於此，可變形為例如""字型或矩形狀之閘極層FG等各種形狀。又，適用於共通源極驅動器VSS_DRV之通道寬度設為窄於圖3之通道寬度，或者延遲共通源極控制開關Φ CSN之設定時間的方式，使如圖2所示共通源極線CSN之驅動速度更延遲，使感測放大器SA0動作亦可。亦即，降壓電路NDRV0之驅動後，降壓電路NDRV1以較延遲之速度驅動，最後驅動升壓電路PDRV亦可。如此則，即使降壓電路NDRV0之偏移變大時，於降 壓電路NDRV1，具有資料線DLT0可以正確選擇性放大至VSS側之優點。如上述說明，在不脫離本發明要旨情況下可做各種變更實施。

圖5為圖1實施之副陣列SARY之平面佈局及其連接之感測放大器陣列SAA-R、SAA-L之例。存取電晶體TN係由字元線WL，及擴散層ACT構成，格電容器CS係由記憶節點SN，及板電極PLT構成。其他記號為，使擴散層ACT連接於上部配線或接觸的格接觸SNCNT，連接位元線BLT、BLB與擴散層ACT的位元線接觸BLCNT，島型焊墊LPAD。其中，島型焊墊LPAD，係連接記憶節點SN與記憶節點接觸SNCNT的接觸，可使格電容器CS最佳化，可增大格電容器CS之表面積。當然，若可充分確保格電容器CS之容量，則可以不要島型焊墊LPAD。此情況下，可減少製程，可減低成本。

又，可如圖5所示之記憶格MC之各種變形例，圖5(a)為回折型資料線構造，擴散層ACT為單純矩形狀，具有微細化容易之優點。圖5(b)為虛擬回折型資料線構造，和圖5(a)之不同在於，擴散層ACT相對於字元線WL為斜向佈局。因此，可以取較大之有效之通道寬度，具有可增大存取電晶體TN之ON電流之優點。因此，和本實施形態之記憶格構造組合，可以實現更高速化之半導體記憶裝置。圖5(c)、(d)為開放型資料線構造，和回折型資料線構造比較，具有可減低格面積之優點。因此，和本實施形態之記憶格構造組合，可以實現更高集積度 、低電壓動作可能之半導體記憶裝置。和圖5(c)比較，圖5(d)更能縮小格面積，和本實施之記憶格組合，可以實現更高集積度之半導體記憶裝置。

當然，本實施形態之記憶格構造適用之佈局，不限定於此。例如，於圖5(d)之開放型資料線構造，使相對於字元線WL呈斜向佈局之擴散層ACT，如圖5(a)之呈正交佈局亦可。此情況下，形狀為矩形狀，具有微細化容易之優點。另外，共用副字元線WLA之左右鄰接格之擴散層ACT，對副字元線WLA經常施加L位準之VSS，而達成元件分離等之應用亦可。此情況下，於和資料線平行之方向，不必要形成絕緣體構成之元件分離區域，可減少製程，可減低成本。

如上述說明，本實施形態之記憶格構造，在不脫離其要旨情況下可做各種變更實施。

圖6為圖5之多數記憶格MC及感測放大器SA0之斷面圖之一部分。圖中之記號為，第2層配線層M2，第3層配線層M3，P阱基板PW，N阱基板NW，深N阱基板DNWELL及P型基板PSUB。又，彼等之形成方法，係和通常之半導體記憶裝置、特別是DRAM同樣，因此省略其說明。又，格電容器CS之構造，不限定於圖示構造，可為例如冠型電容器等各種變形。如上述說明，本實施形態之感測放大器SA0，僅須追加4個NMOS電晶體，及共通源極線VSSA之配線，同意實現。降壓電路NDRV0之NMOS電晶體之擴散層，可和記憶格內肢電晶體及降壓電 路NDRV1之NMOS電晶體之擴散層，構成於相同之P型阱PW內。於副陣列SARY0上部無須配置追加配線，不會產生配線雜訊。因此，對記憶體之動作不會有不良影響。

圖7為使用藉由本實施形態製造流程而形成的記憶格，來設計DRAM晶片時之方塊。圖示記號為，位址緩衝器ADDRESS BUFFER，列位址緩衝器COLUMN ADDRESS BUFFER，列位址計數器COLUMN ADDRESS COUNTER，行位址緩衝器ROW ADDRESS BUFFER，再生計數器REFRESH COUNTER，區塊選擇BANK SELECT，模態暫存器MODE RESISTER，行解碼器ROW DEC，列解碼器COLUMN DEC，主感測放大器SENCE AMP，記憶格陣列MEMORY CELL ARRAY，資料輸入緩衝器Din BUFFER，資料輸出緩衝器Dout BUFFER，資料緩衝器DQS BUFFER，延遲鎖定迴路DLL，控制邏輯CONTROL LOGIC，時脈CLK、/CLK，時脈致能信號CKE，晶片選擇信號/CS，行位址選通信號/RAS，列位址選通信號/CAS，寫入致能信號/WE，資料寫入信號DW，資料選通信號DQS，資料DQ。又，彼等電路或信號之控制方法，係和習知SDRAM/DDR SDRAM等同樣，因此省略其說明。適用本實施形態之感測放大器電路，可實現具有低消費電力、高速化動作、高信賴性等特徵之DRAM。又，方塊之構成，並未特別限定於圖7。亦可增加記憶格陣列MEMORY CELL ARRAY之數目，在不脫離其要旨情況下可做各種變 更實施。

(第2實施形態)

於第1實施形態說明共通源極線CSP之驅動電路為共通源極驅動器VARY_DRV之一個之情況，但共通源極驅動器可為多數。

圖8為，於本實施形態之感測放大器SA0，共通源極線CSP之驅動電路由共通源極驅動器VOD_DRV、VARY_DRV構成之例。和圖1之不同在於，追加共通源極驅動器VOD_DRV，及共通源極驅動器VOD_DRV之源極電壓VOD高於共通源極驅動器VARY_DRV之源極電壓VARY。又，共通源極驅動器VOD_DRV相關之記號以外，圖中之記號之意義係和圖1同樣，因此省略其說明。又，於感測放大器SA0，其電路構成係和圖1同樣，可獲得和圖1同樣之效果。

圖9為圖8之實施形態之動作波形之一例。和圖2之動作波形之不同在於：藉由降壓電路NDRV0使讀出信號量放大至降壓電路NDRV1及升壓電路PDRV之偏移以上，使共通源極控制開關Φ CSN與Φ CSP1大約同時設為致能狀態後，同時實施共通源極控制開關Φ CSP1之非致能及共通源極控制開關Φ CSP0之致能。另外，共通源極驅動器VOD_DRV之源極電壓VOD高於資料線高位準電壓VARY，此點亦不同。結果，於感測初期，共通源極線CSP被升壓至高於資料線高位準電壓VARY的電壓、亦即 VOD位準。又，資料線DLT、DLB亦被升壓至資料線高位準電壓VARY以上，因為資料線之過充電而有增加消費電流之情況。因此，資料線成為必要充分之振幅後，設定共通源極控制開關Φ CSP1為非致能狀態，大約同時，設定共通源極控制開關Φ CSP0為致能狀態。如此則，資料線之高位準電壓可設為所要電壓、亦即VARY。另外，可防止資料線之過充電而引起之消費電流之增加。

圖9之控制獲得之優點如下。亦即，將追加之共通源極驅動器VOD_DRV之源極電壓設為VOD位準，設為高於VARY之電壓，如此則，可增高升壓電路PDRV之源極電壓。升壓電路PDRV之源極位準增高後，可增大PMOS交叉耦合電晶體之驅動電流，可使資料線閂鎖於接地位準或資料線高位準電壓VARY之速度高速化。又，即使資料線電壓VARY低電壓化。讀出信號量減少之情況下，亦可以充分確保升壓電路PDRV之驅動電流，可達成穩定之閂鎖動作。亦即，可實現低電壓感測動作，具有減低晶片消費電流之優點。

又，雖未特別說明，開關電晶體控制開關SACTL之非致能，與共通源極控制開關Φ CSN1之非致能之時序較好是同時。設為非致能之時序相同時，具有減少時序控制電路之電路點數之優點。

(第3實施形態)

於第1實施形態及第2實施形態，構成共通源極驅動 器VOD_DRV、VARY_DRV的PMOS電晶體，其閘極絕緣膜為薄(約3nm)的薄膜PMOS電晶體，但亦可取代構成共通源極驅動器VOD_DRV、VARY_DRV的PMOS電晶體，改用閘極絕緣膜為厚(約6nm)的厚膜NMOS電晶體。

圖10為，於本發明之感測放大器SA0，共通源極驅動器VOD_DRV、VARY_DRV適用厚膜NMOS電晶體的實施形態。和圖8之不同點在於，構成共通源極驅動器VOD_DRV、VARY_DRV的電晶體為厚膜NMOS電晶體。另外，因厚膜NMOS電晶體之故，設定共通源極控制開關Φ CSP0、Φ CSP1為致能狀態之閘極電壓位準，亦不同而為升壓電壓VPP。又，動作波形和圖9之不同點在於：感測時使共通源極控制開關Φ CSP1由接地電壓VSS設為致能狀態之升壓電壓VPP，以及使共通源極控制開關Φ CSP0由接地電壓VSS設為致能狀態之升壓電壓VPP。

又，本發明不限定於上述實施形態，例如亦可為構成共通源極驅動器VOD_DRV的電晶體為厚膜NMOS電晶體，構成共通源極驅動器VARY_DRV的電晶體為薄膜PMOS電晶體。共通源極驅動器VARY_DRV的電晶體使用薄膜PMOS電晶體時，其閘極電壓可為和外部供給電壓VDD同等電壓之低電壓化。亦即，可減低共通源極控制開關Φ CSP0之充放電電流，可減低晶片之消費電力。又，構成共通源極驅動器VARY_DRV的薄膜PMOS電晶體之臨限值電壓設為低電壓，的低電壓規格之薄膜PMOS亦可 以被使用。此情況下，共通源極驅動器VARY_DRV之驅動電壓變大，可達成感測速度之高速化。對記憶格之H位準電壓VARY之再寫入動作之高速化。又，圖1之實施形態中，共通源極驅動器VARY_DRV亦可使用厚膜NMOS電晶體。又，共通源極驅動器VSS_DRV亦可使用厚膜NMOS電晶體，在不脫離本發明要旨情況下可做各種電路之變更實施。

(第4實施形態)

第1實施形態-第3實施形態之構成係著眼於感測放大器SA0之OFF(非導通)狀態之漏電流減低，但依應用亦有可能不以資料閂鎖時之OFF狀態之漏電流減低為最優先事項，此情況下，亦可使用以下之電路構成感測放大器SA0。

第1實施形態-第3實施形態之構成，係使用開關電晶體SWMOS，而減低由感測放大器SA0流通之次臨限漏電流，但亦可不使用開關電晶體SWMOS，而僅追加降壓電路NDRV0來構成感測放大器SA0。此情況下，追加之降壓電路NDRV0之臨限值電壓需要極低，較好是超低臨限值電壓SLV。

圖11為，在習知感測放大器電路，追加降壓電路NDRV0，作為驅動降壓電路NDRV0之共通源極線CSN0的共通源極驅動器VSSA_DRV之例。又，構成降壓電路NDRV0的NMOS電晶體，係極低臨限值電壓的超低臨限 值電壓SLV規格之薄膜NMOS電晶體。又，由圖11可知，本實施形態之感測放大器電路，追加之電路極少，和使用開關電晶體SWMOS之圖1比較，具有更能減低晶片尺寸之優點。另外，降壓電路NDRV0係使用超低臨限值電壓SLV規格之NMOS電晶體，因此，即使資料線H位準電壓VARY低電壓化情況下，亦可以充分確保構成降壓電路NDRV的NMOS電晶體之有效閘極電壓VGS。因此，即使資料線H位準電壓VARY低電壓化情況下，亦可達成穩定之讀出動作。亦即，可減低資料線之充放電電流，具有減低晶片消費電流之優點。

又，作成超低臨限值電壓電晶體的手段為，例如使臨限值電壓調整用雜質濃度變薄，藉由離子植入矽基板即可。又，其他手段為，例如使NMOS電晶體之標準的臨限值電壓調整用雜質，藉由離子植入矽基板後，使PMOS電晶體之臨限值電壓調整用雜質，藉由離子植入矽基板。藉由不同導電型雜質之離子植入矽基板，可由標準的臨限值電壓調整為更低臨限值電壓。此情況下，於超低臨限值電壓用，無須追加新的遮罩，具有可抑制成本增加之優點。又，亦可不設為雜質之臨限值電壓調整設計，可改為使閘極絕緣膜變薄，而設為低臨限值電壓。如上述說明，作成超低臨限值電壓電晶體的手段可做各種變更實施。

圖12為圖11之感測放大器SA0之動作波形之一例，其和圖2之第1實施形態之感測放大器SA0之驅動方法之不同點在於：使感測時被設為致能狀態(assert)之共通 源極控制開關Φ CSN0，在預充電指令之前保持於活化狀態。

副字元線SWL被設為致能狀態，讀出至資料線對DLT0、DLB0之讀出信號量被輸出之後，設定共通源極控制開關Φ CSP0為致能狀態，設定降壓電路NDRV0為活化狀態。如此則，可將被輸出至資料線之微小讀出信號量，預充電至之後設定為活化狀態之降壓電路NDRV0、降壓電路NDRV1之偏移以上。藉由降壓電路NDRV0使資料線充分被放大之後，設定共通源極控制開關Φ CSN1、Φ CSP為致能狀態，分別設定降壓電路NDRV1、升壓電路PDRV為活化狀態。藉由此種控制，即使降壓電路NDRV1、升壓電路PDRV之偏移較大情況下，亦可達成穩定之讀出動作，可防止誤動作。

圖13為使用多數個圖11之感測放大器SA0而構成之SAAR感測放大器陣列SAA-R之平面佈局之一例。和圖3之不同點在於：不使用開關電晶體SWMOS，以及追加驅動降壓電路NDRV0用的共通源極驅動器VSSA_DRV。如上述說明，本實施形態之感測放大器SA0，因不使用開關電晶體SWMOS，可抑制感測放大器之佈局面積於最小限。亦即，可抑制晶片面積之增加於最小限。另外，追加之降壓電路NDRV0之控制，係藉由共通源極控制開關Φ CSN0之活化狀態、非活化狀態而進行。共通源極控制開關Φ CSN0，可由多數感測放大器電路共用，可確保較大之佈局尺寸。因為能確保較大之佈局尺寸，可降低共通 源極驅動器VSSA_DRV之製造誤差，更能驅動共通源極線CSN0至接地位準。

另外，如圖1、3所示，開關電晶體SWMOS依每一感測放大器電路存在時，因其佈局尺寸較小之故，開關電晶體SWMOS之製造誤差有可能存在，此情況下，開關電晶體SWMOS之製造誤差引起之臨限值電壓變動，將有可能成為讀出信號量之雜訊源。相對於此，本實施形態中，取***關電晶體SWMOS，改藉由共通源極驅動器VSSA_DRV驅動降壓電路NDRV0，因此具有抑制上述雜訊源產生之優點。又，降壓電路NDRV0之閘極形狀，係形成為環型之形狀。如此則，可減低閘極之製造誤差，更能減低感測放大器電路之偏移。又，於圖13，降壓電路NDRV0、NDRV1、升壓電路PDRV之閘極形狀以環型之形狀為例，但本發明不限定於此。例如，要求高感度之感測動作的降壓電路NDRV0之閘極形狀適用環型之形狀(環狀)，降壓電路NDRV1與升壓電路PDRV之閘極形狀適用""字型或矩形狀亦可。例如，相較於環狀閘極，藉由設為矩形狀之閘極，可縮小感測放大器之佈局面積。因此，具有減低晶片尺寸之優點。如上述說明，在不脫離本發明要旨情況下可做各種變更實施。

(第5實施形態)

於第1~第4實施形態說明，於副字元驅動器SWD之源極電壓施加低於接地電壓VSS的負電壓VKK之例。依 此構成，記憶格電晶體TN之字元線待機電壓可設為負電壓VKK。記憶格之閘極電壓為負電壓，於待機狀態時有效之臨限值電壓變高。因此，不須藉由雜質離子植入，而將記憶格電晶體TN之臨限值電壓設為必要以上之較高。結果，字元線選擇時，升壓電壓VPP被施加於記憶格之閘極時，記憶格電晶體TN之有效閘極電壓變大，記憶格之ON電流增加。ON電流增加時，自記憶格至讀出信號量被輸出至資料線為止之時間、或對記憶格之H位準電壓VARY之寫入速度可以高速化。又，無須進行必要以上之臨限值電壓調整用雜質之離子植入，記憶格電晶體TN之擴散層中之所謂PN接合部或閘極-擴散層間之電場可以緩和。PN接合部或閘極-擴散層間之電場緩和時，該處產生之所謂接合漏電流或GIDL電流(GIDL：Gate Induced Grain Leakage Current)可以被減低。亦即，具有延長DRAM之延遲時間、減低待機狀態時之消費電力之優點。但是，相較於晶片待機時之消費電力之減低，以晶片高速化動作為優先之應用中，亦可使用以下實施形態而構成感測放大器SA0。

圖14為，對副字元驅動器SWD之源極電位VSSSWD施加接地電壓VSS，而和降壓電路NDRV0之共通源極線VSSA電連接時之例。於圖1，係對副字元驅動器SWD之源極電位施加負電壓VKK之故，無法和降壓電路NDRV0之共通源極線VSSA(接地電壓VSS)電連接。此點於圖1與圖14為不同。其他之記號或電路構成相同之部分，係 和圖之驅動方法為相同，因此省略動作波形之詳細說明。

圖15為使用圖14之感測放大器電路SA0的區塊BANK內之電源配線構成之一例。又，為方便說明而省略行解碼器ROW DEC或列解碼器COLUMN DEC等電路方塊。又，為方便說明而省略電源電壓VDD、周邊電路用電源VPERI、升壓電壓VPP等之於區塊BANK內之電源配線。

圖15之區塊BANK係由：多數個副字元驅動器SWD，感測放大器列SAA，副陣列SARY，被感測放大器列SAA與副字元驅動器SWD挾持的區域之中介部IS構成。於圖15之例，於圖面縱向，於配線層M2(例如第1層鋁1AL)配置共通源極線VSSA。又，於圖面左右方向，於配線層M3配置共通源極線VSSA配線(例如第2層鋁2AL)。又，副字元驅動器SWD之源極電位VSSSWD配線，係同樣被配置於配線層M3(例如第2層鋁2AL)。於配線層M3被配置之共通源極線VSSA，係被連接於感測放大器列SAA上之配線層M2之共通源極線VSSA，經由配線層間接觸，最後連接於降壓電路NDRV0之共通源極線VSSA。如上述說明，電源配線被配置於網格(mesh)上，則共通源極電位被強化，具有達成感測速度高速化之優點。

於圖15之實施形態，係使配線層M2之共通源極線VSSA和配線層M3之副字元驅動器SWD之源極電位VSSSWD，於中介部IS上，經由配線層間接觸進行電連接 。藉由此構成，副字元驅動器SWD之寄生容量，可作為共通源極線VSSA之平滑化容量之功能。亦即，共通源極線VSSA之源極位準可以被強化，和習知比較，感測速度可以更高速化。另外，副字元驅動器SWD之源極電位，並非負電壓VKK，而是接地電壓之VSSSWD，因此，如上述說明，延遲時間雖有可能變短，但感測速度可以高速化，因此，適用於重視高性能化之應用。另外，於圖16之區塊BANK內之習知電源配線構成中，副字元驅動器SWD之源極電位係被施加負電壓VKK。因此，無法於中介部IS上連接共通源極線VSSA與副字元驅動器SWD之源極電位VKK。副字元驅動器SWD之寄生容量，無法作為共通源極線VSSA之平滑化容量使用，因此，和圖15之實施形態比較，感測速度有可能變慢。但是，副字元驅動器SWD之源極電位係被施加負電壓VKK。因此，相較於感測速度之高速化、亦即高性能化，較適合於延遲時間、亦即待機狀態時消費電力優先之應用。

圖17(a)為圖15之電源配線構成適用時之感測動作波形，圖17(b)為圖16之電源配線構成適用時之感測動作波形。於圖15，以副字元驅動器SWD之寄生容量作為降壓電路NDRV0之共通源極線VSSA之平滑化容量被使用之故，設定開關電晶體控制信號為活化狀態時，可抑制來自共通源極線VSSA之接地位準之浮動狀態。共通源極線VSSA之接地位準之浮動狀態可以被抑制，因此可以充分確保降壓電路NDRV0之有效閘極/源極間電壓VGS。 結果，讀出信號量放大至用的驅動電流可以增大。亦即，於圖式δ tSA部分範圍內可達成感測速度之高速化。

以上依據圖14-圖17加以說明，本方式不限定於上述說明之構成。感測放大器SA0係以第1實施形態之感測放大器SA0加以說明，但亦可使用第1-第4實施形態說明之之感測放大器SA0，而採用圖15說明之電源配線構成。又，使降壓電路NDRV0之源極電位VSS與共通源極線VSSA、副字元驅動器SWD之源極電位VSSSWD於中介部IS上電連接亦可。如此則，資料線DLT、DLB之任一被放大至接地電壓之速度更能高速化。如上述說明，在不脫離本方式要旨情況下可做各種變更實施。

(第6實施形態)

於第1-第3、第5實施形態中說明，追加降壓電路NDRV0之臨限值電壓，係以行解碼器ROW DEC、列解碼器COLUMN DEC使用之，和通常之薄膜電晶體之臨限值電壓同等值構成之情況，但亦可適用降壓電路NDRV0之臨限值電壓被充分減低的超低臨限值電壓SLV。

圖18為降壓電路NDRV0之臨限值電壓適用超低臨限值電壓SLV時之感測放大器SA0。和圖1之不同點在於：降壓電路NDRV0之臨限值電壓為超低臨限值電壓SLV。圖18之感測放大器電路之驅動方法或佈局方法係和圖1之實施形態相同，因此省略其說明。

如圖18所示，降壓電路NDRV0之臨限值電壓設為超 低臨限值電壓SLV時，可以充分確保降壓電路NDRV0之NMOS電晶體之閘極/源極間電壓VGS。可以確保較高之閘極/源極間電壓VGS時，由記憶格被輸出至資料線之讀出信號量，於降壓電路NDRV0可以被高速放大。另外，因為可以充分確保降壓電路NDRV0之有效閘極/源極間電壓VGS，即使資料線電壓VARY低電壓化時，亦可於降壓電路NDRV0正確放大讀出信號量。亦即，可使資料線電壓VARY低電壓化，可以減低資料線充放電電流，可減低晶片消費電流。

(第7實施形態)

於第6實施形態中說明降壓電路NDRV1、升壓電路PDRV之臨限值電壓，係以行解碼器ROW DEC、列解碼器COLUMN DEC使用之，和通常之薄膜電晶體之臨限值電壓同等值構成之情況，但降壓電路NDRV1、升壓電路PDRV之臨限值電壓，亦可由較通常之薄膜電晶體之臨限值電壓更低的低臨限值電壓LV構成。

圖19為降壓電路NDRV1、升壓電路PDRV之臨限值電壓適用低臨限值電壓LV時之情況。除臨限值電壓適用低臨限值電壓LV以外，其餘之驅動方法或佈局方法係和第6實施形態相同，因此省略其說明。

如圖19所示，降壓電路NDRV1、升壓電路PDRV之臨限值電壓設為低臨限值電壓LV時，可以增加降壓電路NDRV1、升壓電路PDRV之驅動電流。可以增加驅動電流 ，因此可將降壓電路NDRV0之讀出信號量，放大至降壓電路NDRV1、升壓電路PDRV之偏移以上之後，可使資料線閂鎖於資料線高位準電壓VARY、接地電壓VSS之速度高速化。亦即，可達成感測速度之高速化，可實現晶片之高性能化。

圖20為圖19之感測放大器電路之平面佈局之一例。和圖3之平面佈局不同點在於：降壓電路NDRV1、升壓電路PDRV之閘極形狀設為矩形。相較於閘極形狀設為環狀，閘極形狀設為矩形時，在預確保同一通道寬度時可縮減降壓電路NDRV1、升壓電路PDRV之佈局面積(資料線方向長度)。可縮減感測放大器SA0之佈局面積，因此可縮減晶片面積，具有低成本化之優點。又，閘極形狀設為矩形時，通常會有製造誤差變大、偏移變大之問題。但是，本實施形態之感測放大器SA0，於降壓電路NDRV0可將讀出信號量充分放大至降壓電路NDRV1、升壓電路PDRV之偏移以上，不會產生讀出錯誤。

(第8實施形態)

上述說明之實施形態中係說明，開關電晶體SWMOS適用在行解碼器ROW DEC、列解碼器COLUMN DEC被使用之通常之薄膜電晶體之情況，但亦可使用超低臨限值電壓SLV構成感測放大器SA0。

圖21為，開關電晶體SWMOS之臨限值電壓適用超低臨限值電壓SLV之感測放大器電路。和圖18之不同點 在於：開關電晶體SWMOS之臨限值電壓以超低臨限值電壓SLV構成。其他之驅動方法或平面佈局係和圖18相同，因此省略其說明。

藉由開關電晶體SWMOS之臨限值電壓設為超低臨限值電壓SLV，可以和降壓電路NDRV0共用臨限值電壓調整用遮罩。亦即，和圖18比較，可減少1片遮罩，可減少晶片之製造成本。另外，開關電晶體SWMOS之臨限值電壓和降壓電路NDRV0之臨限值電壓相同，因此無須使臨限值電壓調整用雜質，以不同雜質離子濃度植入矽基板。亦即，開關電晶體SWMOS於降壓電路NDRV0之中，無須確保為了變更臨限值電壓而必要之臨限值電壓調整用遮罩間之距離，因此可以較圖18、19中之開關電晶體SWMOS及降壓電路NDRV0之佈局面積，以更小之佈局面積構成感測放大器SA0。因此具有更能減低晶片尺寸之優點。另外，開關電晶體SWMOS之臨限值電壓設為超低臨限值電壓SLV之故，開關電晶體SWMOS之次臨限漏電流有可能增加。此情況下，可將開關電晶體SWMOS之待機狀態閘極電壓設為例如負電壓VKK。如此則，可提升開關電晶體SWMOS之待機時之臨限值電壓，具有減低次臨限漏電流之優點。

以上依據圖1-圖21說明本發明，但本發明不限定於此，在不脫離其要旨情況下可做各種變更實施。例如可於圖19之感測放大器SA0追加共通源極驅動器VOD_DRV。如此則，可增加升壓電路PDRV之驅動電流，可達成感 測速度之高速化。又，於圖面雖未說明，將資料線之資料閂鎖之後，使暫時設定為非活化狀態之開關電晶體SWMOS，和列開關YSW以同一時序再度設定為活化狀態而加以控制亦可。藉由此控制，可使局域(Local)輸出入線LIO、主輸出入線MIO驅動至接地電壓的驅動力被強化。感測放大器的驅動力被強化時，可達成列週期間之週期tCK之高速化，可提升外部晶片與DRAM間之資料傳送速率。

又，此種控制方法可藉由通常之邏輯電路追加而簡單實現，因此省略其之使用圖面之說明。又，於圖6說明記憶格電晶體適用通常之平面電晶體，但並不限定於此，亦可適用所謂3次元構造之記憶格電晶體而構成DRAM。如此則，可兼顧延遲時間之提升與存取時間tRCD之高速化，可提供高性能化DRAM。

如上述說明，本方式之感測放大器電路，可依據低電壓動作或高速化動作、高集積化之目的而做各種變更實施。

(發明效果)

本發明之代表性效果簡單說明如下，亦即可實現高速存取時間或低消費電流。

SA0、SA1‧‧‧感測放大器電路

MC‧‧‧記憶格

NDRV0、NDRV1‧‧‧降壓電路

PDRV‧‧‧升壓電路

YSW‧‧‧列開關

PCH‧‧‧預充電電路

SHR‧‧‧共用開關

SWMOS‧‧‧開關電晶體

SACTL‧‧‧控制信號

VSSA‧‧‧源極線

VSS_DRV‧‧‧共通源極驅動器

Φ CSN‧‧‧共通源極控制開關

CSN‧‧‧共通源極線

VARY_DRV‧‧‧共通源極驅動器

Φ CSP‧‧‧共通源極控制開關

CSP‧‧‧共通源極線

SHRR、SHRL‧‧‧共用開關控制線

YS‧‧‧列開關控制線

LIOT、LIOB‧‧‧局域輸出入線

VDLR‧‧‧預充電電壓

DLEQ‧‧‧預充電電路控制線

VSS‧‧‧接地電壓

VARY‧‧‧資料線高位準電壓

SA1、SA2‧‧‧感測放大器電路

SAA-R、SAA-L‧‧‧感測放大器陣列

SWD‧‧‧副字元驅動器

SWDA-U、SWDA-D‧‧‧副字元驅動器陣列

VKK-U、VKK-D‧‧‧負電壓

DLT0、DLT1、DLB0、DLB1‧‧‧資料線

WL0~WL5‧‧‧副字元線

TN‧‧‧存取電晶體

CS‧‧‧格容量

PLT‧‧‧板電極

LIOT1、LIOB1‧‧‧局域輸出入線

圖1為本發明之一實施形態之半導體記憶裝置之記憶 陣列之一部分及感測放大器電路圖。

圖2為圖1之感測放大器電路之動作波形之一例。

圖3為圖1之感測放大器電路之平面佈局之一例。

圖4為接續圖2之感測放大器電路之平面佈局之一例。

圖5為圖1實施之記憶格陣列部之平面佈局之一例。

圖6為圖1之感測放大器電路及記憶格陣列之要素斷面圖。

圖7為適用本發明之感測放大器電路而構成之DRAM方塊圖之一例。

圖8為本發明之感測放大器電路與過驅動方式並用的第2實施形態。

圖9為圖8之感測放大器電路之動作波形之一例。

圖10為本發明之感測放大器電路與過驅動方式並用時，作為共通源極驅動器而適用厚膜元件的第3實施形態。

圖11為在本發明之感測放大器電路中，於習知感測放大器電路，追加由超低臨限值電壓規格之NMOS電晶體構成的降壓電路NDRV0而成的第4實施形態。

圖12為圖11之感測放大器電路之動作波形之一例。

圖13為圖11之感測放大器電路之平面佈局之一例。

圖14為在本發明之感測放大器電路中，使副字元驅動器之源極電位與降壓電路NDRV0之源極電位，藉由金屬配線電連接而成的第5實施形態。

圖15為圖14之感測放大器電路之電源配線構成之一例。

圖16為副字元驅動器之源極電位與降壓電路NDRV0之源極電位不以金屬配線電連接時的電源配線構成之一例。

圖17為圖15及圖16之電源配線構成之感測放大器電路之中，動作波形之一例。

圖18為在圖1之感測放大器電路中，降壓電路NDRV0適用超低臨限值電壓規格之NMOS電晶體而成的第6實施形態。

圖19為在圖18之感測放大器電路中，降壓電路NDRV1及升壓電路PDRV適用超低臨限值電壓規格之NMOS電晶體而成的第7實施形態。

圖20為圖19之感測放大器電路之平面佈局之一例。

圖21為在圖1之感測放大器電路中，開關電晶體及降壓電路NDRV0適用超低臨限值電壓規格之NMOS電晶體而成的第8實施形態。

SA0、SA1‧‧‧感測放大器電路

MC‧‧‧記憶格

NDRV0、NDRV1‧‧‧降壓電路

PDRV‧‧‧升壓電路

YSW‧‧‧列開關

PCH‧‧‧預充電電路

SHR‧‧‧共用開關

SWMOS‧‧‧開關電晶體

SACTL‧‧‧控制信號

VSSA‧‧‧源極線

VSS_DRV‧‧‧共通源極驅動器

Φ CSN‧‧‧共通源極控制開關

CSN‧‧‧共通源極線

VARY_DRV‧‧‧共通源極驅動器

Φ CSP‧‧‧共通源極控制開關

CSP‧‧‧共通源極線

SHRR、SHRL‧‧‧共用開關控制線

YS‧‧‧列開關控制線

LIOT、LIOB‧‧‧局域輸出入線

VDLR‧‧‧預充電電壓

DLEQ‧‧‧預充電電路控制線

VSS‧‧‧接地電壓

VARY‧‧‧資料線高位準電壓

SA1、SA2‧‧‧感測放大器電路

SAA-R、SAA-L‧‧‧感測放大器陣列

SWD‧‧‧副字元驅動器

SWDA-U、SWDA-D‧‧‧副字元驅動器陣列

VKK-U、VKK-D‧‧‧負電壓

DLT0、DLT1、DLB0、DLB1‧‧‧資料線

WL0~WL5‧‧‧副字元線

TN‧‧‧存取電晶體

CS‧‧‧格容量

PLT‧‧‧板電極

LIOT1、LIOB1‧‧‧局域輸出入線

Claims (23)

1. 一種半導體裝置，係具有：記憶陣列，其具備：多數字元線，多數資料線，及配置於上述多數字元線與上述多數資料線之各個交叉點的多數記憶格；及感測放大器電路，其被連接於上述多數資料線構成之多數資料線對之各個；上述感測放大器電路係分別具備：第1導電型之第1MISFET對，其之一方閘極與上述資料線對之另一方被互相連接；上述第1導電型之第2MISFET對，其之一方閘極與另一方汲極被互相連接；及和上述第1導電型為逆導電型的第2導電型之第3MISFET對，其之一方閘極與另一方汲極被互相連接；上述第1MISFET對係具有：由具有上述第1導電型的第1電晶體與具有上述第1導電型的第2電晶體構成的電晶體對；上述第1電晶體之汲極，係被連接於具有上述第1導電型的第4MISFET之源極；上述第2電晶體之汲極，係被連接於具有上述第1導電型的第5MISFET之源極，上述第4及上述第5MISFET之汲極，係分別連接於上述資料線對；上述第2MISFET對及上述第3MISFET對之各別之閘極以及汲極，係被連接於上述多數資料線之中對應之一； 上述第1MISFET對，和上述第2MISFET對比較，其之臨限值電壓之偏移(offset)係變小而構成；在上述多數字元線之中之一被活化期間，上述第4及第5MISFET係成為ON(導通)狀態，上述第1MISFET對及上述第2MISFET對之源極係被供給第1電壓，上述第3MISFET對係被供給不同於上述第1電壓的第2電壓，在上述被活化之字元線被設為非活化之前，上述第4及第5MISFET係成為OFF(非導通)狀態。
2. 如申請專利範圍第1項之半導體裝置，其中上述第1導電型係N型，上述第1MISFET對係具有：較上述第2MISFET對長的通道長度；上述第1MISFET對之源極係連接於第1源極線；上述第2MISFET對之源極係連接於第2源極線；上述第3MISFET對之源極係連接於第3源極線；使上述第4MISFET及上述第5MISFET由OFF狀態變化為ON狀態，據此而使上述第1MISFET對相較於上述第2MISFET對及上述第3MISFET對先行被驅動。
3. 如申請專利範圍第2項之半導體裝置，其中上述第2源極線及上述第3源極線，係分別由上述第1電壓與上述第2電壓之間的第3電壓變化為上述第1電壓、由上述第3電壓變化為上述第2電壓。
4. 如申請專利範圍第2項之半導體裝置，其中上述第1電壓為接地電壓， 上述第1MISFET對之第1源極線，係連接於上述接地電壓。
5. 如申請專利範圍第2項之半導體裝置，其中在包含上述第4MISFET及上述第5MISFET的電路、和上述第2MISFET對之間，係被配置上述第1MISFET對；在上述第1MISFET對和上述第3MISFET對之間，係被配置上述第2MISFET對。
6. 如申請專利範圍第2項之半導體裝置，其中在上述第2MISFET對和上述第3MISFET對之間配置：第1電路，其使上述第2源極線由上述第1電壓與上述第2電壓之間的第3電壓驅動至上述第1電壓；及第2電路，其使上述第3源極線由上述第3電壓驅動至上述第2電壓。
7. 如申請專利範圍第2項之半導體裝置，其中上述第1MISFET對，係由閘極形狀為環狀之電晶體構成。
8. 如申請專利範圍第7項之半導體裝置，其中上述第2MISFET對，及上述第3MISFET對之閘極形狀，係由矩形之電晶體構成。
9. 如申請專利範圍第2項之半導體裝置，其中上述感測放大器電路，係沿記憶陣列之對向2邊被配置，配置於其之一方的多數上述第2MISFET對之源極，係共通連接於上述第2源極線，多數上述第3MISFET對 之源極，係共通連接於上述第3源極線。
10. 如申請專利範圍第2項之半導體裝置，其中使上述第3源極線由上述第1電壓與上述第2電壓之間的第3電壓驅動至大於上述第2電壓的上述第5電壓，之後，驅動至上述第2電壓。
11. 如申請專利範圍第1項之半導體裝置，其中上述第1MISFET對之臨限值電壓低於上述第2MISFET對之臨限值電壓。
12. 如申請專利範圍第11項之半導體裝置，其中上述第2MISFET對之臨限值電壓低於周邊電路部之第1導電型電晶體之臨限值電壓，上述第1MISFET對之臨限值電壓低於上述第2MISFET對之臨限值電壓。
13. 如申請專利範圍第10項之半導體裝置，其中使多數之上述第4MISFET及上述第5MISFET，由OFF狀態變化為ON狀態，驅動上述第1MISFET對之後，使上述第4MISFET及上述第5MISFET，由ON狀態變化為OFF狀態，上述第1MISFET對被設為非活化狀態之時序，和將上述第3源極線驅動為上述第5電壓之後，驅動為上述第2電壓之時序，係相同。
14. 如申請專利範圍第2項之半導體裝置，其中用於驅動上述多數字元線的副字元驅動器之源極電壓係接地電壓， 上述第1MISFET對之第1源極線，與上述副字元驅動器之源極線係被電連接。
15. 如申請專利範圍第14項之半導體裝置，其中使上述副字元線之源極線與上述第1MISFET對之源極線，在藉由多數感測放大器電路及多數副字元驅動器電路包圍其周圍的區域被電連接。
16. 如申請專利範圍第2項之半導體裝置，其中上述第1MISFET對之臨限值電壓低於上述第2MISFET對之臨限值電壓。
17. 如申請專利範圍第16項之半導體裝置，其中上述第2MISFET對之臨限值電壓低於周邊電路部之第1導電型電晶體之臨限值電壓，上述第1MISFET對之臨限值電壓低於上述第2MISFET對之臨限值電壓。
18. 如申請專利範圍第1項之半導體裝置，其中上述第2MISFET對之臨限值電壓低於周邊電路部之第1導電型電晶體之臨限值電壓，上述第1MISFET對之臨限值電壓低於上述第2MISFET對之臨限值電壓，多數之上述第4MISFET與上述第5MISFET之臨限值電壓，係和上述第1MISFET對之臨限值電壓相同。
19. 如申請專利範圍第1項之半導體裝置，其中另具備： 局域(Local)輸出入線；及列開關，其具有源極/汲極路徑被設置於上述局域輸出入線與上述多數資料線之間的多數個第6MISFET。
20. 如申請專利範圍第1項之半導體裝置，其中另具備：上述第1MISFET對，係在上述第2MISFET對被設為活化之後，被設為非活化。
21. 如申請專利範圍第1項之半導體裝置，其中另具備：行系位址之解碼器，用於驅動上述多數之字元線；上述第4及第5MISFET，係具有較構成上述解碼器之電晶體之臨限值為低的臨限值。
22. 如申請專利範圍第1項之半導體裝置，其中上述第3MISFET對，在活化時係使上述資料線對之中之上述另一方資料線之電位，設定成為絕對值較用於表示上述資料線對之一方位準的電壓為大的過驅動電壓，以此方式而被連接於供給過驅動電壓的電源線。
23. 如申請專利範圍第1項之半導體裝置，其中上述第3MISFET，係和上述第2MISFET對同時被活化，而且較上述第2MISFET對更早被設為非活化。