TWI441192B

TWI441192B - 快閃記憶體裝置、記憶體裝置以及控制快閃記憶體裝置之方法

Info

Publication number: TWI441192B
Application number: TW099114022A
Authority: TW
Inventors: Yeow Chyi Chen; Hong Ching Chen; Li Chun Tu; Tzu Chieh Lin; Chi Wei Peng
Original assignee: Mediatek Inc
Priority date: 2009-06-25
Filing date: 2010-05-03
Publication date: 2014-06-11
Also published as: TW201101327A; US8447917B2; US20100332734A1

Description

快閃記憶體裝置、記憶體裝置以及控制快閃記憶體裝置之方法

本發明有關於一種快閃(flash)記憶體裝置，更具體地，有關於一種快閃記憶體裝置、記憶體裝置以及控制快閃記憶體裝置之方法。

當前，快閃記憶體在電子產品中廣泛應用，因為快閃記憶體的非易失性以及系統內可再程式化(re-programmable)特性，所以尤其常用於可攜式裝置。快閃記憶體單元的基本結構包含基體(substrate)上的控制閘、汲極擴散區域(drain diffusion region)以及源極擴散區域(source diffusion region)，上述三者形成了控制閘控制下的用於電子儲存裝置的，具有浮動(floating)閘的電晶體。通道區域(channel region)位於浮動閘之下，通道區域與浮動閘之間具有隧道氧化物絕緣(tunnel oxide insulation)層。經由將足夠高的電場應用到隧道氧化物絕緣層可以克服隧道氧化物(tunnel oxide)的能量壁壘(barrier)。這允許電子通過隧道氧化物絕緣層，因此，改變了浮動閘中儲存的電子的數量。儲存在浮動閘的電子的數量決定了單元的門檻電壓(Vt)。更多儲存在浮動閘的電子使得單元具有較高的門檻電壓Vt。單元的門檻電壓Vt用於指示單元儲存的資料。

隨著快閃記憶體技術發展，快閃記憶體裝置現在可以支援(support)記憶體模組的多通道。每個通道包含一個記憶體模組，每個通道耦接到一組輸入/輸出(I/O)引腳(例如，I/O引腳的8位元)。隨著通道數量的增長，I/O引腳以及控制引腳的數量，例如，寫入賦能(Write Enable，下文記作WE)引腳、讀取賦能(Read Enable，下文記作RE)引腳、寫入保護(Write Protect，下文記作WP)引腳、準備/忙(ready/busy，下文記作RB)引腳等，均顯著增加。

因此，強烈需要一個可以減少引腳數量及/或減少讀取/寫入運作的功率消耗的快閃記憶體裝置。

有鑑於此，本發明提供一種快閃記憶體裝置、記憶體裝置以及控制快閃記憶體裝置之方法。

本發明提供一種快閃記憶體裝置，包含：一記憶體陣列，包含多個記憶體模組，其中，該多個記憶體模組之每一者位於一記憶體通道內，以及該多個記憶體模組之每一者包含一預設數量之記憶體單元；以及一記憶體控制電路，透過一位址閂鎖賦能引腳以及一指令閂鎖賦能引腳耦接到該記憶體陣列，其中，該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳均耦接到該記憶體陣列之所有記憶體單元，以及該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳在該記憶體陣列由該記憶體陣列之所有記憶體單元共享。

本發明再提供一種控制快閃記憶體裝置之方法，包含：將一位址閂鎖賦能引腳以及一指令閂鎖賦能引腳耦接到一記憶體陣列之多個記憶體模組，其中，該記憶體陣列之多個記憶體模組之每一者位於一記憶體通道中，以及該記憶體陣列之多個記憶體模組之每一者包含一預設數量之記憶體單元，以及其中，該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳耦接到該記憶體陣列之所有記憶體單元，以及該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳由該記憶體陣列之所有記憶體單元共享，將一讀取賦能引腳以及一寫入賦能引腳耦接到該多個記憶體通道之每一者；將一晶片賦能引腳耦接到該多個記憶體通道之每一者之一記憶體單元中；激活一晶片賦能引腳以及一讀取賦能/寫入賦能引腳，以選擇一對應記憶體單元；以及透過該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳，自一主機接收位址閂鎖賦能以及指令閂鎖賦能資訊，以控制已選擇之該對應記憶體單元。

本發明另提供一種記憶體裝置，包含：一記憶體陣列，包含多個記憶體模組，其中，該多個記憶體模組之每一者位於一記憶體通道中，以及該多個記憶體模組之每一者包含一預設數量之記憶體單元；以及一記憶體控制電路，透過一位址閂鎖賦能引腳以及一指令閂鎖賦能引腳耦接到該記憶體陣列，當接收到另一記憶體模組之一指令傳遞請求時，其中，該指令傳遞請求請求傳遞一指令，中斷一特定記憶體模組當前之一資料傳輸，發送該指令給該另一記憶體模組，以及在該指令發送之後，繼續該資料傳輸；其中，該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳耦接到該記憶體陣列之所有記憶體單元，以及該位址閂鎖賦能引腳以及該指令閂鎖賦能引腳由該記憶體陣列之所有記憶體單元共享。

本發明提供的快閃記憶體裝置、記憶體裝置以及控制快閃記憶體裝置之方法，可以減少引腳數量及/或減少讀取/寫入運作的功率消耗。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包括」和「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。間接的電氣連接手段包括通過其他裝置進行連接。

下面的描述均為實施本發明的最佳實施方式。下列描述均未說明本發明的一般原則，然本發明不以此為限。本發明的保護範圍視專利申請範圍為限。

第1圖為根據本發明的一個實施例的快閃記憶體裝置100示意圖。快閃記憶體裝置100包含記憶體陣列101以及記憶體控制電路102。記憶體陣列101包含多個記憶體模組111-0至111-n。根據本發明的一個實施例，每個記憶體模組可以位於對應記憶體通道中。通常說來，記憶體通道可以透過一組輸入/輸出(I/O)資料引腳以及對應I/O資料線耦接到記憶體控制電路102。作為一個例子，一個記憶體通道可以透過8個資料線耦接到記憶體控制電路102，8個資料線的每一者均用於承載一位元資料。因此，對於8通道記憶體陣列(即，此例子中n=8)，整體資料傳輸頻寬可以達到(8×8=64)位元。

根據本發明的一個實施例，記憶體模組111-0至111-n可以使用多晶片模組(Multi-Chip Module，MCM)技術而實現，使用MCM技術多積體電路(ICs)、半導體裸晶或者其他模組可以此方式封裝，以便利其作為單片IC的應用。因此，在本發明的實施例中，每個記憶體模組可以包含預設數量的記憶體單元(也稱作晶片或者快閃裸晶)，其中，依賴於所用封裝技術，預設數量可以為，例如從2到16。

根據本發明的一個實施例，記憶體控制電路102可以包含記憶體控制器121以及多I/O埠控制器122。記憶體控制器121可以包含主機介面(圖未示)，主機介面用作快閃記憶體裝置100以及外部主機103之間的介面。在此實施例中，主機103定義為在快閃記憶體裝置100中儲存資訊的系統或者子系統。記憶體控制器121從主機103接收(例如，讀取以及寫入運作)存取請求，以及控制記憶體陣列101的存取運作。多I/O埠控制器122控制多個資料引腳(例如，8位元I/O資料引腳)以及控制引腳的配置以及運作，其中，多個資料引腳(例如，8位元I/O資料引腳)以及控制引腳耦接在記憶體控制電路102以及記憶體陣列101之間。根據本發明的一個實施例，記憶體控制器121以及多I/O埠控制器122可以封裝在單一IC中。

表1列出了用在傳統快閃記憶體裝置中的資料引腳以及控制引腳。

傳統地，對於8通道記憶體裝置，每個記憶體模組包含16個記憶體單元，而且每個記憶體模組支援8位元I/O資料傳輸，包含資料引腳以及控制引腳全部的引腳數量為128(即，16+112)，如表2所得到：

請注意，電源引腳沒有包含在表2中。可以從表2中看出隨著通道數增加，全部引腳數也顯著增加。

第2圖為根據本發明的一個實施例的快閃記憶體裝置的引腳配置示意圖。如第2圖所示，在本發明的實施例中，已經去掉了寫入保護WP以及準備/忙RB(即，RY/BY)引腳。沒有使用準備/忙RB引腳檢查(check)記憶體單元的忙/準備狀態，而是使用了寫入保護WP引腳以寫入保護記憶體單元，記憶體控制器可以使用輪詢(Polling)指令以撷取記憶體單元的當前狀態，換言之，記憶體控制器可以發送輪詢指令，以擷取對應記憶體單元之忙/準備狀態。另外，沒有使用傳統設計中用於每個通道的位址閂鎖賦能(address latch enable，ALE)引腳以及指令閂鎖賦能(command latch enable，CLE)引腳，在建議的配置中，只保留了一個ALE引腳以及一個CLE引腳。特別地，ALE以及CLE引腳的對應ALE以及CLE線耦接到記憶體陣列201的所有快閃記憶體單元(由第2圖中的快閃標記)，而且只有一個ALE線與一個CLE線在記憶體單元之間共享。由於減少了用於8通道記憶體裝置的8個WP引腳、8個RB引腳、7個ALE引腳以及7個CLE引腳，全部的引腳數因此可以顯著減少到98(即，128-16-14)。基於第2圖所示的引腳配置的詳細運作將在下面描述。

根據本發明的實施例，記憶體陣列201可以為具有8 個記憶體通道的8×16記憶體陣列，其中每個通道具有16個記憶體單元。多I/O埠控制器222可以包含CE/ALE/CLE控制器203以及8個IO通道控制器，IO通道控制器202-0至202-7，IO通道控制器202-0至202-7用於控制每個記憶體通道的I/O運作。晶片賦能引腳CE0至CE15分別控制每個記憶體通道的16個記憶體單元。從而多I/O埠控制器222透過一預設數量之CE引腳，耦接到該記憶體陣列，其中，該預設數量之CE引腳之每一者耦接到該多個記憶體模組之一者之一記憶體單元。一次只允許一個CE引腳被激活，以分別賦能或者禁止耦接到該被選擇CE引腳的特定記憶體單元。當CE引腳被激活，每個記憶體通道中對應該被激活CE引腳的所有記憶體單元也同時被賦能。

進一步說，每個IO通道控制器使用IO/RE/WE引腳以連接記憶體陣列201中的記憶體單元。第2圖標記的IO/RE/WE代表一組引腳，包含預設數量(例如，8)的I/O資料引腳、讀取賦能(RE)引腳以及寫入賦能(WE)引腳。屬於同一個通道的記憶體單元共享相同IO/RE/WE引腳。換言之，多I/O埠控制器透過一個RE引腳、一個WE引腳以及多個IO資料引腳，耦接到該多個記憶體通道之一者。例如，對於每個通道有(8 IO+1 RE+1 WE)引腳，因此，對於一個8通道佈局(layout)，就有(8+1+1)×8=80引腳。根據本發明的一個實施例，依賴於RE/WE引腳的極性，每個通道可以被分別賦能/禁止。如果RE以及WE引腳都沒有激活，即使CE引腳被激活，對應的通道則為禁止狀態。如前所述，既然ALE以及CLE引腳可以被優化而且連接到記憶體陣列的所有記憶體單元上，所有記憶體單元接收相同ALE/CLE資訊。

根據本發明的另一個實施例，多I/O埠控制器122可以進一步分別調整所有記憶體單元的讀取/寫入時序(即，讀取時序或者寫入時序)，以使得對應記憶體單元的讀取賦能(RE)選通(strobe)信號，或者寫入賦能(WE)選通信號的上升以及/或者下降邊緣就不會同時發生。使用不同時序的優點就在於，可以在PCB板上提供更好的時序余量(margin)，以及彌補通道之間的時序偏斜(skew)。典型地，多I/O埠控制器122可以調整兩個階段(phase)的讀取/寫入時序。一個階段指基於CE配置(CE-based configuration)(圖未示)，這意味著：多I/O埠控制器122使用共有配置，例如基於CE配置，經由調整耦接到相同CE引腳的記憶體單元共享共用讀取/寫入時序從而個別調整該所有記憶體單元之讀取/寫入時序。另一個階段指基於通道的調整(channel-based adjustment)(圖未示)，這意味著不同記憶體通道的記憶體單元的讀取/寫入時序可以進一步基於CE配置而調整。例如，多I/O埠控制器122可以經由使用不同延遲而調整不同記憶體通道中的記憶體單元的讀取/寫入時序。

第3A圖以及第3B圖給出了根據本發明的一個實施例，不同通道之間交錯的(interleaved)寫入以及讀取時序示意圖。如第3A圖以及第3B圖所示，通道A以及通道B之間的寫入以及讀取時序分別交錯，這樣，第3A圖不同通道之間的WE選同信號的下降邊緣於第3B圖不同通道之間的RE選同信號的下降邊緣不會同時發生。而且，通道A以及通道B之間的寫入與讀取時序中，I/O資料傳輸的開始也是交錯的。以此方式，記憶體陣列中的每個記憶體單元的時序配置，均可以根據PCB佈局分別調整，而且每個通道的WE選通信號以及RE選通信號可以設定為彼此具有不同等待時間(latency)。當對應相同CE引腳的8個記憶體單元RE引腳在不同的時間戳記(timestamp)雙態觸變(toggle)，那麼因應RE選通信號，所有記憶體單元的輸出資料將一起觸變。由於阻止了WE/RE同時觸變，交錯的WE/RE選通信號顯著降低了功率消耗。

此外，根據本發明的另一個實施例，每個通道可以進一步設定為具有自己的位元延遲設定(bit delay setting)。例如，多I/O埠控制器可以進一步使用不同延遲調整輸出自IO資料引腳的資料的輸出時序。第4圖為根據本發明的一個實施例的實施IO資料位元延遲的方塊示意圖。第0、2、4、6個IO資料位元以及第1、3、5、7個IO資料位元可以分別透過對應D正反器401以及D正反器402(均標記為D)而延遲一個或者多個時鍾週期(clock cycle)。多I/O埠控制器產生控制信號SEL_A以及控制信號SEL_B，以分別控制多工器403以及多工器404，從而輸出原始IO資料位元IO[0,2,4,6]以及IO[1,3,5,7]，或者已延遲IO資料位元D_IO[0,2,4,6]以及D_IO[1,3,5,7]。

根據本發明的另一個實施例，當接收指令傳遞(transfer)請求時，其中，該指令傳遞請求為請求傳遞一指令，多I/O埠控制器可以進一步確定是否中断當前I/O資料傳遞運作。通常說來，記憶體運作可以分為兩個類型：IO資料傳遞運作以及指令傳遞運作。IO資料傳遞運作可以進一步分為IO讀取運作以及IO寫入運作。根據本發明的一個實施例，為了更有效地利用記憶體陣列，當接收到另一個記憶體模組的指令傳遞請求時，多I/O埠控制器可進一步中断特定記憶體模組的當前資料傳輸，將該指令傳遞到另一個記憶體模組，然後在該指令被傳遞之後繼續資料傳輸。

第5圖為根據本發明的一個實施例的記憶體控制電路的方塊示意圖。在本發明的一個實施例中，多I/O埠控制器522可以進一步包含仲裁器501，仲裁器501用於從記憶體控制器121接收IO資料傳遞請求以及指令傳遞請求，仲裁已接收IO資料傳遞請求以及指令傳遞請求的優先級，以及當接收到另一個記憶體模組的指令傳遞請求時，確定是否中断特定記憶體模組的當前IO資料傳遞運作。多工器504基於控制信號CMD，將來自CE/ALE/CLE控制器503的指令，或者來自IO通道控制器的I/O資料多工至記憶體陣列。請注意，為了簡單起見，在第5圖中只給除了一個IO通道控制器，即IO通道控制器0502-0，但是本發明不限於此。

第6圖為根據本發明的一個實施例的對應每個通道的記憶體的記憶體運作的時序示意圖。如第6圖所示，通道0(CE0)實施讀取運作。對於IO讀取運作，在獲取(fetch，F)指令發出之後，記憶體單元進入忙狀態(圖示中，參考通道2、通道5以及通道6)。在預設時間之後，記憶體單元離開忙狀態，然後回到空閒(idle)狀態，以接收IO讀取資料傳遞請求。在通道0的IO讀取資料傳遞運作中，發出通道1的擦除(erase，E)指令。傳統地，直到通道0的讀取資料傳遞運作結束，擦除指令才會傳遞到對應通道1的記憶體單元。儘管如此，對於IO資料傳遞運作需要等待很長時間，未必是有效的。根據本發明的實施例，在從通道1接收到擦除指令請求’E’時，多I/O埠控制可以中断當前IO資料傳遞運作，處理通道1的擦除指令傳遞，然後在通道1的擦除指令已經被傳遞之後，繼續通道0的IO資料傳遞運作。既然擦除指令已經傳遞到記憶體單元，在通道0中進行讀取IO資料傳遞運作的同時，通道1中的對應擦除運作可以繼續進行(proceed)。因此，在不同通道的記憶體運作可以同時進行，而且快閃記憶體裝置可以更有效地運行。

第7圖為根據本發明的一個實施例，確定是否中断當前I/O資料傳遞運作的方法流程圖。假設多I/O埠控制器當前處理對應特定通道的讀取或者寫入運作的IO資料傳遞運作。當多I/O埠控制器接收指令傳遞請求(步驟S701)，例如，輪詢指令傳遞請求，仲裁器確定是否根據預設規則中断當前IO資料傳遞運作(步驟S702)。舉例說明，當仲裁器確定指令傳遞請求是將該指令傳遞到另一個通道，那麼多I/O埠控制器可以中断當前IO資料傳遞運作，然後處理指令傳遞請求(步驟S703)。在完成指令傳遞請求之後，多I/O埠控制器繼續IO資料傳遞運作(步驟S704)。儘管如此，當仲裁器確定指令傳遞請求不是將該指令傳遞到另一個通道，多I/O埠控制器直接處理從步驟S702到S704的過程。

如前所述，記憶體控制器可以發送輪詢指令，以撷取對應記憶體單元的忙/準備狀態。儘管如此，忙狀態的持續時間可以依據已發出指令類型而有所不同。例如，根據快閃資料表(datasheet)，擦除以及獲取運作的忙狀態的週期是不同的。因此，根據本發明的另一個實施例，引入稱作”輪詢間隔(Polling interval)”的預設時序參數，以使得輪過過程更加有效。記憶體控制器可以根據對應記憶體單元的存取運作而確定輪詢間隔，以及在輪詢間隔之後，發送輪詢指令以撷取對應記憶體單元的忙/準備狀態。在本發明的一個實施例中，輪詢間隔可以依據不同的指令類型而設定為不同值。隨著輪詢間隔的實現，避免了不必要的輪詢指令，因此匯流排寬度就可以優化。

第8圖為根據本發明的一個實施例，發出輪詢指令的方法的流程圖。在接收指令請求(步驟S801)之後，記憶體控制器根據指令類型確定輪詢間隔(步驟S802)。例如，對於程式指令、讀取指令、獲取指令或者擦除指令的論詢間隔可以不同。然後，記憶體控制器根據輪詢間隔設定計數器(counter)(步驟S803)，然後檢查是否輪詢間隔已經過期(步驟S804)。當輪詢間隔已經過期，記憶體控制器發送輪詢指令給多I/O埠控制器(步驟S805)。根據本發明的一個實施例，輪詢指令進一步從多I/O埠控制器傳輸給對應記憶體單元，以撷取記憶體單元的忙/準備狀態。記憶體單元可以因應輪詢指令而響應(response)自身的狀態。

根據本發明的另一個實施例，既然每個通道都可以分別控制，那麼多個通道的一部分就可以釋放，然後連接到另一個外部記憶體裝置上，例如DRAM。外部記憶體裝置可以作為一個外部緩存器以儲存臨時資料，而不是直接將資料寫入到快閃記憶體裝置中。第9圖給出了根據本發明的另一個實施例，快閃記憶體裝置的引腳配置示意圖。如第9圖所示，除了快閃記憶體陣列的快閃記憶體單元901，快閃記憶體裝置可以進一步包含DRAM裝置902以及DRAM控制器903。DRAM裝置902耦接到多I/O埠控制器922的一部分資料引腳以及控制引腳，以及DRAM裝置902與一部分記憶體模組共享資料引腳以及控制引腳，其中，多I/O埠控制器922在記憶體控制電路中。如第9圖所示，從通道4到通道7的資料引腳以及控制引腳在對應快閃記憶體單元以及DRAM裝置902之間共享。DRAM控制器903也耦接到該部分資料引腳以及控制引腳的，以控制存取運作。為了在DRAM裝置902或者快閃記憶體模組之間選擇性地切換，多個多工器，多工器904到多工器907耦接到DRAM控制器903，記憶體控制電路的多I/O埠控制器922控制資料引腳以及控制引腳的一部分，以將來自DRAM控制器以及記憶體控制器的資料以及控制信號，多工至對應資料引腳以及控制引腳。基於該架構，快閃記憶體裝置可以有效且靈活地運作。

任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視所附之申請專利範圍所界定者為準。

100．．．快閃記憶體裝置

101．．．記憶體陣列

102．．．記憶體控制電路

103．．．主機

121．．．記憶體控制器

122．．．多I/O埠控制器

111-0至111-n．．．記憶體模組

201．．．記憶體陣列

203．．．CE/ALE/CLE控制器

202-0至202-7．．．IO通道控制器

222．．．多I/O埠控制器

401、402．．．D正反器

403、404．．．多工器

501．．．仲裁器

502-0．．．IO通道控制器0

503．．．CE/ALE/CLE控制器

504．．．多工器

522．．．多I/O埠控制器

S701至S704、S801至S805．．．步驟

901．．．快閃記憶體單元

902．．．DRAM裝置

903．．．DRAM控制器

904至907．．．多工器

922．．．多I/O埠控制器

第1圖為根據本發明的一個實施例的快閃記憶體裝置示意圖。

第2圖為根據本發明的一個實施例的快閃記憶體裝置的引腳配置示意圖。

第3A圖以及第3B圖給出了根據本發明的一個實施例的，不同通道之間交錯的寫入以及讀取時序示意圖。

第4圖為根據本發明的一個實施例的實施IO資料位元延遲的方塊示意圖。

第5圖為根據本發明的一個實施例的記憶體控制電路的方塊示意圖。

第6圖為根據本發明的一個實施例的對應每個通道的記憶體的記憶體運作的時序示意圖。

第7圖為根據本發明的一個實施例，確定是否中断當前I/O資料傳遞運作的方法流程圖。

第8圖為根據本發明的一個實施例，發出輪序指令的方法的流程圖。

第9圖給出了根據本發明的另一個實施例，快閃記憶體裝置的引腳配置示意圖。