TWI438961B - 信號分配結構與用以分配信號之方法 - Google Patents

Description

信號分配結構與用以分配信號之方法

根據本發明之實施例係有關一種信號分配結構及用以將一信號自一驅動器分配至多個元件之方法。

根據本發明之若干實施例係有關由四者Y字形共享及由二者共享50歐姆之構想。

根據本發明之若干實施例，可用作為巨量並列高速DRAM測試之解決辦法。

於多項應用中，期望將一信號自一信號源分配至多個信號阱。舉例言之，當多個元件或組件被供給相同的輸入信號時，一信號由一信號源分配至多個信號阱有其用途。但信號的完整性經常構成此種應用之問題。

僅供舉例說明，大量多項可能的應用中，來自於元件測試領域之解決辦法的要求將說明如下。

於若干應用中，使用所謂之「驅動器共享」。有關「驅動器共享」的構想，須注意用於自動測試設備(ATE)之傳統測試介面例如於測試器資源(例如測試器輸出通道及/或測試器輸入通道)與一待測元件(DUT)間係使用點對點連結。但對於成本敏感的應用則可能並列測試多個元件，例如2至32、或64、或128、或256、或512...個待測元件。但此等元件之測試諸如例如DRAM測試可能需要巨量並列測試來達成測試成本目標。

於某些情況下，於製造中，要求至少64個待測元件並列進行。換言之，偶爾期望使用單一測試器測試64個元件或甚至更多個元件。達成此項目的之經濟辦法包含於待測元件間共享測試器資源。原因在於例如對動態隨機存取記憶體(DRAM)，某些情況下輸入端數目可能遠高於輸出端數目，自動測試設備(ATE)之驅動器通道的構想特別具有吸引力。

但於某些情況下，當驅動器共享時，必須考慮測試品質的降低來折衷。特定言之，可能高速發生信號品質的減低。

後文將參考第7a圖及第7b圖簡單說明共享驅動器及非共享驅動器之構想。

第7a圖顯示用於傳統並列測試之一待測元件介面之方塊示意圖。相反地，第7b圖顯示用於巨量並列測試(或至少用於並列測試)之一驅動器共享待測元件介面之方塊示意圖。

第7a圖之測試配置全體標示為700。測試配置700包含多個自動測試設備驅動器通道710a至710d。自動測試設備驅動器通道710a至710d之輸出端係連結至待測元件712a、712b之輸入端。此外，測試配置700包含多個自動測試設備接收器通道714a至714d。自動測試設備接收器通道714a至714d之輸入端例如可連結至待測元件712a、712b之輸出端。

由第7a圖可知，自動測試設備驅動器通道710a至710d各自只連結至一個單一待測元件712a、712b。自動測試設備接收器通道714a至714d各自也係連結至待測元件712a、712b中之單一者。

但現在參考第7b圖，將說明測試配置750。測試配置750包含多個自動測試設備驅動器通道760a、760b，其可與自動測試設備驅動器通道710a至710d相同。但自動測試設備驅動器通道中之第一者例如自動測試設備驅動器通道760a可連結至第一待測元件762a之輸入端，及也連結至第二待測元件762b之輸入端。同理，額外自動測試設備驅動器通道760b可連結至多個待測元件762a、762b之輸入端，如第7a圖所示。但測試配置750也包含多個自動測試設備接收器通道764a至764d。於若干實施例中，自動測試設備接收器通道764a至764d之輸入端可只連結至單一待測元件762a、762b。

摘述前文說明，共享驅動器相對於非共享驅動器之構想已經參考第7a圖及第7b圖示意說明。

後文中將參考第8a圖及第8b圖說明多個習知共享構想。

習知兩種拓樸結構方案常用於驅動器共享。舉例言之可使用所謂的「Y字形共享」，又稱作為「分叉」或「分叉共享」。另外，可使用所謂的「雛菊鏈」，也稱作為「多點匯流排」、「分接匯流排」或「飛越」。參考第8a圖，將簡短討論Y字形共享拓樸結構。第8a圖所示拓樸結構全體標示為800。該拓樸結構800包含一緩衝器或驅動器810，其係耦接至一第一傳輸線812。該第一傳輸線812例如可包含50歐姆阻抗。第一傳輸線812之與該緩衝器或驅動器810相對之一端814可連結另二傳輸線820、822，如第8圖所示。舉例言之，第二傳輸線820可包含Z=100歐姆之特性阻抗Z。同理第三傳輸線822可包含Z=100歐姆之特性阻抗。例如第二傳輸線820之第一端821及第三傳輸線822之第一端823可耦接至一節點830，第一傳輸線812之第二端814也係耦接至該節點830。

此外，第一待測元件840(或其輸入端或其輸入端/輸出端)可耦接至第二傳輸線820，如第8a圖所示。同理，第二待測元件842(或其輸入端或其輸入端/輸出端)可耦接至第三傳輸線822。

此處須注意於節點830對於於二方向行進的信號或波獲得匹配條件。自第一傳輸線812輸入節點830之信號將「看到」50歐姆阻抗，原因在於由節點830之側視之，第二傳輸線820及第三傳輸線822之「聯合」特性阻抗為50歐姆。藉待測元件840、842反射的且自待測元件返回的信號(或波)並未發現匹配的阻抗，反而發現50歐姆並聯100歐姆阻抗(50Ω∥100Ω)。兩次反射彼此抵消。例如當50歐姆終端施加於第二待測元件842之位置俾便防止於此位置的反射時，將發現此種現象。於此種情況下，反射不再於節點830抵消而出現巨量失真。主要操作原理為反射之相對抹除或抵消。

如此，若信號係藉待測元件840、842反射，則於節點830將無反射(或只有可忽略的反射)。如此，於待測元件840、842反射之信號將透過第一傳輸線812行進返回緩衝器或驅動器810，且可於驅動器810吸收。但此種匹配狀況的代價是需要製造具有100歐姆之相對較高阻抗的傳輸線，此點於某些傳輸線製造技術中乃一項挑戰工作。

後文中，將參考第8b圖說明所謂的「雛菊鏈」拓樸結構。第8b圖顯示一種測試配置，全體標示為850。測試配置850包含一緩衝器或驅動器860、一第一傳輸線部分870、一第二傳輸線部分872、及一第三傳輸線部分874。第一傳輸線部分870可包含Z=50Ω之特性阻抗，且電路於該緩衝器或驅動器860之輸出端與一第一節點880間連結。一第一待測元件882可透過一分支連結線或分接連結線884而耦接至第一節點880。此外，第二傳輸線部分872可包含Z=50Ω之特性阻抗，且電路於該第一節點880與一第二節點890間連結。一第二待測元件892可透過一第二分支連結線或分接連結線894耦接至該第二節點。此外，該第二節點890可透過第三傳輸線部分874連結至一終端電路896。該終端電路896例如可包含具有特性阻抗896b之一終端電壓源896a。該特性阻抗或內阻抗(內電阻)可匹配該等傳輸線部分870、872、874之阻抗。

後文中，將討論由於前述拓樸結構(Y字形共享拓樸結構及雛菊鏈拓樸結構)所引發之某些問題。假設該等習知拓樸結構係用於由四者共享。須注意後文中只顯示單一驅動器，該構想當然可擴展至包含多於一個驅動器之測試配置。

第9圖顯示應用於實施由四者共享之Y字形共享拓樸結構之方塊示意圖。第9圖所示電路配置全體標示為900。如圖可知，驅動器910之輸出端係耦接至包含例如50Ω特性阻抗之一第一傳輸線920。該第一傳輸線920係耦接至一分支點或分支節點930。二傳輸線940、942也耦接至分支點930。第二傳輸線940及第三傳輸線942例如可皆包含Z=100Ω之特性阻抗。第二傳輸線940之該端例如可耦接至一第二分支點或分支節點950。又另二傳輸線亦即第四傳輸線960及第五傳輸線962可耦接至第二分支節點950。第四傳輸線960及第五傳輸線962例如可包含Z=200Ω之特性阻抗來達成於第二分支節點950之匹配。但須注意至少使用習知傳輸線製造技術，極為難以製造包含高達Z=200Ω之阻抗之傳輸線。如此，於若干製造技術中，製造具有Z=200Ω阻抗之傳輸線之需求甚至被考慮為印刷電路板製造(PCB製造)上的「殺手」(或至少極大挑戰)。

綜上所述，使用Y字形共享拓樸結構來實施由四者共享造成需要製造包含相對較高特性阻抗之傳輸線的困難。但包含相對較高特性阻抗之傳輸線的製造偶爾困難及/或價格昂貴。

後文將說明有關雛菊鏈拓樸結構之細節。第10圖顯示包含四個待測元件之一種雛菊鏈拓樸結構之方塊示意圖。第10圖之方塊示意圖整體標示以1000。該電路配置1000包含一緩衝器或一驅動器1010。電路配置1000也包含具有特性阻抗例如Z=50Ω之一分接傳輸線1020。電路配置1000也包含四個待測元件1030a至1030d，其輸入端係耦接至分接傳輸線1020之分接點。分接傳輸線1020係以一終端電路1040為終端。

後文中，將參考第11圖說明雛菊鏈構想之缺點。第11圖顯示第10圖所示雛菊鏈拓樸結構之等效電路。該等效電路全體標示以1100。該等效電路1100包含該緩衝器/驅動器1010。分接傳輸線1020之於該等分接點間之部分可表示為傳輸線部分1020a、1020b、1020c、1020d、及1020e。待測元件1030a至1030d之輸入端可以電容1130a至1130d表示，該電容可考慮為寄生輸入電容。此外，分接線或分支線可考慮為線腳。

如元件符號1150指示，分接傳輸線1020之各個分接點可能造成反射。該反射例如可源自於由分接傳輸線1020分支的線腳，也可源自於待測元件1030a至1030d之寄生輸入電容1130a至1130d。

由分接傳輸線1020之分接點以及由待測元件1030a至1030d之輸入端所造成的反射可能導致信號的降級，如元件符號1170指示。

元件符號1170表示之一信號說明於該第一待測元件1030a之輸入端所見之該信號。橫座標1172描述時間，而縱座標1174描述於第一待測元件1030a之輸入端之信號。如由於元件符號1170之線圖代表圖可知，於第一待測元件1030a之輸入端之信號係以線1176表示，該信號被從第二待測元件、第三待測元件及第四待測元件之反射1178a、1178b、及1178c所扭曲失真。由1010所產生之信號之信號變遷愈陡峭，則因反射所造成的失真愈強烈。綜上所述，第11圖顯示對雛菊鏈拓樸結構之速度限制性反射，也說明速度限制性反射的來源。

後文將簡短討論前述兩種拓樸結構之好處(或優點)及壞處(缺點)。

Y字形共享：

-優點

‧當達成確切對稱時獲得完美的信號完整性；

‧無需額外的終端資源。

-缺點

‧難以於DUT-PCB上製造用於由二者共享之100Ω線跡阻抗；

‧由四者共享(兩個分叉)要求200Ω，不可能(或至少困難及/或昂貴)製造；

‧由高阻抗線(例如100Ω)饋送寄生輸入電容，結果導致相對緩慢的上升時間。

雛菊鏈：

-優點

‧以標準印刷電路板(PCB)製程及堆疊(例如全部線跡包含50Ω阻抗)可製造較高共享度(例如由四者共享)；

‧高速之工作良好。由50Ω可載入(待測元件之)寄生輸入電容。如此可導致良好上升時間。

-缺點

‧來自於線腳之反射及寄生輸入電容可能限制最高可能速度；

‧需要額外終端元件電源供應器(DPS)；

‧由於終端故擺幅減低。

有鑑於前文說明，需要有將一信號前傳至多個元件之構想，以及就信號完整性及製造成本做出良好折衷。

根據本發明之若干實施例形成一種用以將一信號分配至多個元件之信號分配結構。該信號分配結構可包含一第一信號導向結構其包含一第一特性阻抗。該信號分配結構也包含一節點，其中該第一信號導向結構係耦接至該節點。該信號分配結構可也包含一第二信號導向結構其包含一條或多條傳輸線。該第二信號導向結構之該一條或多條傳輸線係耦接於該節點與多個元件連結線間。由該節點側向觀看，該第二信號導向結構包含一第二特性阻抗，其係低於該第一特性阻抗。該信號導向結構也包含連結至該節點之一匹配元件。由第二信號導向結構側視之，該匹配元件可配置來將於該節點之阻抗匹配第二阻抗，同時由該第一信號導向結構側視之，增加與該節點之阻抗與該第一阻抗間之不匹配。

舉例言之，假設該第一信號導向結構之阻抗係高於第二信號導向結構之阻抗，則於不存在有匹配元件下，第一信號導向結構與第二信號導向結構間之不匹配可由反射係數決定特徵。於無匹配元件存在下，反射係數之幅度可由該第一信號導向結構及該第二信號導向結構之特性阻抗決定。

但於有匹配元件之存在下，描述透過第一信號導向結構而入射之波之反射的一第一反射係數可由該第一信號導向結構之特性阻抗及該第二信號導向結構及匹配元件之一並聯電路之阻抗決定。該並聯電路之阻抗可低於該第二信號導向結構之特性阻抗。如此透過第一信號導向結構入射之波的不匹配增加。

又，於匹配元件存在下，描述透過第二信號導向結構而入射之波之反射的一第二反射係數可由該第二信號導向結構之特性阻抗及該第一信號導向結構及匹配元件之一並聯電路之阻抗決定。該並聯電路之阻抗可近似於該第二信號導向結構之特性阻抗。如此，比較於無匹配元件存在下的情況，於有匹配元件存在下，透過第二信號導向結構入射之波的不匹配可減少。

根據本發明之若干實施例係基於發現若容許透過第一信號導向結構朝向該節點行進之該等信號之阻抗不匹配，則可以良好信號完整性且於合理成本執行自該第一信號導向結構至連結於該第二信號導向結構之該等元件之信號傳輸或信號分配。但同時也發現若對由該等元件反射之信號，該等反射信號係透過第二信號導向結構朝向該節點行進係達成阻抗不匹配，則可顯著改良信號完整性。如此，雖然允許於正向信號傳輸方向(亦即由第一信號導向結構朝向第二信號導向結構)之不匹配可降低成本，但經由提供於反向信號傳輸方向(亦即由第二信號導向結構朝向第一信號導向結構)提供匹配可確保信號完整性。

又，若第二信號導向結構包含耦接至該節點之多個導體，則因匹配元件的存在，透過該等多個導體朝向該節點行進的反射可至少部分抵消。舉例言之，若該第二信號導向結構包含兩個導體，則同時透過該等兩個導體朝向該節點行進之波可於該節點被反射，但反射可能至少部分抵消。

發現若第二信號導向結構之特性阻抗係低於第一信號導向結構之阻抗，則將一匹配元件耦接至該節點可用來提供於反向信號傳輸方向的匹配。但也發現由匹配元件所造成的於正向信號傳輸方向之不匹配增加於許多情況下可容許且不會造成信號完整性的嚴重降級。換言之，出乎意外地發現由反向信號傳輸方向之匹配改良所導致的優點(該改良係由於匹配元件的存在所造成)權衡之下強烈超越因正向信號傳輸方向中匹配的劣化所引發的缺點，該劣化也係由該匹配元件所造成。

圖式簡單說明

隨後將參考附圖說明根據本發明之實施例，附圖中：第1圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；第2a圖及第2b圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；第3a圖及第3b圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；第4a、4b及4c圖顯示匹配狀況之線圖代表圖；第5圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；第6圖顯示可存在於根據第5圖之信號分配結構之一信號之線圖代表圖；第7a圖顯示用於傳統並列測試之一待測元件介面之方塊示意圖；第7b圖顯示用於巨量並列測試之一驅動器共享待測元件介面之方塊示意圖；第8a圖顯示習知Y字形共享拓樸結構之方塊示意圖；第8b圖顯示習知雛菊鏈拓樸結構之方塊示意圖；第9圖顯示Y字形共享拓樸結構之方塊示意圖；第10圖顯示雛菊鏈拓樸結構之方塊示意圖；第11圖顯示雛菊鏈拓樸結構之等效電路及信號降級之代表圖；第12圖顯示根據本發明之一實施例用以分配一信號至多個元件之方法之流程圖；第13圖顯示Y字形共享拓樸結構之方塊示意圖；第14圖顯示根據本發明之一實施例，使用一通孔於一多層印刷電路板上用以實施一分支之一種物理結構之示意代表圖；第15圖顯示使用第14圖所示結構之測量得之信號之線圖代表圖；第16圖顯示根據本發明之一實施例，於一多層印刷電路板上用以實施一分支之一種物理結構之示意代表圖；第17圖顯示使用第15圖所示結構所得模擬信號之線圖代表圖；第18圖顯示配置用於反射信號部分與折射信號部分抵消之一種Y字形共享電路之示意圖；第19圖顯示使用習知辦法用於由四者Y字形共享之電路之示意圖；第20圖顯示用於有N之扇出之Y字形共享的「laqi-b」辦法之示意圖；第21圖顯示使用50歐姆分支及N=4之扇出，用於由四者「laqi-b」共享之電路之示意圖；第22圖顯示具有100歐姆分支之用於由四者「laqi-b」共享之電路之示意圖；第23圖顯示具有4之扇出因數之用於「laqi-b」共享之期望分叉電阻值與一給定分支阻抗間之關係之線圖代表圖；第24圖顯示用於由四者「laqi-b」共享之擺幅及上升時間(TAU=Z₃ x 1.5pF)呈分支阻抗之函數之線圖代表圖；第25圖顯示於習知由四者雛菊鏈共享之於第一待測元件(DUT1)之階級響應之線圖代表圖；第26圖顯示具有100歐姆分支之由四者「laqi-b」共享之於第一待測元件(DUT1)之階級響應之線圖代表圖；第27圖顯示用於已終端化之「laqi-b」共享之電路之示意圖；第28圖顯示於一第一待測元件用於1Gbps資料率之眼圖；及第29圖顯示多位址測試介面之線圖代表圖，其中可應用「laqi-b」共享。

較佳實施例之詳細說明

後文中，將參考第1圖至第6圖說明根據本發明之不同實施例。

第1圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖。第1圖所示信號分配結構全體標示以100。該信號分配結構100包含一第一信號導向結構110。該第一信號導向結構110包含一第一特性阻抗Z_TL1 。該信號分配結構100也包含一節點120。第一信號導向結構110係耦接至該節點120。此外，信號分配結構100包含一第二信號導向結構130。該第二信號導向結構130包含一條或多條傳輸線。第二信號導向結構130也係耦接至該節點120及由該節點側視之，包含一第二特性阻抗Z_TL2 。該第二特性阻抗Z_TL2 係低於該第一特性阻抗Z_TL1 。

此外，信號分配結構100包含連結至該節點之一匹配元件140。由第二信號導向結構130側視之，該匹配元件140係配置來匹配於該節點之阻抗Z_SV2 至該第二阻抗(第二信號導向結構之阻抗或總阻抗Z_TL2 )。例如如前文說明，藉第一信號導向結構110側視之，該匹配元件140也增加於該節點之阻抗Z_SV1 與該第一阻抗Z_TL1 (第一信號導向結構110之阻抗)間之不匹配。

此外須注意第二信號導向結構典型係耦接至多個元件連結線132a至132d。

後文中，將說明信號分配結構100之功能。此處假設期望將一信號自第一信號導向結構110之一第一端112透過第一信號導向結構110、該節點120及選擇性地，第二信號導向結構130分配朝向該等元件連結線132a至132d。饋至該第一信號導向結構之第一端之一信號可透過第一信號導向結構110朝向節點傳播。由第一信號導向結構110側視之，因於該節點之阻抗Z_SV1 係與該第一信號導向結構之阻抗Z_TL1 不匹配，故部分信號能反射回第一信號導向結構110內。該信號能之另一部分係耗散於匹配元件140。但該信號能之又另一部分透過第二信號導向結構130朝向元件連結線132a至132d傳播，於若干實施例中，該第二信號導向結構130可具有零長度(消失不見)。

綜上所述，若一信號饋至第一信號導向結構110之第一端112，該信號之一部分係前傳至該等元件連結線132a至132d，而該信號之另一部分係反射回第一信號導向結構110之第一端112。但假設該第一信號導向結構之第一端112之終端具有近似於該第一信號導向結構之特性阻抗Z_TL1 (或於理想情況下為其複數共軛)，可避免多重反射。如此實際上當一信號由第一信號導向結構110之第一端112朝向該等元件連結線132a至132d前傳時可避免多重反射。

後文中，假設例如由於連結至元件連結線132a至132d之該等元件之輸入端係與第二信號導向結構130不匹配，假設提供予該等元件連結線132a至132d之一信號部分被反射。

舉例言之，第二信號導向結構130與元件連結線132a至132d間之連結線可包含傳輸線T13a至T13d，各自具有特性阻抗Z_TL3 。連結至元件連結線132a至132d中之一者之元件的反射係由元件阻抗(或元件輸入阻抗)不匹配特性阻抗Z_TL3 決定。於多種情況下，該元件阻抗為高阻抗或為電容阻抗。如此，該信號反射回於元件連結線132a至132d之傳輸線T13a至T13d內。當於全部四個元件(假設該等元件足夠相似)之此等反射係出現於相同相位時，全部四條傳輸線T13a至T13d會聚的該節點125，反射加總。如此只有一信號朝向節點120返回，但並無任何信號(或只有可忽略的信號)朝向元件連結線132a至132d返回。Z_TL3 可選擇讓其匹配Z_TL2 。例如於由四者共享中，可滿足關係式Z_TL3 =4*Z_TL2 。

從節點125反射回的信號可透過第二信號導向結構130朝向節點120傳播。但如先前討論，由第二信號導向結構130側視之於節點120之阻抗(其阻抗標示為Z_SV2 )係匹配第二信號導向結構之特性阻抗Z_TL2 。如此，由該等元件反射且透過第二信號導向結構130朝向節點120傳播之信號當到達節點120不會朝向該等元件反射回，原因在於從第二信號導向結構側視之，於該節點之阻抗係匹配該第二信號導向結構之阻抗。如此，由該等元件反射回之信號將不會導致多重反射，多重反射可能造成嚴重信號降級。反而，由該等元件所反射之部分信號將於匹配元件140耗散。由該等元件所反射之信號之另一部分將由節點120朝向第一信號導向結構110之該第一端112傳播。如此若該第一信號導向結構之該第一端112可能為終端，可避免多重反射。

綜上所述，經由對從元件連結線132a至132d反射回之信號提供於節點120及於節點125的匹配，可維持信號完整性。但允許由第一信號導向結構110之第一端112朝向元件連結線132a至132d傳播之信號不匹配，允許使用第二信號導向結構130，其阻抗係低於第一信號導向結構110之阻抗及T13a-d之第三阻抗，其為50歐姆。二者容易於標準PCB製程製造。如此，經由避免製造高阻抗信號導向結構之需要，可改良成本效益。

後文將參考第2a、2b、3a及3b圖說明若干可能之實施例。

第2a圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖。第2a圖所示信號分配結構全體標示為200。信號分配結構200包含一第一傳輸線210，其係耦接於一連結線212與一節點214間。一第二傳輸線220係耦接於該節點214與一分支節點或分支點222(可相當於節點125)間。第二傳輸線220選擇性地包含零之長度換言之可能不存在。多條傳輸線230a至230d係連結至分支節點222。此外，分支傳輸線230a至230d可連結於分支節點222與用來將(選擇性的)元件234a至234d耦接至傳輸線230a至230d之相對應連結線232a至232d間。於另一個實施例中，可使用由二者共享結構，其中可只存在有第2a圖所示傳輸線230a至230d中之兩條傳輸線230a及230b。

此外，匹配元件例如具有電阻R_M 之電阻器240可耦接至節點214。電阻器240之一第一終端可連結至節點214，電阻器240之第二終端可耦接至電壓源242。

若N分支傳輸線連結於節點222，則(至少近似地)保有方程式

Ztl2=Ztl3/N

及

Rm=(Ztl2*Ztl1)/(Ztl1-Ztl2)

於一較佳實施例中，Ztl3及Ztl1可於50歐姆至70歐姆間，原因在於印刷電路板製造商可良好製造此等傳輸線，且因此種情況下之Ztl2變較小，故也可良好製造。

有關信號分配結構200之功能，須注意信號可由連結線212前傳至元件連結線232a至232d或前傳至元件234a至234d。

於一個實施例中，對第一傳輸線210之特性阻抗Z_TL1 ，對第二傳輸線220之特性阻抗Z_TL2 對分支傳輸線232a至232d之特性阻抗Z_TL3 以及對電阻器240之阻抗R_M 可保有下列關係式；

Z_TL2 =Z_TL3 /N；

Z_TL3 =Z_TL1 ；及

Z_TL1 //R_M =Z_TL2 。

但通常Z_TL3 可於0<Ztl3<Ztl1*N之範圍內自由選擇。又可滿足方程式Rm=(Ztl2*Ztl1)/(Ztl1-Ztl2)。若干實施例中，70歐姆或100歐姆之阻抗可用於Ztl3。

前述方程式中，N表示由分支節點222分支之分支傳輸線230a至230d之數目。當然可以有若干裕度。發現偏離前文界定值達30%(或甚至更多)仍可良好接受。但若偏離前述界定值係小於10%，則可達成反射之特別良好抑制。Ztl2之長度(或傳輸線220之長度)可設定為0，結果可被刪除。

考慮前述阻抗值，參考第1圖所述之阻抗情況可於節點214獲得。此外，對透過第二傳輸線220朝向分支節點222傳播之信號有阻抗匹配狀況，因而可避免信號反射。

於一實施例中，其中分支傳輸線230a至230d之長度l₁ 、l₂ 、l₃ 、l₄ 至少約略相等，對由元件連結線232a至232d反射回的信號於分支節點222也滿足匹配情況。舉例言之，若分支傳輸線232a至232d之長度差異不大於10%即足。若長度差異不大於5%，則可達成又更佳的匹配。

於若干實施例中，連結線212、傳輸線210、220、230a至230d及元件連結線232a至232d可配置於用於元件測試器之待測元件板上。電阻器240也置於該待測元件板上或板內。如此當執行元件測試時，信號分配結構200可用於分配信號至多個待測元件。

現在考慮第2b圖，顯示略為不同的實施例。由於第2b圖所示實施例極為類似第2a圖所示實施例，故相同的元件符號代表相同裝置及信號。

第2b圖所示信號分配結構250與第2a圖之信號分配結構200之差異在於多條分支傳輸線220a至220d係直接耦接節點214。換言之，信號分配結構200之第二傳輸線220被刪除，因此分支節點222重合節點214。換言之，傳輸線220a至220d具有替代傳輸線230a至230d之功能及特性。

但除了刪除信號分配結構200之傳輸線220之事實之外，信號分配結構250之電氣功能極為類似信號分配結構200之功能。此處須注意傳輸線220a至220d對節點214產生聯合阻抗，係由傳輸線220a至220d之並聯連結決定。假設N條傳輸線220a至220d具有約略相等的阻抗Z_TL2 ，則傳輸線220a至220d之聯合阻抗Z_joint 係等於Z_TL2 /N。此處須注意傳輸線220a至220d可考慮為第二信號導向結構，其聯合阻抗Z_joint 可考慮為由節點214測試，第二信號導向結構之阻抗。

再度，第一傳輸線210、傳輸線220a至220d、DUT連結線230a至230d及電阻器240可設置於待測元件板上(或內)例如用來與元件測試器組合使用。

須注意分支點214可實施為通孔。於若干實施例中，通孔形成分支點214可設計用於獲得良好對稱。否則可能出現若干信號失真。

後文中，將參考第3a圖及第3b圖說明信號分配結構200、250之若干修改。第3a圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖。第3a圖所示信號分配結構全體標示為300。第3a圖所示信號分配結構300極為類似第2a圖所示信號分配結構200，因此相同裝置及信號標示以相同的元件符號。但第3a圖所示信號分配結構與第2a圖所示信號分配結構200之差異在於第一傳輸線210並未直接耦接節點214。反而連結線212係電信配置於第一傳輸線210與該節點214間。連結線212例如可包含連結線通孔212a及連結線接腳212b。連結線通孔212a及連結線接腳212b例如可形成第一傳輸線210與節點214間之可卸式電氣連結。

但須注意連結線212可考慮為第一信號導向結構之一部分。雖言如此，包含連結線212及第一傳輸線210之該第一信號導向結構之阻抗典型係藉第一傳輸線210之特性阻抗掌控，原因在於連結線212典型之設計使得其形成可忽略的阻抗非連續性。

此外，信號分配結構300可包含一驅動器或緩衝器320。驅動器或緩衝器320之一輸出端可耦接至第一傳輸線210。如此由驅動器或緩衝器320提供之信號可透過第一傳輸線210、節點214、第二傳輸線220及分支傳輸線230a至230d而前傳至該等元件234a至234d。於若干實施例中，經由對驅動器320提供輸出阻抗，而該阻抗係與第一傳輸線210之特性阻抗為阻抗匹配，可減少信號降級。如此，即使由元件234a至234d之輸入端反射回之信號傳播至該驅動器320之輸出端，反射的信號被吸收入該驅動器320之輸出阻抗。

於若干實施例中，連結線通孔212a、第二傳輸線220、分支傳輸線230a至230d及元件連結線232a至232d可設置於用於元件測試器之待測元件板上(或內)。此外，電阻器240可設置於待測元件板上(或內)。相反地，驅動器320、第一傳輸線210及連結線接腳212b例如可作為該元件測試器之一部分。

現在參考第3b圖，將說明信號分配結構之另一項修改。第3b圖顯示根據本發明之一實施例，一種信號分配結構350之方塊示意圖。信號分配結構350極為類似第2b圖所示之信號分配結構250。如此，相同裝置及信號標示以相同的元件符號。但於第3b圖所示信號分配結構350中，第一傳輸線210並未直接連結節點214。反而，連結線212係設置於該第一傳輸線210與該節點214間。連結線212例如可包含連結線通孔212a及連結線接腳212b。如第3b圖所示，驅動器320可連結至第一傳輸線210。信號分配結構350之驅動器320可與信號分配結構300之驅動器320相同。

如前文說明，連結線通孔300a、分支傳輸線320a至320d及元件連結線323a至323d也可設置於待測元件板上(或內)。此外，電阻器240可設置於待測元件板上(或內)。相反地，驅動器320、第一傳輸線210、連結線接腳212b及電壓源或電源供應器242可構成元件測試器之一部分。

綜上所述，已經參考第2a、2b、3a及3b圖說明多種不同的可能配置。全部信號分配結構200、250、300、及350實現就第1圖所述之構想。藉第2a、2b、3a及3b圖之相對應方程式，對理想情況給定不同組件之特性阻抗。但可施加某些裕度，某些應用中與理想值之裕度偏差高達30%為可接受。

後文中將參考第4a、4b及4c圖簡短說明阻抗匹配之構想。第4a、4b及4c圖顯示存在於節點例如存在於節點120或節點214之不同阻抗之線圖代表圖。舉個實例，將分析一種情況其中第一傳輸線或第一信號導向結構包含阻抗Z_TL1 =50Ω，及其中第二傳輸線或第二信號導向結構包含阻抗Z_TL2 =12.5Ω。

參考第4c圖，對其中第一傳輸線410係直接耦接至第二傳輸線420而未含任何額外匹配措施之情況顯示反射因數ρ。於前述對特性阻抗之假設下，獲得ρ=0.06之反射因數。

現在參考第4a圖，討論信號之傳輸，該信號係透過第一傳輸線410朝向節點430傳送。由第一傳輸線410側視之，於節點430之阻抗Z_R 係等於7.1歐姆。該阻抗Z_R 例如可計算為包含電阻器R_M 之並聯電路阻抗及第二傳輸線420之阻抗。如此可運算透過第一傳輸線410朝向節點430行進之波(表示一信號)之反射因數可運算為0.75，如第4a圖所示。如此，電阻器424的存在增加透過第一傳輸線410朝向節點430行進之波的不匹配。於無電阻器424存在下，對此種波之反射係數ρ為0.6，而於有電阻器424存在下，反射係數達到0.75之值，如第4a圖所示。

但現在參考第4b圖，將對透過第二傳輸線420朝向節點430行進之一波分析匹配。由第二傳輸線420側視之，於節點430之阻抗Z_L 可運算為12.5Ω。於節點之阻抗可經由考慮第二傳輸線420之並聯電路及電阻器424之阻抗運算。因第二傳輸線420之特性阻抗也等於12.5Ω，故於理想情況下，對透過第二傳輸線420朝向節點430行進之波於節點430之反射因數降至零。

但須注意此處所示數值僅考慮為舉例說明。也須注意於實際環境中，透過第二傳輸線420朝向節點430行進之波之反射係數通常無法降至零。但於某些情況下，此種朝向節點430行進之波的反射因數可降低使得反射因數ρ之幅度係小於0.3，或甚至小於0.1。

通常也可謂由第二傳輸線420側視之，電阻器424係配置來將於該節點之阻抗匹配第二阻抗，亦即比較於其中不存在有電阻器424之情況下減低反射因數ρ之幅度。相反地，電阻器424的存在典型地增加透過第一傳輸線410朝向節點430行進之波之反射因數ρ之幅度，如第4a圖所示。換言之，由第一傳輸線410側視之，電阻器424增加於節點430之阻抗與第一傳輸線410之特性阻抗間之不匹配。

現在參考第5圖，簡短說明根據本發明之另一個實施例。第5圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖。第5圖所示之信號分配結構全體標示以500。信號分配結構500包含一驅動器或緩衝器510，其之一輸出端係連結至一纜線520，該纜線例如包含特性阻抗Z=50Ω，且可作為第一傳輸線。纜線520例如可透過插座板纜線發射點或轉換頻道通孔540耦接至待測元件板530。包含例如R=16.66Ω之電阻之電阻器554例如可耦接至節點550。當電阻器554之第一終端係耦接至節點550時，電阻器554之第二終端可耦接至地電位或電源供應器。於若干實施例中，電阻器554之第二終端可耦接至元件測試器之元件電源供應器，使得電壓V_REF 供給電阻器554之第二終端。

待測元件板530例如包含第二傳輸線560，該第二傳輸線例如包含Z=12.5Ω之特性阻抗。第二傳輸線560之一端例如耦接至一分支節點570。多條分支傳輸線580a至580d可將該分支節點570連結多個待測元件584a至584d之待測元件連結線582a至582d。於一個實施例中，對每個待測元件584a至584d可供給一條分支傳輸線580a至580d。但於若干其它實施例中，多個待測元件可透過分支傳輸線580a至580d中之單一者而被提供以輸入信號。第二傳輸線560之長度可為零。換言之，可刪除第二傳輸線560。

綜上所述，於第5圖所示實施例中，可實施由四者Y字形共享50Ω印刷電路板線跡(PCB線跡)580a-580d。

進一步綜合言之，根據本發明之若干實施例可避免前述習知Y字形共享拓樸結構之缺點，同時保有關鍵性優點。

於根據本發明之若干實施例中，可獲得下列效果中之一者或多者：

‧當達到對稱性時並無反射；

‧由四者共享為可能；

‧全部線跡或至少大部分線跡可於50Ω標準印刷電路板製程使用標準堆疊法製造；

‧額外電阻器添加至原先已經存在之線跡通孔；如此可避免額外信號的降級；及

‧全部輸入端(例如待測元件之輸入端)皆係源自於50Ω。如此導致良好上升時間。

於根據本發明之若干實施例中，出現下列折衷：

‧最高位準降低因數4；但於若干實施例中最高位準仍滿足雙倍資料率3規格(DDR-3 spec)之要求；及

‧於若干實施例中，要求終端為參考電壓Vref；但可再度使用元件電源供應器(DPS)。

於若干實施例中，待測元件可為包含參考電壓Vref終端之晶片。於此種實施例中，與節點550相對之該電阻器554之一終端可連結至該參考電壓。供給該等待測元件之參考電壓例如可由待測元件用來區別不同邏輯位準。換言之，參考電壓例如可由待測元件用來決定區別不同邏輯位準間之臨界值位準。如此，經由施加參考電壓Vref至電阻器554之一個終端，信號傳輸路徑(包含纜線520、連結線540及傳輸線560、580a至580d)可以有效方式施加偏壓，使得儘管由於此處所述之匹配構想造成衰減效應，仍可施加可靠的輸入位準至待測元件584a至584d之輸入端。

於根據本發明之若干實施例中，全部Y字形共享分支可由一點(也稱作為分支點)使用50Ω阻抗線跡分支。於若干實施例中，為了匹配分支(全部Y字形共享分支580a至580d)之聯合阻抗，來源線跡(例如傳輸線560)可具有分支阻抗的1/4。

於若干實施例中，為了達成反向匹配，並聯於驅動器纜線阻抗(例如纜線520及電阻器554之並聯電路之阻抗)的電阻可具有(至少約略具有)與該等分支之聯合阻抗(可等於個別分支阻抗的1/4)之相同阻抗。

摘述根據本發明之若干面相，使用根據本發明之構想，Y字形共享插座板印刷電路板變成「可製造」用於更高共享程度。例如Y字形共享插座板可設計用於由四者共享。

同時，由於較低50Ω分支阻抗，Y字形共享插座板變成適合供高速使用。

當達成高度對稱性時(例如於低待測元件輸入電容變化之情況下，及於匹配線跡長度之情況下)，由於比較雛菊鏈拓樸結構之反射小，故可預期速度的顯著增高。

根據若干實施例，該解決辦法可配合DDR3及DDR4最低位準要求。

根據若干實施例，使用未來自動測試設備產品，位準情況甚至可能變得更佳，其中驅動器(例如驅動器510)比較習知自動測試設備產品的驅動器可提供更高位準。

後文將參考第6圖說明無損耗案例之若干簡單spice模擬結果。第6圖顯示模擬結果之線圖代表圖600。橫座標610說明於0奈秒至5奈秒範圍間之時間。縱座標說明0毫伏特至440毫伏特範圍之電壓。曲線614說明於待測元件584a至584d中之一者之輸入端之電壓之時間變化。假設驅動器510驅動具有1.6伏特擺幅及1皮秒上升時間之一脈衝。也假設驅動器510包含50Ω阻抗。此外假設纜線520及傳輸線560、580a至580d具有第5圖所示阻抗。此外，假設纜線520及傳輸線560、580a至580d之電氣長度為該等傳輸線包含200皮秒之時間延遲。也假設電阻器554具有16.66Ω之電阻。

考慮待測元件584a至584d之輸入電容的些微差異。例如，假設第一待測元件584a具有2.1pF之輸入電容，而其它待測元件584b至584d具有2pF之輸入電容。

由線圖代表圖600可知，曲線614所示輸入信號之時間變化於驅動器510提供脈衝後約1奈秒達到400毫伏特位準。也可見於時間T=1.0奈秒後，曲線614所示待測元件輸入電容變壓相當小，即使於待測元件之輸入電容有小量差異存在下亦如此。

綜上所述，於根據本發明之若干實施例中，例如於第5圖所示實施例中，對5%輸入電容非對稱性可達成低於5%振鈴效應。擺幅(例如待測元件輸入電壓之擺幅)可降至規劃數值的1/4(或驅動器510所提供之擺幅的1/4)。於多項應用中，此等特性可極為良好地滿足要求的規格。

後文將參考第12圖說明一種自一驅動器分配一信號至多個元件之方法。第12圖顯示此種方法之流程圖。第12圖所示方法全體標示為1200。方法1200包含1210透過包含第一特性阻抗之一第一信號導向結構提供一信號至一節點。方法1200也包含1220透過第一信號導向結構前傳入射該節點之部分信號至多個元件。該部分信號係透過第二信號導向結構前傳至該等元件。該方法也包含1230透過第一信號導向結構反射已入射該節點之部分信號返回第一信號導向結構。

該方法1200也包含1240透過第二信號導向結構，前傳入射該節點之一信號部分至第一信號導向結構及前傳至該匹配元件同時遏止已入射的入射該節點之該信號部分透過第二信號導向結構反射返回第二信號導向結構。須注意方法1200也可補充以前文說明之任一項功能。

第13圖顯示Y字形共享拓樸結構之方塊示意圖。第13圖所示拓樸結構全體標示為1300。第13圖所示拓樸結構例如可應用於使用任意阻抗之分支線跡由N者做Y字形共享。

Y字形共享拓樸結構1300極為類似參考第5圖所述之Y字形共享拓樸結構。如此於此處將不再說明具有相同功能之裝置及信號。

Y字形共享拓樸結構1300包含包含一驅動器或緩衝器1310(其係類似Y字形共享510)、一纜線1320(其係類似纜線520)、一分支通孔或分叉通孔1340、一電阻器1354(其係類似電阻器554)、一第二傳輸線1360(其係類似第二傳輸線560)及一分支節點1370(其可媲美分支節點570)。此外，Y字形共享拓樸結構1300包含N條分支傳輸線1380a至1380n。N條分支傳輸線1380a至1380n係於分支節點1370與元件連結線1382a至1382n間形成電路。待測元件連結線1382a至1382n可相當於元件連結線582a至582d。此外，元件1384a至1384n例如可連結或可已連結至元件連結線1382a至1382n。

於Y字形共享拓樸結構1300中，分支通孔1340之一第一端例如可透過纜線1320耦接至驅動器或緩衝器1310，該纜線可作為第一傳輸線。纜線或第一傳輸線1320例如可包含特性阻抗ZTL1。分支通孔1340之第二端例如可耦接至電阻器1354之第一終端。電阻器1354之第二終端可耦接至參考電位或地電位，或耦接至另一個固定電位。分支通孔或分叉通孔1340之一分接點1350可透過第二傳輸線1360耦接分支節點1370。第二傳輸線1360可包含特性阻抗ZTL2。又，分支傳輸線1380a至1380n包含特性阻抗ZTL3。

注意，於第13圖所示實施例中，有N個分支(例如N條分支傳輸線1380a至1380n)及N個待測元件(DUT)1384a至1384n。於較佳實施例中，例如由2個分支及2個待測元件。但於另一個較佳實施例中有4個分支及4個待測元件。

但也可使用不同數目的分支及待測元件。

於根據本發明之實施例中，可給定或滿足下列條件；

0<ZTL3<ZTL1*N

ZTL2=ZTL3/N；及

Rm=(ZTL1*ZTL2)/(ZTL1-ZTL2)。

於典型實施例中，標示為ZTL1之第一傳輸線1320之特性阻抗可等於50歐姆(ZTL1=50歐姆)。此外於典型實施例中，分支傳輸線1380a至1380n之特性阻抗也標示為ZTL3係於0歐姆至100歐姆之範圍(歐姆)。

但於若干其它實施例中可使用其它特性阻抗之範圍。

此外，於若干實施例中，第二傳輸線1360之長度可短。於若干實施例中，第二傳輸線1360之長度甚至可為零。換言之，於若干實施例中可刪除第二傳輸線1360。

後文將參考第14圖說明分叉通孔結構之可能的實施例。第14圖顯示根據本發明之實施例，一種分叉通孔結構之示意代表圖。第14圖所示分叉通孔結構全體標示為1400。此處須注意分叉通孔結構1400表示其中第二傳輸線1360之長度為零的一種情況。如此分支傳輸線1380a至1380n直接從分叉通孔1440分支。

結構1400包含一第一傳輸線1420，其可相當於第一傳輸線1320。此外，分叉通孔結構1400包含一分支通孔或分叉通孔1440，其可相當於例如第13圖所示之分叉通孔1340。例如可垂直延伸貫穿多層印刷電路板。為求簡明，該多層印刷電路板之各層未顯示於第14圖。但如第14圖所示，不同分支傳輸線1480a至1480d可耦接至分叉通孔1440。相當於電阻器1354之終端電阻器(也稱作為「分叉電阻器」)1454可耦接至分叉通孔1440。於第14圖所示實施例中，第一傳輸線1420例如可設置於多層印刷電路板之第一表面(例如頂面或底面)上。終端電阻器或分叉電阻器1454可設置於該多層印刷電路板之第二表面(或主面)上，該第二表面可與該第一表面相對。如此，分支通孔或分叉通孔1440可由頂面至底面延伸貫穿該多層印刷電路板。該第一分支傳輸線1480a例如可設置於該多層基材之二間隔層或二介電層間，例如設置於該第一間隔層(或介電層)與該第二間隔層(或介電層)間。進一步，該第二分支傳輸線1480b例如可設置於該多層印刷電路板之第二間隔層(或介電層)與該第三間隔層間。該第三分支傳輸線1480c例如可設置於該多層印刷電路板之第三間隔層與該印刷電路板之第四間隔層間。該第四分支傳輸線1480d例如可設置於該多層印刷電路板之第四間隔層與該印刷電路板之第五間隔層間。如此，不同分支傳輸線1480a至1480d可設置於多層印刷電路板之不同金屬化層上，且可由一層或多層介電層交互隔開。

但第14圖所示結構可經顯著修改。例如分支傳輸線中之二者或多者可設置於該多層印刷電路板之相同金屬化層。又，終端電阻器1454例如可設置於與第一傳輸線1420相同層上。進一步，於若干實施例中，終端電阻器1454甚至可埋設於多層印刷電路板內，例如若使用允許將電阻器嵌入多層結構內部的技術。

但須注意於第14圖所示分叉通孔實施例中，不同分支間(例如不同分支傳輸線1480a至1480d)間有若干傳輸延遲(或傳輸延遲差)。傳輸延遲差係由於非對稱性分叉通孔所引起。舉例言之，第一傳輸線1420(或其通孔側端)與第一分支傳輸線1480a(或其通孔側端)間之傳播延遲可約為11皮秒，第一分支傳輸線1480a與第二分支傳輸線1480b間之傳播延遲可為1.5皮秒，第二分支傳輸線1480b與第三分支傳輸線1480c間之傳播延遲可約為9皮秒，第三分支傳輸線1480c與第四分支傳輸線1480d間之傳播延遲可約為7皮秒，及第四分支傳輸線1480d與終端電阻器1454間之傳播延遲可約為7皮秒。

由「非對稱性」通孔(或對稱性層狀結構)所造成的不同分支間(或更精確言之分支傳輸線1480a至1480d之分叉通孔端間)之傳播延遲可能略為降低效能。

但依據特定要求而定，第14圖所示結構可用於信號分配。

第15圖顯示例如使用第14圖所示結構獲得的待測元件信號之線圖代表圖。第15圖所示線圖代表圖全體標示為1500。橫座標1510描述以每格1奈秒為單位之時間。縱座標1512描述透過分支傳輸線(例如分支傳輸線1480a至1480d)中之一者提供予待測元件之待測元件信號位準。曲線1520a至1520d顯示用於不同待測元件之到達待測元件連結線之信號。由線圖代表圖1500可知於待測元件連結線可觀察到若干振鈴效應。此種振鈴效應係由於多次反射所引起。多次反射中之一部分可由分叉通孔結構1400之非對稱性所引起。

要言之，第15圖顯示於四個待測元件(DUT)之球柵陣列(BGA)襯墊上測得的階級響應。曲線或線跡1520顯示於最佳位置(位置號碼1)之信號，例如於使用路由通過「最上」分支層之該「最上」分支傳輸線1480a連結至分支通孔或分叉通孔之待測元件位置。

第16圖顯示根據本發明之一實施例，另一種分叉通孔結構之示意代表圖。第16圖所示分叉通孔全體標示以1600。分叉通孔結構1600包含一第一傳輸線1620，相當於參考第13圖所述之第一傳輸線1320。分叉通孔結構1600進一步包含一第一通孔1650。該第一通孔1650例如延伸通過多層印刷電路板之多層(為求簡明未顯示於該圖)。於一實施例中，第一通孔1650甚至可從多層印刷電路板之一第一主面(例如頂面或底面)朝該多層印刷電路板之一第二主面(例如底面或頂面)延伸，其中該印刷電路板之第二主面可設置成與該印刷電路板之第一主面相對。分叉通孔結構1600可進一步包含終端電阻器或分叉電阻器1654，其例如包含16.6Ω電阻。於一實施例中，第一通孔1650之第一端可耦接第一傳輸線1620及第一通孔1650之第二相對端可耦接終端電阻器1654。

分叉通孔結構1600進一步包含一信號分配結構1660。該信號***結構1660可包含多個傳導線跡1662a至1662d。傳導線跡1662a至1662d可設置於多層印刷電路板之一共用傳導層。不同傳導線跡1662a至1662d例如可耦接至分叉通孔1650，且可從分叉通孔1650於不同方向向外延伸。

但可使用信號***結構1660之不同幾何形狀排列。例如，信號***結構1660可包含相對短的共用導體，其係耦接於該分叉通孔1650與一分接點間，從該分接點於不同方向延伸分支。

此外，分叉通孔結構1600包含多條分支傳輸線1680a至1680d。例如分支傳輸線1680a至1680d可相當於分支傳輸線1380a至1380n。於實施例中，信號***結構1660可設置於分叉通孔1650之第一端與分叉通孔1650之第二端間之一層。舉例言之，信號***結構1660可設置於多層印刷電路板之一層Lm。該層Lm係設置於其上形成第一傳輸線1620之一層Ln與其上設置電阻器1654之一層間。換言之信號***結構1660可形成於多層印刷電路板之內層中之一層上。

此外，傳導導線1662a至1662d可使用通孔1664a至1664d連結至分支傳輸線1680a至1680d。例如分支傳輸線中之一者或多者(例如分支傳輸線1680a、1680b)可設置於多層印刷電路板之一層中，該層係於其中設置信號***結構1660之該層Lm之一側(例如上方或下方)。此外，該分支傳輸線中之一者或多者(例如分支傳輸線1680c、1680d)可設置於位在其中設置信號***結構1660之該層Lm之第二側(例如下方或上方)之一層或多層。

例如假設該多層印刷電路板以第16圖所示給定之順序，一系列傳導層標示為Lm-2、Lm-1、Lm、Lm+1、Lm+2，第一分支傳輸線1680a可設置於該層Lm+2，第二分支傳輸線1680b可設置於該層Lm-1，信號***結構1660可設置於層Lm，第三分支傳輸線1680c可設置於該層Lm+2，第四分支傳輸線1680d可設置於該層Lm+1，如第16圖所示。如此層Lm可設置於其中設置第二分支傳輸線1680b及第四分支傳輸線1680d之層Lm-1與Lm+1間。

同理，其中設置信號***結構1660之該層Lm可設置於其中設置第一分支傳輸線1680a及第三分支傳輸線1680c之該層Lm-2與層Lm+2間，如第16圖所示。

如此，分支傳輸線相對於其中設置信號***結構1660之該層Lm的不同側上。如此例如比較第14圖所示結構1400，可減少從第一傳輸線1620傳播至不同分支傳輸線1680a至1680d之傳播延遲差。

舉例言之，於一實施例中，可只有二分支傳輸線例如分支傳輸線1680a及1680c。如此信號***結構1660可只包含兩條分支。二分支傳輸線1680a、1680c可使用信號***結構1660及額外通孔1664a、1664c耦接分支通孔或分叉通孔1650。於此種情況下，第一傳輸線1620與分支傳輸線1680a之分支通孔側端間之傳播延遲可相等例如於相較於第一傳輸線1620與分支傳輸線1680c之分支通孔側端間之傳播延遲於±2皮秒之公差範圍內。進一步，於此種情況下，可只存在有第一傳輸線1620之傳導線跡1662a、1662c，而可傳導結構1662b、1662d可不存在。

使用前文說明之配置，可達成分支傳輸線1680a、1680c設置於該多層印刷電路板之不同層上，第一傳輸線1620與分支傳輸線1680a、1680c間之傳播延遲約略相同。

於另一個實施例中，如第16圖所示，實際上有四條分支傳輸線1680a至1680d。於此種情況下，該四條分支傳輸線1680a至1680d可設置於多層印刷電路板之不同層上。如此，由於與第一分支傳輸線1680a相對應之通孔1664a比與第二分支傳輸線1680b相對應之通孔1664b更長(延伸貫穿多層印刷電路板之較多層)，分叉通孔1650與分支傳輸線1680a間之傳播延遲可能略高於分叉通孔1650與分支傳輸線1680b間之傳播延遲。換言之，第一分支傳輸線1680a與其中設置信號***結構1660之該層間之垂直距離(例如於通孔1664a至1664d之方向測量)可大於第二分支傳輸線1680b與其中設置信號***結構1660之該層間之距離。類似情況可應用於分支傳輸線1680c、1680d。如此，分支傳輸線1680c與其中設置信號***結構1660之該層間之距離可大於分支傳輸線1680d與其中設置信號***結構1660之該層間之距離。如此，通孔1664c之垂直距離可大於通孔1664d之長度。

但使用該配置，分支傳輸線1680a至1680d可路由通過多層印刷電路板之不同層。由於分支傳輸線1680a至1680d之待測元件側端與分支傳輸線路徑***之耦接點1650a間之傳播延遲差維持差異小，故可維持充分信號完整性。換言之，使用第16圖所示分叉通孔結構1600，可達成從分支傳輸線1680a至1680d之待測元件側端反射回之信號約略同時到達分叉通孔1650。如此，於分支傳輸線之待測元件側端反射回之不同信號可抵消，該抵消藉電阻器1650支援。抵消品質隨著反射信號到達耦接點1650a之到達時間間之時間偏移的減少而改良。

綜上所述，已經參考第16圖說明改良式分叉通孔結構或分支通孔結構1600，其獲得比較參考第14圖所示之分叉通孔結構或分支通孔結構1400又更佳的反射抵消。

後文將對分支通孔結構1400及1600作簡短比較。如圖可知，分支或分支傳輸線1480a至1480d及1680a至1680d係設置於(多層印刷電路板之)不同層。但於分支通孔結構1400中，分支係使用一通孔而附接於饋線(第一傳輸線1420)。此種結構造成於垂直方向順著通孔之信號傳播的非對稱性，減少反射抵消(或使得反射抵消較為無效，或甚至於最惡劣的情況下完全無效)。如此，結構1400於部分或全部待測元件位置造成信號完整性之某些降級。但依據就信號完整性的實際要求而定，可使用結構1400。雖言如此，使用第16圖所示結構1600，可獲得改良。

綜上所述，第14圖顯示連結分支(例如分支傳輸線1480a至1480d)至饋線(例如第一傳輸線1420)之通孔(也定名為分支通孔或分叉通孔)之可能實施例。層號碼(例如L20、L21、L27、L30、L36)指示不同層。傳播延遲數目(例如11ps、1.5ps、9ps、4.5ps、7ps)指示各層間之傳播延遲。即使傳播延遲相當小，傳播延遲可能造成信號的若干失真，其中失真例如於第15圖可見。因此第16圖所示之進一步改良設計要求至待測元件之分支(例如傳導線跡1662a至1662d)全部皆係於印刷電路板之同一層(例如層Lm)。

此外，注意終端電阻器1654也標示為「分叉電阻器」。

又，第一傳輸線1420可考慮為饋線，例如將一信號從所謂的「接腳電子驅動器」通道模組(例如從一元件測試器之通道模組)導向朝向分支通孔或分叉通孔1650。

第17圖顯示第16圖所示分支通孔結構或分叉通孔結構1600之模擬結果之線圖代表圖。第17圖之線圖代表圖全體標示為1700。橫座標1710描述以奈秒為單位表示之時間，及縱座標1712說明分支傳輸線1680a至1680d中之一者之待測元件側端測得的信號位準。

如由第17圖可知，回應於陡峭變遷(時間t=2奈秒至t=3奈秒間)信號只有可忽略的振鈴效應。於變遷後的小量振鈴效應(該振鈴效應可見於時間t=2.8奈秒至t=10奈秒間)指示分叉通孔結構1600之高品質。

於後文將參考第18圖至第28圖作說明進一步解說。首先，將參考第18圖及第19圖簡短說明Y字形共享拓樸結構之構想。

第18圖顯示Y字形共享電路之示意代表圖，其中出現反射信號部分與折射信號部分之抵消。Y字形共享之優點為事實上由於對稱性電路配置，若適當選擇線跡阻抗，則反射可彼此抵消。舉例言之，當信號朝向分叉點(例如分叉點1810)傳播時，信號將折射入二分支。例如，若信號透過傳輸線1804朝向分叉點1810行進，則信號將折射入二分支1814、1816。當分支1814、1816未結束於該端時，二分支將出現全反射。於分支1814、1816末端之反射於第一時間瞬間將由(連結至分支1814、1816之待測元件之)待測元件輸入端之輸入電容1824、1826所主控且類似短路(或從短路反射)，而於電容1824、1826被充電後類似斷開(或從斷開反射)。

當來自二分支端之反射再度到達分叉點1810時，一部分將再度反射回分支端，而另一部分將反射入饋線及反射入另一分支端。若現在來自一分支端之反射部分與來自另一分支端之折射部分彼此抵消，則此型Y字形共享可良好工作達最高速度而無任何信號失真。為了達成此項目的，理論情況要求二分支1814與1816間之完美對稱(例如就線跡長度及待測元件之阻抗或輸入阻抗而言)。此外，要求饋線1804與分支1814、1816間之某個阻抗比滿足反射抵消條件。此等阻抗可由傳輸線理論求出。

從分支端傳播至分叉點1810之信號之反射係數r及該信號折射入另一分支端之折射係數b表示為：

如此若期望反射部分與折射部分彼此抵消，則對阻抗比之要求為Z₁ /Z₂ =2。對來自測試器(或來自測試器之輸出驅動器或輸出緩衝器1802)之50Ω饋線1804，如此表示分支線1814、1816須具有100Ω阻抗。令人感興趣地，如此也是信號從饋線1804趨近分叉點1810的匹配條件，因此當信號例如從饋線1804驅動入分叉點1410時並無能量損耗。Y字形共享之優點為對稱性。對稱性確保(於理想情況下)全部待測元件(DUT)皆看到相同信號。因此例如全部元件輸入端皆饋送相同信號升高時間，對雛菊鏈共享之情況並非如此。此外，不同接腳有不等輸入阻抗之元件(例如堆疊式晶粒元件)容易使用Y字形共享測試，原因在於從饋送點至共享接腳之輸入接腳之傳播延遲設計為相同，不同輸入信號可個別校正。雛菊鏈共享並非此種情況。因此使用雛菊鏈共享辦法，堆疊式晶粒測試為不可能，但使用Y字形共享為可能。

綜上所述，於對阻抗所述情況下，於第18圖所示電路可獲得反射信號部分與折射信號部分的抵消。

理論上，單純習知類型Y字形共享可擴充至扇出因數為4。但此種構想於實際印刷電路板(PCB)製程幾乎無法實現。

第19圖顯示具有扇出因數為4之習知Y字形共享電路之示意圖。因扇出因數4要求製造200Ω之線跡阻抗，必須選用極厚的介電值及極小的線跡來接近200Ω(開放空氣阻抗為377Ω)。因典型雙倍資料率元件(DDR元件)有約30個輸入端可以此種方式共享，插座板印刷電路板邊際於某些情況變成驚人地太厚，因而無法安全地鑽孔通孔。此外，因高阻抗線跡之側壁之屏蔽不良，故可能出現大量串擾。最後，必須從200Ω阻抗充電元件輸入電容，結果導致信號變遷極為緩慢。由前文討論可知，使用習知辦法對由四者Y字形共享之理論電路難以實現，如第19圖所示，原因在於要求高阻抗線跡。

後文將說明根據本發明之若干其它實施例。但須注意後文所述若干實施例中也將探討反射信號部分與折射信號部分之抵消。

第20圖顯示具有N扇出之用於Y字形共享的所謂的「laqi-b」辦法之示意圖。第20圖所示電路全體標示為2000。電路2000包含一緩衝器或驅動器2010，其可相當於緩衝器或驅動器1310。電路2000進一步包含一第一傳輸線2020，其可相當於第一傳輸線1320。第一傳輸線2020例如可循環於緩衝器或驅動器2010之輸出端與第四節點或分支節點2050間。第一傳輸線2020例如可包含Z₁ 之特性阻抗。此外，電路2000可包含電阻器2054，其電路循環於節點2050與固定電位例如參考電位GND間。電阻器2054可包含R之電阻。

電路2000進一步包含選擇性第二傳輸線2060，其可包含Z₂ 之阻抗，及該第二傳輸線可相當於第二傳輸線1360。第二傳輸線2060之電路循環於節點2050與分支節點或分叉節點2070間，其例如可相當於分支節點或分叉節點2070。但於無第二傳輸線2060存在下，節點2050可重合分支節點或分叉節點2070。

電路2000進一步包含N條分支傳輸線2080a至2080n中之多者，該等N條分支傳輸線2080a至2080n可從分支節點或分叉節點2070分支。此外，電路2000例如可包含N條待測元件連結線2082a至2082n，其例如可相當於待測元件連結線1382a至1382n。進一步，可連結N個待測元件2084a至2084n至該等待測元件連結線2082a至2082n。舉例言之，分支傳輸線2080a至2080n各自可與一個待測元件連結線2082a至2082n相關聯，或與一個待測元件2084a至2084n相關聯。如此分支傳輸線2080a至2080n各自可連結待測元件連結線2082a至2082n中之一者與分支節點或分叉節點2070。但於若干其它實施例中，多於一個待測元件連結線可耦接單一分支線。

所謂用於由N者Y字形共享之新穎「laqi-b」辦法至少部分使用與習知辦法類似原理或甚至相同原理來避免反射。如此表示較佳將分支設計為絕對對稱。又，期望可選用N個分支與饋線間之阻抗比Z₃ /Z₂ 使得反射信號部分與折射信號部分彼此抵消(例如如參考第18圖及第19圖所述)。

但本發明之若干實施例之關鍵構想係加入具有電阻值R之所謂的「分叉電阻器」(例如電阻器2054)使得所要求之線跡阻抗可偏移至使用標準印刷電路板製程可產生的(或甚至使用中等努力可產生的)阻抗範圍。

所謂的埠電阻器(電阻器2054)及線跡阻抗之數值可以下述方式選擇：分支傳輸線2080a至2080n之期望的特性阻抗Z₃ 可表示為

0<Z₃ <Z₁ *N。

結果第二傳輸線2060之阻抗Z₂ 及分叉電阻器2054之電阻R可根據如下方程式選擇：

Z₂ =Z₃ /N；及

R=(Z₁ *Z₂ )/(Z₁ -Z₂ )。

第二傳輸線2060之長度L可任意選擇。於特殊情況下，長度L達數值零，表示可刪除第二傳輸線2060。

此處須注意當然第二傳輸線2060之阻抗Z₂ 及分叉電阻器2054之電阻R可根據可接受的公差偏離如上方程式界定的理想數值。例如某些應用可接受偏離期望值±20%公差。於其它應用，期望例如±10%或±-5%之最大公差。

此外，注意若阻抗值Z₃ /N趨近於Z₁ 值，則電阻值R增加。但於實際應用中，典型期望Z₃ /N與阻抗Z₁ 之差至少為20%或甚至至少為50%。如此，電阻器2054之電阻係小於阻抗Z₁ 的十倍。於許多情況下，電阻器2054之電阻R甚至小於特性阻抗Z₁ 。

後文將參考第21圖及第22圖說明若干其它實施例。第21圖顯示使用50歐姆分支提供由四者「laqi-b」共享之電路之示意圖。第21圖所示電路提供N=4之扇出。第21圖所示電路全體標示為2100。電路2100為第20圖所示一般電路2000的特例。電路2100包含四個待測元件連結線2082a至2082d。於電路2100中，第三傳輸線2020包含約50Ω之特性阻抗。分叉電阻器2054包含16.67Ω電阻。第二傳輸線2060包含12.5Ω之特性阻抗，及分支傳輸線2080a至2080d各自包含50Ω之特性阻抗。當然，於許多情況下±20%或±10%之典型公差為可接受。換言之，電路2100表示N=4及Z₁ =50Ω之典型特例。例如Z₃ =50Ω、Z₂ =12.5Ω及R=16.67Ω。整個電路2100可使用標準50Ω帶狀線跡或微帶線跡製造，對此幾乎全部印刷電路板製造皆提供備用法則。保有良好自動測試設備驅動器上升時間(例如緩衝器2010之驅動器)，原因在於待測元件輸入電容係從50Ω來源阻抗(分支傳輸線2080a至2080d之阻抗)充電。但電路2100配置具有缺點為減少於待測元件之信號擺幅至緩衝器或驅動器2010規劃擺幅的Z₁ /(Z₁ +R)=1/4。

為了避免擺幅減少的缺點，可使用下列設定值用於N=4、Z₁ =50Ω、Z₃ =100Ω、Z₂ =25Ω及R=50Ω。結果為擺幅與由四者雛菊鏈共享(規劃驅動器擺幅之1/2)相同及略為增加的上升時間，原因在於於此種情況下，待測元件輸入電容係由100Ω來源阻抗充電。再度可刪除具Z₂ =25Ω之線跡節段(第二傳輸線)。但於技藝界現況印刷電路板製法仍可合理地製造100Ω線跡阻抗。

第22圖顯示實施此種有100歐姆分支之由四者「laqi-b」共享之電路之示意圖。

但須注意分支傳輸線2080a至2080n之阻抗可依據要求改變。例如50Ω至100Ω之分支阻抗可以技術優異方式製造。但於印刷電路板製法中，難以獲得具高達100Ω阻抗之傳輸線。於此種方法中，較佳偶爾使用具有60Ω至80Ω之特性阻抗的分支傳輸線。但須注意於若干實施例中，期望具有相對高的分支傳輸線阻抗來獲得於待測元件連結線2082a至2082n之大的電壓擺幅。另一方面，偶爾期望將分支傳輸線之特性阻抗維持儘可能地低來獲得於分支傳輸線2080a至2080n之邊緣升高的短暫上升時間。如此，於若干實施例中，分支傳輸線2080a至2080n之特性阻抗將選擇可獲得製造性、擺幅及上升時間間之折衷。

此處須注意分叉電阻器2054之名目阻抗或期望的阻抗如前文說明係依據分支傳輸線之特性阻抗決定。

第23圖顯示分支傳輸線2080a至2080n之特性阻抗與分支電阻器或分叉電阻器2054之相對應阻抗間之相依性之線圖代表圖。第23圖所示線圖代表圖全體標示為2300。線圖代表圖2300說明對具扇出因數4之laqi-b共享之給定分支阻抗之要求分叉電阻值。橫座標2310說明以Ω表示之分支阻抗，及縱座標2312說明分叉電阻2054之要求值。曲線2320說明對由四者共享之要求分叉電阻值呈分支阻抗之函數。可知對50Ω至190Ω間之分支阻抗獲得合理的分叉電阻值。但若有所需也可使用低於50Ω之分支阻抗。

第24圖顯示擺幅及上升時間對分支阻抗之相依性之線圖代表圖。第24圖之線圖代表圖全體標示為2400，且說明對由四者「laqi-b」共享之擺幅及上升時間(TAU=Z₃ x 1.5pF)呈分支阻抗之函數。橫座標2410說明於50Ω至200Ω範圍之分支阻抗。第一-縱座標2412以規劃的電壓擺幅之百分比說明於待測元件連結線2082a至2082n之電壓擺幅，及第二縱座標2414說明到達待測元件連結線2082a至2082n之信號之上升時間。兩條約略重合曲線2420、2422說明擺幅對分支阻抗之相依性及上升時間τ對分支阻抗之相依性。由第24圖可知，擺幅隨著分支阻抗約略線性增加。同理，上升時間隨分支阻抗約略線性增加。如此分支阻抗的增加造成擺幅的增加(合乎所需)及上升時間的增加(非屬期望)。如此經由選擇分支阻抗，就擺幅及上升時間而言可獲得合理折衷。

後文中將說明模擬結果。第25圖及第26圖顯示具有100Ω分支之由四者雛菊鏈共享辦法及由四者「laqi-b」共享辦法之無損耗第一級spice模擬之模擬結果之線圖代表圖，其中假設1.5pF之待測元件輸入電容。

第25圖說明習知由四者雛菊鏈共享之於第一待測元件(DUT)之階級響應。第25圖所示線圖代表圖全體標示為2500。橫座標2510描述0奈秒至5奈秒間之時間，及縱座標2512描述於0至550毫伏特之範圍之於待測元件輸入端電壓位準。曲線2520描述階級響應呈時間之函數。

第26圖顯示使用100歐姆分支之前述本發明由四者laqi-b共享之於第一待測元件(DUT)之階級響應之線圖代表圖(如第22圖所示)。第26圖之線圖代表圖全體標示以2600。縱座標2610描述0奈秒至500奈秒間之時間，及縱座標2612描述於0至500毫伏特範圍之於第一待測元件輸入端之電壓位準。曲線2620描述於待測元件輸入端之電壓位準呈時間之函數。

如由第25圖與第26圖之比較可知對由四者laqi-b共享之信號上升時間為略為較高。上升時間的增加係由於使用具有阻抗100Ω之分支傳輸線所造成。但使用由四者laqi-b共享可避免(或至少減少)於由四者雛菊鏈共享的情況下顯著的振鈴效應。

對習知限於2扇出之Y字形共享及對laqi-b共享，期望設置對探討反射抵消效果為絕對對稱性(或至少約略對稱性)之分支。但由於印刷電路板之製造限制及待測元件間之輸入電容變化，無法完全達成理論對稱性(或期望的對稱性)。因此反射無法完全抵消，結果導致殘留信號失真。

進一步減低此種效應之手段係於分支末端導入完全或不完全終端來減少於待測元件之初反射。但於第一時間瞬間待測元件輸入電容的作用類似短路的事實可避免於分支端的完全匹配。因此，於分叉點的反射抵消效應仍然相當重要，仍然有對所選用之良好線跡阻抗比及Y字形共享laqi-b版本之分叉點阻的要求。雖言如此，此型終端不僅改良信號完整性，同時也改良上升時間。但處罰為減少擺幅，再度係取決於哪一個數值用於終端。完全匹配的終端將減少擺幅至所規劃之驅動器位準之1/N。

第27圖顯示包含一已終端化「laqi-b」共享之電路之示意圖。第27圖所示電路全體標示以2700。須注意電路2700極為類似第20圖所示電路2000。如此相同裝置標示以相同元件符號。但可見待測元件2084a至2084n由表示待測元件2084a至2084n之輸入電容之電容2784a至2784n置換。

換言之，於實際電路中，電容2784a至2784n將不存在為專用電容，反而係由待測元件之輸入端形成。進一步，電路2700包含終端電阻器2790a至2790n。舉例言之第一終端電阻器2790a係連結於第一分支傳輸線2080a之待測元件側端與一終端電位間，該終端電位例如可為地電位或參考電位GND(或可與參考電位GND不同)。同理，第二終端電阻通過於第二分支傳輸線2080b之待測元件側端與如所示終端電位間。如此，分支傳輸線2080a至2080n之待測元件側端係使用終端電阻器2790a至2790n終結。如此，由待測元件之輸入電容2784a至2784n所造成的反射藉終端電阻器2790a至2790n至少部分減少。

如前文說明，終端電阻器2790a至2790n將造成分支傳輸線的終結，因而增加匹配。如此，可減少於待測元件測試插座之反射或於待測元件輸入端之反射。電阻R_T 例如可選擇為大於或等於分支傳輸線之特性阻抗Z₃ 。

第28圖顯示於第一待測元件連結線(例如於第一分支傳輸線1480a之待測元件側端)之每秒1十億位元(Gbps)之資料率的所謂的「眼圖」。第28圖之眼圖全體標示為2800。橫座標2810使用200ps/div之刻度描述時間。縱座標2812使用200mV/div之刻度描述位準。第8圖顯示可達成充分開眼。

根據本發明之實施例例如可應用於高速記憶體測試DDR2元件。於若干實施例中可達成高達1033Mbps之資料率。但於其它實施例中，可達成又更高的資料率。

根據本發明之若干實施例可應用於多位址測試。例如可實施多位址測試x 64。但根據本發明之實施例也可應用於有更小或甚至更高共享因數之多位址測試。於若干實施例中，可使用多片插座板(例如16插座板)，各插座板提供用於二或更多元件(例如用於二個或四個元件)之待測元件插座。

根據本發明之若干實施例可應用於多位址測試_x 128。例如32片插座板可組合由四者共享使用。多位址測試資料率可高達2.5Gbps。新穎laqi-b共享構想可促成此項目標的達成。

第29圖顯示配置來供晶片測試器之待測元件介面介接一待測元件之一種測試配接器之示意代表圖。第29圖所示測試配接器全體標示為2900。測試配接器2900係配置來附接至元件測試器之測試頭。連結線可設置於測試配接器之下表面(未顯示於第29圖)，該下表面例如可與一元件測試器之測試頭的待測元件介面之POGO接腳互動。此外，測試配接器2900可提供可連結個別測試插座模組的連結線。舉例言之，測試器2900包含排列成格柵形狀之16條此種連結線來允許附接16個插座模組。插座模組2930a至2930p可配置來分配接收自測試配接器2900之相對應連結線之信號至個別待測元件插座2940a至2940n。例如，接收自插座模組連結線之個別接腳之信號可使用此處所述laqi-b共享而分配至多個測試插座2940a至2940b。如此laqi-b共享可直接應用於個別測試插座模組。但於若干其它實施例中，laqi-b共享可應用於測試配接器內部，例如應用於測試配接器之測試頭連結線與測試插座模組連結線間。

測試配接器2900例如可應用作為使用具有2之扇出因數或4之扇出因數的laqi-b共享，用於多位址測試x 64之完全DDR2介面。

於若干系統中以N=2之情況為較佳實施例。於若干其它系統中，以N=4之情況為較佳實施例。但依據特定要求而定可使用N之其它數值。

於若干實施例中，分支點214為高度努力或高度準確度設計成具有良好對稱性之通孔。否則(於無良好對稱性存在下)，可能有信號失真，於某些情況下可容許，而於若干其它情況下可能需要避免。

100．．．信號分配結構

110．．．第一信號導向結構

112．．．第一端

120．．．節點

125．．．節點

130．．．第二信號導向結構

132a-d．．．元件連結線

140．．．匹配元件

200．．．信號分配結構

210．．．第一傳輸線

212、212a、212b．．．連結線

214．．．節點、分支點

220．．．第二傳輸線

220a-d．．．分支傳輸線

222．．．分支節點或分支點

230a-d．．．分支傳輸線

232a-d．．．元件連結線

234a-d．．．(選擇性)元件

240．．．電阻器

242．．．電壓源或電源供應器

250．．．信號分配結構

300．．．信號分配結構

300a．．．連結線通孔

320a-d．．．分支傳輸線

320．．．驅動器或緩衝器

323a-d．．．元件連結線

350．．．信號分配結構

410．．．第一傳輸線

420．．．第二傳輸線

424．．．電阻器

430．．．節點

500．．．信號分配結構

510．．．驅動器或緩衝器

520．．．纜線

530．．．待測元件板

540．．．插座板纜線發射點或轉換頻道通孔

550．．．節點

554．．．電阻器

560．．．第二傳輸線

570．．．分支節點

580a-d．．．分支傳輸線、印刷電路板線跡、PCB線跡

582a-d．．．待測元件連結線

584a-d．．．待測元件

600．．．線圖代表圖

610．．．橫座標

612．．．縱座標

614．．．曲線

700．．．測試配置

710a-d．．．自動測試設備驅動器通道

712a-d．．．待測元件

714a-d．．．自動測試設備接收器通道

750．．．測試配置

760a-d．．．自動測試設備驅動器通道

762a-d．．．待測元件

764a-d．．．自動測試設備接收器通道

800．．．拓樸結構

810．．．緩衝器或驅動器

812．．．第一傳輸線

814．．．端、第二端

820．．．第二傳輸線

821．．．第一端

822．．．第三傳輸線

823．．．第一端

830．．．第一端節點

840．．．第一待測元件

842．．．第二待測元件

850．．．測試配置

860．．．緩衝器或驅動器

870．．．第一傳輸線部分

872．．．第二傳輸線部分

874．．．第三傳輸線部分

880．．．第一節點

882．．．第一待測元件

884．．．分支連結線或分接連結線

890．．．第二節點

892．．．第二待測元件

894．．．第二分支連結線或第二分接連結線

896．．．終端電路

896a．．．終端電壓源

896b．．．特性阻抗

900．．．電路配置

910．．．驅動器

920．．．第一傳輸線

930．．．分支點或分支節點

940．．．第二傳輸線

942．．．第三傳輸線

950．．．第二分支點或分支節點

960．．．第四傳輸線

962．．．第五傳輸線

1000．．．電路配置

1010．．．驅動器或緩衝器

1020．．．已分接的傳輸線

1020a-e．．．傳輸線部分

1030a-d．．．待測元件

1040．．．終端電路

1100．．．等效電路

1130a-d．．．電容、寄生輸入電容

1150．．．分接點

1170．．．信號

1172．．．橫座標

1174．．．縱座標

1176．．．線

1178a-c．．．反射

1200．．．方法

1210．．．提供步驟

1220．．．前傳步驟

1230．．．反射步驟

1240．．．前傳步驟

1300．．．Y字形共享拓樸結構

1310．．．驅動器或緩衝器

1320．．．纜線

1340．．．分支通孔或分叉通孔

1350．．．分接點

1354．．．電阻器

1360．．．第二傳輸線

1370．．．分支節點

1380a-n．．．分支傳輸線

1382a-n．．．元件連結線

1384a-n．．．元件

1400．．．分叉通孔結構、分叉通孔

1420．．．第一傳輸線

1440．．．分叉通孔

1454．．．終端電阻器、分叉電阻器

1480a-d．．．分支傳輸線

1500．．．線圖代表圖

1510．．．橫座標

1512．．．縱座標

1520、1520a-d．．．曲線或線跡

1600．．．分叉通孔結構

1620．．．第一傳輸線

1650．．．第一通孔

1650a．．．耦接點

1654．．．終端電阻器或分叉電阻器

1660．．．信號分配結構、信號***結構

1662a-d．．．傳導線跡

1664a-d．．．通孔

1680a-d．．．分支傳輸線

1700．．．線圖代表圖

1710．．．橫座標

1712．．．縱座標

1802．．．輸出驅動器或輸出緩衝器

1804．．．傳輸線

1810．．．分叉點

1814、1816．．．分支

1824、1826．．．輸入電容

2000．．．電路

2010．．．驅動器或緩衝器

2020．．．第一傳輸線

2050．．．第四節點或分支節點

2054．．．電阻器

2060．．．第二傳輸線

2070．．．分支節點或分叉節點

2080a-n．．．分支傳輸線

2082a-n．．．待測元件連結線

2084a-n．．．待測元件

2100．．．電路

2300．．．線圖代表圖

2310．．．橫座標

2312．．．縱座標

2320．．．曲線

2400．．．線圖代表圖

2410．．．橫座標

2412．．．第一縱座標

2414．．．第二縱座標

2420、2422．．．重合曲線

2500．．．線圖代表圖

2510．．．橫座標

2512．．．縱座標

2520．．．曲線

2600．．．線圖代表圖

2610．．．橫座標

2612．．．縱座標

2620．．．曲線

2700．．．電路

2784a-n．．．電容

2790a-n．．．終端電阻器

2800．．．眼圖

2810．．．橫座標

2812．．．縱座標

2900．．．測試配接器、測試器

2930a-p．．．插座模組

2940a-d．．．待測元件插座

GND．．．參考電位

Lm、Ln．．．層

Lm-2、Lm-1、Lm、Lm+1、Lm+2．．．傳導層

R、R_M ．．．電阻

Tl3a-d．．．傳輸線

Z₁ 、Z₂ 、Z₃ 、Z_L ．．．阻抗

Z_SV1 、Z_SV2 ．．．阻抗

Z_TL1 ．．．第一特性阻抗

Z_TL2 ．．．第二特性阻抗

Ztl3．．．特性阻抗

第1圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；

第2a圖及第2b圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；

第3a圖及第3b圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；

第4a、4b及4c圖顯示匹配狀況之線圖代表圖；

第5圖顯示根據本發明之一實施例一種信號分配結構之方塊示意圖；

第6圖顯示可存在於根據第5圖之信號分配結構之一信號之線圖代表圖；

第7a圖顯示用於傳統並列測試之一待測元件介面之方塊示意圖；

第7b圖顯示用於巨量並列測試之一驅動器共享待測元件介面之方塊示意圖；

第8a圖顯示習知Y字形共享拓樸結構之方塊示意圖；

第8b圖顯示習知雛菊鏈拓樸結構之方塊示意圖；

第9圖顯示Y字形共享拓樸結構之方塊示意圖；

第10圖顯示雛菊鏈拓樸結構之方塊示意圖；

第11圖顯示雛菊鏈拓樸結構之等效電路及信號降級之代表圖；

第12圖顯示根據本發明之一實施例用以分配一信號至多個元件之方法之流程圖；

第13圖顯示Y字形共享拓樸結構之方塊示意圖；

第14圖顯示根據本發明之一實施例，使用一通孔於一多層印刷電路板上用以實施一分支之一種物理結構之示意代表圖；

第15圖顯示使用第14圖所示結構之測量得之信號之線圖代表圖；

第16圖顯示根據本發明之一實施例，於一多層印刷電路板上用以實施一分支之一種物理結構之示意代表圖；

第17圖顯示使用第15圖所示結構所得模擬信號之線圖代表圖；

第18圖顯示配置用於反射信號部分與折射信號部分抵消之一種Y字形共享電路之示意圖；

第19圖顯示使用習知辦法用於由四者Y字形共享之電路之示意圖；

第20圖顯示用於有N之扇出之Y字形共享的「laqi-b」辦法之示意圖；

第21圖顯示使用50歐姆分支及N=4之扇出，用於由四者「laqi-b」共享之電路之示意圖；

第22圖顯示具有100歐姆分支之用於由四者「laqi-b」共享之電路之示意圖；

第23圖顯示具有4之扇出因數之用於「laqi-b」共享之期望分叉電阻值與一給定分支阻抗間之關係之線圖代表圖；

第24圖顯示用於由四者「laqi-b」共享之擺幅及上升時間(TAU=Z₃ x 1.5pF)呈分支阻抗之函數之線圖代表圖；

第25圖顯示於習知由四者雛菊鏈共享之於第一待測元件(DUT1)之階級響應之線圖代表圖；

第26圖顯示具有100歐姆分支之由四者「laqi-b」共享之於第一待測元件(DUT1)之階級響應之線圖代表圖；

第27圖顯示用於已終端化之「laqi-b」共享之電路之示意圖；

第28圖顯示於一第一待測元件用於1Gbps資料率之眼圖；及

第29圖顯示多位址測試介面之線圖代表圖，其中可應用「laqi-b」共享。

100．．．信號分配結構

110．．．第一信號導向結構

112．．．第一端

120．．．節點

125．．．節點

130．．．第二信號導向結構

132a-d．．．元件連結線

140．．．匹配元件

Claims (23)

1. 一種用以分配一信號至多個元件連結線之信號分配結構，該信號分配結構包含：一第一信號導向結構，包含一第一特性阻抗；一節點，其中該第一信號導向結構係耦接至該節點；一第二信號導向結構，包含一條或多條傳輸線，其中該第二信號導向結構之該一條或多條傳輸線係耦接於該節點與該等多個元件連結線間，及其中由該節點側視之，該第二信號導向結構包含一第二特性阻抗，其係低於該第一特性阻抗；及連結至該節點之一匹配元件；其中該匹配元件係配置來由該第二信號導向結構側視之，將於該節點之阻抗匹配至該第二阻抗，同時由該第一信號導向結構側視之，增加於該節點之阻抗與該第一阻抗間之不匹配。
2. 如申請專利範圍第1項之信號分配結構，其中該第一信號導向結構包含耦接至該節點之一第一傳輸線；及其中該第二信號導向結構包含一單一第二傳輸線。
3. 如申請專利範圍第1項之信號分配結構，其中該第一阻抗係於30歐姆至70歐姆之範圍。
4. 如申請專利範圍第2項之信號分配結構，其中該第二傳輸線係行進通過於該節點與一分支點間；及其中該信號分配結構包含自該分支點分支之多個Y 字形共享分支。
5. 如申請專利範圍第4項之信號分配結構，其中該等單一Y字形共享分支之阻抗偏離該第一信號導向結構之阻抗達不超過該第一信號導向結構之阻抗之30%；及其中該第二信號導向結構之阻抗係匹配該Y字形共享分支之一聯合阻抗，使得該第二信號導向結構之阻抗係小於該第一信號導向結構之阻抗。
6. 如申請專利範圍第4項之信號分配結構，其中該Y字形共享分支之阻抗係於30歐姆至70歐姆之範圍。
7. 如申請專利範圍第1項之信號分配結構，其中該第一信號導向結構包含耦接至該節點之一第一傳輸線；其中該第二信號導向結構包含連結至該節點之多個Y字形共享分支；及其中由該節點側視之，該Y字形共享分支之聯合阻抗係小於該第一傳輸線之阻抗。
8. 如申請專利範圍第7項之信號分配結構，其中該第一傳輸線之阻抗係於30Ω至70Ω之範圍；及其中該等單一Y字形共享分支之阻抗係於30Ω至70Ω之範圍。
9. 如申請專利範圍第7項之信號分配結構，其中該等單一Y字形共享分支之阻抗偏離該第一傳輸線之阻抗達不超過該第一傳輸線之阻抗之30%。
10. 如申請專利範圍第1項之信號分配結構，其中該匹配元件包含連結至該節點之一電阻器。
11. 如申請專利範圍第1項之信號分配結構，其中該匹配元件係連結於該節點與一恆定電位節點間。
12. 如申請專利範圍第1項之信號分配結構，其中該匹配元件係連結於該節點與配置來對該節點施加偏壓之一電源供應器間。
13. 如申請專利範圍第1項之信號分配結構，其中該第一信號導向結構、節點、第二信號導向結構及元件連結線係設置於用於以元件測試器之一待測元件板上。
14. 如申請專利範圍第1項中之信號分配結構，其中該第一信號導向結構包含一第一傳輸線及一連結線件；其中該節點及該第二傳輸結構係設置於一待測元件板上；及其中該第一傳輸線係透過該連結線而耦接至該節點。
15. 如申請專利範圍第14項之信號分配結構，其中該連結線元件包含耦接至該節點之一通孔及耦接至該第一傳輸線之一接腳，其中該接腳係設置來可卸式接觸該通孔。
16. 如申請專利範圍第1項之信號分配結構，其中該信號分配結構包含一已匹配的驅動器；其中該第一傳輸線係行進通過於該已匹配的驅動器之一輸出端與該節點間；及其中該已匹配的驅動器之輸出阻抗係匹配該第一傳輸線之阻抗。
17. 如申請專利範圍第1項之信號分配結構，其中該第一信 號導向結構之阻抗係於40歐姆至60歐姆之範圍。
18. 如申請專利範圍第1項之信號分配結構，其中該信號分配結構係配置來透過該第一信號導向結構，透過該節點及透過該第二信號導向結構，提供由一驅動器所產生之一共用輸入信號至多個元件。
19. 如申請專利範圍第1項之信號分配結構，其中該信號分配結構係配置使得透過該第二信號導向結構朝向該節點行進之已反射的信號組分被吸收於該匹配元件或吸收於該第一信號導向結構之一終端。
20. 如申請專利範圍第1項之信號分配結構，其中該節點係使用垂直延伸貫穿一多層印刷電路板之一分支通孔，及使用一信號***結構形成，其中該第一信號導向結構係耦接至該分支通孔之一第一端，其中該匹配元件係耦接至該分支通孔之一第二端，其中該信號***結構係形成於該多層印刷電路板之一傳導層，其中該信號***結構係於該分支通孔之該第一端與該分支通孔之第二端間耦接至該分支通孔，及其中該信號***結構係配置來將該信號從該通孔傳播至多條分支傳輸線。
21. 如申請專利範圍第20項之信號分配結構，其中該等分支傳輸線中之第一者及該等分支傳輸線中之第二者係設置於該多層印刷電路板之不同層上， 其中該信號***結構係設置於該多層印刷電路板之另一層上，該另一層係設置於該等分支傳輸線路由通過其中之該等層間。
22. 如申請專利範圍第21項之信號分配結構，其中該第一分支傳輸線及該第二分支傳輸線係使用延伸貫穿該多層印刷電路板之通孔而耦接該信號***結構。
23. 一種用以將一信號自一驅動器分配至多個元件之方法，該方法包含：透過包含第一特性阻抗之一第一信號導向結構，提供一信號至一節點；透過該第一信號導向結構前傳入射至該節點之一部分信號至該等多個元件，其中該部分信號係透過一第二信號導向結構前傳至該等元件；透過該第一信號導向結構將入射至該節點之該信號的另一部分反射回該第一信號導向結構；及透過該第二信號導向結構，前傳入射至該節點之一信號之一信號部分至該第一信號導向結構及至該匹配元件，其中遏止透過該第二信號導向結構入射至該節點之該信號反射回該第二信號導向結構。