TWI438870B - 具有改善之尺寸可縮放性的金屬鑲嵌式金屬-絕緣體-金屬（ｍｉｍ）裝置 - Google Patents

具有改善之尺寸可縮放性的金屬鑲嵌式金屬-絕緣體-金屬（ｍｉｍ）裝置 Download PDF

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Description

具有改善之尺寸可縮放性的金屬鑲嵌式金屬－絕緣體－金屬(MIM)裝置
本發明大體上係關於記憶體裝置，且詳言之，係關於金屬－絕緣體－金屬(MIM)裝置和製造該裝置之方法。
第1和2圖顯示使用蝕刻技術製造金屬－絕緣體－金屬(MIM)裝置之方法。一開始，導電層22係設於基板20上。接著，絕緣層24設於導電層22上。然後，另一個導電層26係設於該絕緣層24上。應了解到，該導電層22、26和絕緣層可以是各種的材料。(應進一步了解，該術語(MIM)係用來說明此種裝置，即使例如，該頂層和/或底層22、26可以是非金屬的)。接著，使用標準的光微影(photolithographic)技術，係將光阻層28設於導電層26之上，該光阻層28係如所示被圖案化。使用該圖案化之光阻層28作為遮罩(mask)，該暴露的材料被蝕刻掉以去除部分的導電層22、絕緣層24、和導電層26，用以在基板20上形成餘留的MIM堆疊30。然後去除光阻28，得到形成於基板20上包含電極22A、切換層24A、和電極26A之MIM裝置30。
將了解到，必須適當地形成裝置堆疊以確保裝置30之適當操作。例如，高度希望蝕刻劑(etchant)提供對電極22、26和絕緣層24之材料適當、均勻的蝕刻，而留下基板20之暴露材料大致上完整(蝕刻劑之“選擇性(selectivity)”是指適當去除選擇之材料而留下與之接觸之其他的材料大致上完整的能力)。當第2圖之MIM裝置30顯示為以理想方式形成時，則發生了下列情況：取決於選擇用於電極22、26和絕緣層24的材料、和所使用之蝕刻劑，可能發生該層22、24、26之材料之非均勻蝕刻，造成該MIM堆疊30之不適當形態(例如，也許一層被蝕刻較其他的層更快速，造成該層較其他的層被蝕刻掉更多的量)。此外，也許發生不希望的基板20和層22、24、26的挖鑿(gouging)。這些現象導致所得到之記憶體裝置之效能的劣化。
上述方法除了限制尺寸可縮放性(scaleability)外，尚造成較無效率的製造方法。
因此，需要一種可避免上述問題發生之方法，提供具有改進尺寸可縮放性之適當的和一致的形成MIM裝置。
本發明之製造記憶體裝置之方法包括提供介電層；於該介電層中設置開口；於該開口中設置第一導電主體；於該開口中設置切換主體(switching body)，該第一導電主體和切換主體填滿該開口；以及在該切換主體之上設置第二導電主體。
藉由下列詳細說明的考慮，配合所附之圖式，能夠較佳地了解本發明。對於熟悉此項技藝者由參照下列所示和說明之本發明之實施例，該實施例僅例示施行本發明之最佳模式，而能夠容易地了解本發明。亦應了解到，本發明能夠有其他的實施例，和其幾個細部地方能夠予以修飾和有各種顯著的態樣，所有之這些修飾和態樣將不會偏離本發明之範圍。因此，各圖式和詳細說明係作為例示性質用，而不能用來限制本發明。
現詳細參照本發明之特定實施例，該等實施例顯示了考量表現本發明，用來實施本發明之最佳模式。
參照第4圖，形成在半導體晶圓上之結構包含p＋半導體基板70，在該基板70中形成有n＋區72、74、76、78。與各自n＋區72、74、76、78接觸的是延伸通過SiO2 層88、SiN層90和SiO2 層92之導電W(鎢)插塞(plug)80、82、84、86。覆蓋該Si02 層92和W插塞80、82、84、86之頂部的是SiN層94。n＋區72、74沿著閘極和閘極氧化物96形成電晶體T0，以及n＋區76、78沿著閘極和閘極氧化物98形成電晶體T1。該插塞80接觸該電晶體T0之n＋源極區72，而該插塞82接觸電晶體T0之n＋汲極區74。該插塞84接觸該電晶體T1之n＋汲極區74，而該插塞86通過基板70上之W主體100接觸該電晶體T1之n＋源極區78。導電W插塞106、108接觸各自的插塞82、84並延伸穿過SiN層94和SiO2 層95。
例如SiN或SiON層或ARC雙層110之氮化物沉積在所產生結構之上，達到例如1000埃()之厚度。使用標準光微影技術，設置開口112、114穿過各自插塞106、108之上之氮化物層110。導電層116沉積在所產生結構上，於該氮化物層110上和該開口112、114中接觸該插塞106、108。該導電層116可以例如是鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、氮化鎢(WN)、鎳(Ni)、鈷(Co)、鋁(Al)、銅(Cu)或任何其他適當的材料。可使用例如物理氣相沉積(PVD)、原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強式化學氣相沉積(PECVD)或金屬有機化學氣相沉積(MOCVD)來進行沉積。
參照第5圖，係進行化學機械研磨步驟，其中係去除覆蓋該氮化物層110之該層116之部分(亦即，過度負載部分)，並暴露氮化物層110其本身，以及導電主體116A、116B係形成在各自的開口112、114，填滿各自的開口112、114。接著，係進行熱氧化作用步驟，其中各導電主體之頂端部分轉變成其氧化物，形成切換主體118A、118B，而使得該餘留之導電主體116A和該切換主體118A以在該開口112上且與之接觸之方式填滿該開口112，以及該餘留之導電主體116B和該切換主體118B以在該開口114上且與之接觸之方式填滿該開口114。可使用譬如離子植入和電漿氧化作用之其他過程以形成該切換主體。
參照第6圖，導電層120係沉積在所產生結構上。該導電層120可以是例如Ta、TaN、Ti、TiTiN、W、WN、Ni、Co、Al、Cu或任何其他適合的材料。沉積可以用例如PVD、ALD、CVD、PECVD或MOCVD來進行。使用標準光微影技術，係圖案化該導電層120以形成導電主體120A、120B，導電主體120A在切換主體118A上且與之接觸，以及導電主體120B在切換主體118B上且與之接觸。
包覆介電層(encapsulating dielectric layer)122，例如用SiN、SiC、或雙層之SiN/SiON、SiC/SiN、或SiC/SiON係沉積在所產生結構上。於此沉積前，可進行氧化預處理以改進附著力和形成橫越共同表面之絕緣層。使用標準光微影技術，開口123、124係設於該層122中以暴露導電主體120A、120B。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層(glue layer)128、130連接到該導電主體120A、120B。作為於此和其他實施例中的顯示和說明包覆層(於此實施例中為層122)之替代實施例，可免除該包覆層並直接沉積後續設置之金屬層(於此實施例中為層126)。
該導電主體116A(電極)、切換主體118A、和導電主體120A(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體116B(電極)、切換主體118B、和導電主體120B(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。本方法為金屬鑲嵌製程(damascene process)，其中元件設在溝槽中，並對其進行化學機械平面化製程。如將所看到的，使用此方法，不使用蝕刻來形成MIM裝置，以避免上述之問題。切確來說，使用如提出說明為高效率和簡單的方法。再者，此方法允許對製造此結構時之尺寸可縮放性的改進。
第7至9圖顯示本發明之第二實施例。於此實施例中，參照第7和8圖，該氮化物層110、開口112、114、導電主體116A、116B、和切換主體118A、118B係如第4和5圖中所示形成。然而，當下一個步驟，參照第9圖，包覆介電層122係沉積於所產生結構上。使用標準的光微影技術，開口123、124設於層122中以暴露該切換主體118A、118B。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到切換主體118A、118B。
該導電主體116A(電極)、切換主體118A、和導電主體(亦即，黏著層128)(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體116B(電極)、切換主體118B、和導電主體120B(亦即，黏著層130)(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。此方法提供相似於關於上述第4至6圖實施例所提出方法之優點，並不需要形成導電主體120A、120B。
第10至12圖顯示本發明之第三實施例。於此實施例中，參照第10和11圖，該氮化物層110、開口112、114、和導電主體116A、116B係形成如第4和5圖中所示。然而，於此情況，並未如先前所述之形成切換主體。參照第12圖，倒是切換材料140之層係沉積在所產生結構上，與該氮化物層110和導電主體116A、116B接觸。其次，導電層142係沉積在切換材料140之層上。使用標準的光微影技術，該導電層142和切換材料140之層係如所示被圖案化，而使得導電主體142A在切換主體140A上，和導電主體142B在切換主體140B上，而且切換主體140A在導電主體116A上和切換主體140B在導電主體116B上。
包覆介電層122係沉積在所產生結構上。使用標準的光微影技術，開口123、124係設於層122中以暴露導電主體142A、142B。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到該導電主體142A、142B。
該導電主體116A(電極)、切換主體140A、和導電主體(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體116B(電極)、切換主體140B、和導電主體142B(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
第13至15圖顯示本發明之第四實施例。於此實施例中，參照第13和14圖，該SiO2 層95、開口112、114、和導電主體116A、116B係形成如第10和11圖中。其次(第15圖)，例如SiN層150之介電質係沉積在所產生結構上，並使用標準的光微影技術，係在其中設置開口152、154。切換材料156之層係沉積在所產生結構上，填滿於介電層150中之開口152、154並接觸該導電主體116A、116B。進行化學機械研磨步驟以從介電層150之上去除切換材料層156之部分，而使得切換主體156A、156B留在該介電層150之該開口152、154中而填滿該介電層150中之該開口152、154。
其次，導電層160係沉積在所產生結構上。使用標準的光微影技術，該導電層160係如所示被圖案化，而使得導電主體160A在切換主體156A上，和導電主體160B在切換主體156B上。
包覆介電層122係沉積在所產生結構上。使用標準的光微影技術，開口123、124係設於層122中以暴露導電主體160A、160B。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到導電主體160A、160B。
該導電主體116A(電極)、切換主體156A、和導電主體160A(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體116B(電極)、切換主體156B、和導電主體160B(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
第16至18圖顯示本發明之第五實施例。於此實施例中，參照第16和17圖，該氮化物層110、開口112、114、和導電主體116A、116B係形成如第10和11圖中。其次(第18圖)，例如SiN層150之介電質係沉積在所產生結構上，並使用標準的光微影技術，在其中設置開口152、154。切換材料156之層係沉積在所產生結構上，填滿於介電層150中之開口152、154並接觸該導電主體116A、116B。進行化學機械研磨步驟以從介電層150之上去除切換材料層156之部分，而使得切換主體156A、156B留在該介電層150中之開口152、154中而填滿該介電層150中之開口152、154。
包覆介電層122係沉積在所產生結構上。使用標準的光微影技術，開口123、124係設於層122中以暴露該導電主體156A、156B。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到該導電主體156A、156B。
該導電主體116A(電極)、切換主體156A、和導電主體(亦即，黏著層128)(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體116B(電極)、切換主體156B、和導電主體(亦即，黏著層130)(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
第19至24圖顯示本發明之第六實施例。於此實施例中，相似於前面的實施例，開口200、202係設於該氮化物層110中。作為下一個步驟，例如SiN、SiC、或非導電金屬氧化物之絕緣層204係沉積於所產生結構上(第19圖)。使用標準的光微影技術係去除與該插塞106、108接觸之絕緣層204之部分，造成第20圖之結構。
導電層214係沉積於所產生結構上、於該氮化物層110上和於該餘留開口216、218中與插塞106、108接觸(第21圖)。參照第22圖，進行化學機械研磨步驟，其中去除覆蓋該氮化物層110之層214之部分和絕緣層204之部分，並暴露氮化物層110其本身，以便設置絕緣壁206、208於該開口200中，和設置絕緣壁210、212於該開口202中。導電主體214A、214B係形成在該各自的餘留開口216A、216B，填滿該開口216A、216B。接著，如前面所述係形成切換主體220A、220B，而使得該餘留之導電主體214A和切換主體220A以在餘留開口216上且與之接觸之方式填滿該餘留開口216，以及該餘留之導電主體214B和切換主體220B以在餘留開口218上且與之接觸之方式填滿該餘留開口218。該導電主體214A和切換主體220A位於該壁206、208之間，而該導電主體214B和切換主體220B位於壁210、212之間。
其次，導電層230係沉積於所產生結構上。使用標準的光微影技術，圖案化該導電層230以形成導電主體230A、230B，導電主體230A在切換主體220A上且與之接觸，以及導電主體230B在切換主體220B上且與之接觸(第23圖)。
參照第23和24圖，例如SiN或SiC之絕緣層232係沉積於所產生結構上。包覆介電層122係沉積於所產生結構上。使用標準的光微影技術，設置開口123、124於層122和層232中以暴露該導電主體230A,203B。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到導電主體230A、230B。
該導電主體214A(電極)、切換主體220A、和導電主體230A(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體214B(電極)、切換主體220B、和導電主體230B(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
第25至29圖顯示本發明之第七實施例。於此實施例中，相似於前面的實施例，開口200、202係設於氮化物層110中。作為下一個步驟，例如TiN、TaN、TiN、或WN之導電層240係沉積於所產生結構上(第25圖)。
導電層254係沉積於所產生結構上、和於餘留開口256、258中(第26圖)。參照第27圖，進行化學機械研磨步驟，其中去除覆蓋該氮化物層110之層254之部分和覆蓋該氮化物層110之導電層240之部分，得到第27圖之結構，具有導電壁242、244，和連接該壁242、244之導電連接部分246，全都在該開口200內，以及具有導電壁248、250，和連接該壁248、250之導電連接部分252，全都在該開口202內。暴露氮化物層110其本身，而導電主體254A、254B係形成於各自的餘留開口256、258中，填滿該各自的開口256、258。接著，如前面所述形成切換主體260A、260B，而使得該餘留之導電主體254A和切換主體260A以在該餘留開口256上且與之接觸之方式填滿該餘留開口256，以及該餘留之導電主體254B和切換主體260B以在該餘留開口258上且與之接觸填滿該餘留開口258。該導電主體254A和切換主體260A位於壁242、244之間，於部分246上具有導電主體254A，而該導電主體254B和切換主體260B位於該壁248、250之間，於部分252上具有導電主體254B。
其次，該導電層262係沉積於所產生結構上。然後，例如TiN、TaN、TiN、或WN之導電層264係沉積於導電層262上。使用標準的光微影技術，係圖案化該導電層262和導電層264以形成導電主體266、268，導電主體266在切換主體260A上且與之接觸，以及導電主體268在切換主體260B上且與之接觸(第28圖)。
包覆介電層122係沉積在所產生結構上。使用標準的光微影技術，設置開口123、124於該層122中以暴露該導電主體266、268。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到導電主體266、268。
該導電主體254A(電極)、切換主體260A、和導電主體(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體254B(電極)、切換主體260B、和導電主體268(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
第30至34圖顯示本發明之第八實施例。第30至31圖之製程步驟相似於第25至26圖之製程步驟。第31圖之結構係被化學機械地研磨，得到第32圖之結構。接著(第33圖)，譬如SiN之介電層270係沉積於所產生結構上，並在其中設有開口272、274。切換材料層276係沉積於所產生結構上，填滿該介電層270中之開口272、274，並接觸該導體254A、254B。進行化學機械研磨步驟，其中係去除覆蓋該介電層270之層276之部分，並暴露該介電層270其本身，以及切換主體276A、276B係形成在該各自的開口272、274中，填滿各自的開口272、274。然後，導電層262係沉積於所產生結構上，以及導電層264係沉積於導電層262上。使用標準的光微影技術，圖案化導電層262和導電層264以形成導電主體266、268，導電主體266在切換主體260A上且與之接觸，以及導電主體268在切換主體260B上且與之接觸。
包覆介電層122係沉積在所產生結構上。使用標準的光微影技術，開口123、124係設於層122中以暴露導電主體266、268。導電金屬層126係沉積於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到導電主體266、268(第34圖)。
該導電主體254A(電極)、切換主體276A、和導電主體266(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體254B(電極)、切換主體276B、和導電主體268(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
第35至39圖顯示本發明之第九實施例。第33至36圖之製程步驟相似於第19至20圖之製程步驟。第36圖之結構係被化學機械地研磨，得到第37圖之結構。接著，參照第38圖，例如SiN層280之介電質係沉積於所產生結構上，並在其中係設有開口282、284。切換材料層286係沉積於所產生結構上，填滿該介電層280中之開口282、284，並接觸該導體214A、214B。進行化學機械研磨步驟，其中係去除覆蓋該介電層280之層286之部分(亦即，過度負載部分)，並暴露該氮化物層280其本身，以及切換主體286A、286B係形成在該各自的開口272、274中，填滿該各自的餘留開口282、284。其次，導電層292係沉積於所產生結構上，並如所示被圖案化，形成導電主體292、294，與該各自切換主體286A、286B接觸，以及例如SiN之絕緣層係沉積在所產生結構上。
包覆介電層122係沉積在所產生結構上。使用標準的光微影技術，設置開口123、124於該層122和該層296中以暴露導電主體292、294。導電金屬層126係設於所產生結構上，藉由導電Ti/TiN黏著層128、130連接到導電主體292、294(第39圖)。
該導電主體214A(電極)、切換主體286A、和導電主體292(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體214B(電極)、切換主體286B、和導電主體298(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。
第40至44圖顯示本發明之第九實施例。第40至41圖之製程步驟相似於第19至20圖之製程步驟。第41圖之結構係被化學機械地研磨，得到第42圖之結構。接著(第43和44圖)，介電層280係沉積於所產生結構上，並在其中設有開口282、284。切換材料層286係沉積於所產生結構上，填滿該介電層280中之開口282、284，並接觸該導體214A、214B。進行化學機械研磨步驟，其中係去除覆蓋該介電層280之層286之部分，並係暴露介電層280其本身，以及切換主體286A、286B係形成在各自的開口282、284中，填滿該各自的開口282、284。例如SiN之絕緣層300係沉積在所產生結構上，以及包覆介電層122係沉積在絕緣層300上。使用標準的光微影技術，開口123、124係設於絕緣層300和介電層122中，暴露該切換主體286A、286B。導電金屬層126係設於所產生結構之上，藉由導電Ti/TiN黏著層128、130連接到該切換主體286A、286B。
該導電主體214A(電極)、切換主體286A、和導電主體(亦即，黏著層128)(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置132。同樣情況，該導電主體214B(電極)、切換主體286B、和導電主體(亦即，黏著層130)(電極)形成金屬－絕緣體－金屬(MIM)記憶體裝置134。
本方法提供用來形成金屬－絕緣體－金屬(MIM)裝置之各種金屬鑲嵌製程。該各種方法於適當形成此等裝置是明確且有效的。尤其是，避免了關於蝕刻材料以形成裝置提出之問題。此外，本方法提供裝置之高度的尺寸可縮放性。
已提出本發明之實施例之上述說明用於顯示和說明目的。並不欲認為已完全描述了本發明，或限制本發明於精確揭露的形式。鑑於上述之說明，可知其他的修正或變化是可能的。
已選擇和說明各實施例，以提供本發明之原理和其實際應用之最佳例示，由此使熟悉此項技術之一般技術人員能夠使用本發明於各種實施例和各種修飾，如適合於考慮之特定的使用。所有的此等修飾和變化是在如由所附申請專利範圍所決定之本發明之範圍內，當依照公平、合法和公正取得權利之最寬範圍。
20．．．基板
22、26、116、120、142、160、214、230、240、254、262、264．．．導電層
22A、26A．．．電極
24、204、232、300．．．絕緣層
24A．．．切換層
28．．．光阻層
30．．．MIM堆疊
70．．．半導體基板
72、78．．．n＋源極區
74、76．．．n＋汲極區
80、82、84、86．．．導電W插塞
88、92、95．．．SiO2 層
90、94．．．SiN層
96、98．．．閘極和閘極氧化物
100．．．W主體
106、108．．．導電W插塞
110．．．SiN或SiON層或ARC雙層、氮化物層
112、114、123、124、152、154、200、202、216、216A、216B、218、256、258、272、274、282、284．．．開口
116A、116B、120A、120B、142A、142B、160A、160B、214A、214B、230A、230B、254A、254B、266、268、294、298．．．導電主體
118A、118B、140A、140B、156A、156B、220A、220B、260A、260B、276A、276B、286A、286B．．．切換主
122．．．包覆介電層
126．．．導電金屬層
128、130．．．導電Ti/TiN黏著層
132、134．．．MIM記憶體裝置
140、156．．．切換材料
150．．．介電層、SiN層
206、208、210、212．．．絕緣壁
242、244、248、250．．．導電壁
246、252．．．導電連接部分
270．．．介電層
276、286．．．切換材料層
280．．．介電層、SiN層、氮化物層
292．．．導電層、導電主體
T0、T1．．．電晶體
本發明之可靠特性之新穎特徵係提出於所附申請專利範圍中。然而，本發明其本身以及其使用之較佳模式，和它的進一步之目的和優點，將可藉由參照以上例示之詳細說明，並配合所附的圖式，而予最佳之了解，其中：第1至3圖顯示依照先前技術方法形成MIM之製程步驟；第4至6圖顯示依照本發明形成第一實施例MIM裝置之製程步驟；第7至9圖顯示依照本發明形成第二實施例MIM裝置之製程步驟；第10至12圖顯示依照本發明形成第三實施例MIM裝置之製程步驟；第13至15圖顯示依照本發明形成第四實施例MIM裝置之製程步驟；第16至18圖顯示依照本發明形成第五實施例MIM裝置之製程步驟；第19至24圖顯示依照本發明形成第六實施例MIM裝置之製程步驟；第25至29圖顯示依照本發明形成第七實施例MIM裝置之製程步驟；第30至34圖顯示依照本發明形成第八實施例MIM裝置之製程步驟；第35至39圖顯示依照本發明形成第九實施例MIM裝置之製程步驟；以及第40至44圖顯示依照本發明形成第十實施例MIM裝置之製程步驟。
95．．．SiO2 層
110．．．SiN或SiON層或ARC雙層、氮化物層
123、124．．．開口
120．．．導電層
116A、116B、120A、120B．．．導電主體
118A、118B．．．切換主體
122．．．包覆介電層
126．．．導電金屬層
128、130．．．導電Ti/TiN黏著層
132、134．．．MIM記憶體裝置

Claims (22)

  1. 一種製造記憶體裝置之方法，包括：設置介電層；於該介電層中設置開口；於該介電層中之該開口中沉積絕緣壁，其中，該絕緣壁係直接接觸於該開口之整體深度；於該餘留開口中沉積第一導電主體；熱氧化該第一導電主體之頂部以形成切換主體，其中，該第一導電主體和該切換主體填滿該餘留開口，以及其中，該第一導電主體和該切換主體係直接接觸於該絕緣壁；以及在該切換主體之上設置第二導電主體。
  2. 如申請專利範圍第1項之方法，其中，設置該第二導電主體係藉由在該介電層和切換主體之上設置導電層及圖案化該導電層以形成該第二導電主體。
  3. 如申請專利範圍第1項之方法，其中，設置該第二導電主體係藉由在首先提及之介電層和切換主體之上設置該第二介電層、在該第二介電層中設置開口、及於該第二介電層中之該開口中設置該第二導電主體。
  4. 一種製造記憶體裝置之方法，包括：設置第一介電層；於該第一介電層中設置開口；於該第一介電層中之該開口中設置第一導電主體以填滿該第一介電層中之該開口； 設置第二介電層；於該第二介電層中設置開口；於該第二介電層中之該開口中設置切換主體，以填滿該第二介電層中之該開口；以及在該切換主體之上設置第二導電主體。
  5. 如申請專利範圍第4項之方法，其中，設置該第二導電主體係藉由在該第二介電層和切換主體之上設置導電層及圖案化該導電層以形成該第二導電主體。
  6. 如申請專利範圍第4項之方法，其中，設置該第二導電主體係藉由在第二提及之介電層和切換主體之上設置第三介電層、在該第三介電層中設置開口、及於該第三介電層中之該開口中設置該第二導電主體。
  7. 一種製造記憶體裝置之方法，包括：設置介電層；於該介電層中設置開口；於該介電層中之該開口中沉積絕緣壁，其中，該絕緣壁係直接接觸於該開口之整體深度；於該介電層中之該餘留開口中沉積第一導電主體，以填滿該介電層中之該開口；熱氧化該第一導電主體之頂部以形成切換材料層，其中，該第一導電主體和該切換主體填滿該開口，以及其中，該第一導電主體和該切換主體係直接接觸於該絕緣壁；於該切換材料層之上設置導電層。
  8. 一種製造記憶體裝置之方法，包括：設置介電層；於該介電層中設置開口；於該介電層中之該開口中沉積絕緣壁，其中，該絕緣壁係直接接觸於該開口之整體深度；於該介電層中之該餘留開口中沉積第一導電主體，其中，該第一導電主體之長度係直接接觸於該絕緣壁；熱氧化該第一導電主體之頂部以形成切換主體，其中，該第一導電主體和切換主體填滿該餘留開口，以及其中，該第一導電主體和該切換主體係直接接觸於該絕緣壁；以及於該切換主體之上設置第二導電主體。
  9. 一種製造記憶體裝置之方法，包括：設置第一介電層；於該第一介電層中設置開口；於該第一介電層中之該開口中設置絕緣壁；於該第一介電層中之該餘留開口中設置第一導電主體，以填滿該第一介電層中之該餘留開口；設置第二介電層；於該第二介電層中設置開口；於該第二介電層中之該開口中設置切換主體，以填滿該第二介電層中之該開口；以及在該切換主體之上設置第二導電主體。
  10. 如申請專利範圍第9項之方法，其中，設置該第二導電 主體係藉由在該第二介電層和切換主體之上設置導電層及圖案化該導電層以形成該第二導電主體。
  11. 如申請專利範圍第9項之方法，其中，設置該第二導電主體係藉由在第二介電層和切換主體之上設置第三介電層、在該第三介電層中設置開口、及於該第三介電層中之該開口中設置該第二導電主體。
  12. 一種製造記憶體裝置之方法，包括：設置介電層；於該介電層中設置開口；於該介電層中之該開口中沉積導電壁，和設置連接該等導電壁之導電連接部分；於該介電層中之該餘留開口中沉積第一導電主體，其中，該第一導電主體之長度係直接接觸於該絕緣壁；熱氧化該第一導電主體之頂部以形成切換主體，其中，該第一導電主體和切換主體填滿該餘留開口，以及其中，該第一導電主體和該切換主體係直接接觸於該絕緣壁；以及在該切換主體之上設置第二導電主體。
  13. 一種製造記憶體裝置之方法，包括：設置第一介電層；於該第一介電層中設置開口；於該第一介電層中之該開口中設置導電壁，和設置連接該等導電壁之導電連接部分； 於該第一介電層中之該餘留開口中設置第一導電主體，以填滿該第一介電層中之該餘留開口；設置第二介電層；於該第二介電層中設置開口；於該第二介電層中之該開口中設置切換主體，以填滿該第二介電層中之該開口；以及在該切換主體之上設置第二導電主體。
  14. 一種記憶體裝置，包括：具有開口之介電層；於該介電層之該開口中的絕緣壁，其中，該絕緣壁係直接接觸於該開口之整體深度；於該餘留開口中之第一導電層；藉由熱氧化該第一導電主體之頂部所形成之切換材料層，其中，該第一導電主體和該切換材料層係填滿該餘留開口，以及其中，該第一導電主體和該切換主體係直接接觸於該絕緣壁；以及於該開口之上和該切換材料層上之第二導電層。
  15. 如申請專利範圍第14項之記憶體裝置，復包括於該介電層中之該開口中之第一和第二絕緣壁，該第一導電層和切換材料層係在該等絕緣壁之間。
  16. 如申請專利範圍第14項之記憶體裝置，復包括於該介電層中之該開口中之第一和第二導電壁，該第一導電層和切換材料層係在該等導電壁之間。
  17. 如申請專利範圍第16項之記憶體裝置，復包括連接該 等導電壁之導電連接部分，在該導電連接部分上為該第一導電層。
  18. 一種記憶體裝置，包括：具有開口在其中之第一介電層；於該第一介電層之該開口中之第一導電層；於該第一介電層上並具有開口在其中之第二介電層；於該第二介電層之該開口中和於該第一導電層上之切換材料層；以及於該第二介電層之該開口之上和該切換材料層上之第二導電層。
  19. 如申請專利範圍第18項之記憶體裝置，復包括於該第一介電層中之該開口中之第一和第二絕緣壁，該第一導電層在該等絕緣壁之間。
  20. 如申請專利範圍第18項之記憶體裝置，復包括於該介電層中之該開口中之第一和第二導電壁，該第一導電層在該等導電壁之間。
  21. 如申請專利範圍第20項之記憶體裝置，復包括連接該等導電壁之導電連接部分，在該導電連接部分上為該第一導電層。
  22. 一種記憶體裝置，包括：具有開口在其中之介電層；於該介電層之該開口中的絕緣壁，其中，該絕緣壁係直接接觸於該開口之整體深度；於該第一介電層之該餘留開口中之第一導電主體， 該第一導電主體填滿該介電層中之該餘留開口；藉由熱氧化該第一導電主體之頂部所形成之切換材料層，其中，該第一導電主體和該切換材料層係填滿該餘留開口，以及其中，該第一導電主體和該切換主體係直接接觸於該絕緣壁；以及於該切換材料層之上之導電層。
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Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3534159A (en) * 1968-10-30 1970-10-13 Bell Telephone Labor Inc Single pickup tube color television camera system
US3833434A (en) * 1973-02-20 1974-09-03 Hitachi Ltd Method of forming multi-layer interconnections
US3877049A (en) * 1973-11-28 1975-04-08 William D Buckley Electrodes for amorphous semiconductor switch devices and method of making the same
US5260848A (en) * 1990-07-27 1993-11-09 Electromer Corporation Foldback switching material and devices
TW287313B (zh) * 1995-02-20 1996-10-01 Matsushita Electric Ind Co Ltd
JPH10125782A (ja) * 1996-10-15 1998-05-15 Sony Corp 半導体装置の製造方法
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
JP4809961B2 (ja) * 1998-08-07 2011-11-09 株式会社東芝 半導体装置及びその製造方法
KR100343287B1 (ko) * 1999-09-21 2002-07-15 윤종용 고집적 강유전체 메모리 소자의 형성 방법
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6818481B2 (en) * 2001-03-07 2004-11-16 Micron Technology, Inc. Method to manufacture a buried electrode PCRAM cell
US7102150B2 (en) * 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
KR100429877B1 (ko) * 2001-08-04 2004-05-04 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법
US7087954B2 (en) 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US6815818B2 (en) * 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US6921912B2 (en) * 2003-06-03 2005-07-26 Micron Technology, Inc. Diode/superionic conductor/polymer memory structure
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US7211819B2 (en) * 2003-08-04 2007-05-01 Intel Corporation Damascene phase change memory
JP4937495B2 (ja) * 2003-12-25 2012-05-23 新光電気工業株式会社 キャパシタ装置、電子部品実装構造及びキャパシタ装置の製造方法
US8227893B2 (en) * 2004-06-23 2012-07-24 Nec Corporation Semiconductor device with capacitor element
KR100567067B1 (ko) * 2004-06-30 2006-04-04 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
TW200620473A (en) * 2004-09-08 2006-06-16 Renesas Tech Corp Nonvolatile memory device
US7220642B2 (en) * 2004-11-12 2007-05-22 Spansion Llc Protection of active layers of memory cells during processing of other elements
JP4428228B2 (ja) * 2004-12-24 2010-03-10 エルピーダメモリ株式会社 半導体装置
DE102005001902B4 (de) * 2005-01-14 2009-07-02 Qimonda Ag Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7504652B2 (en) * 2005-07-13 2009-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change random access memory
US7606056B2 (en) * 2005-12-22 2009-10-20 Stmicroelectronics S.R.L. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array thereby manufactured
JP4437299B2 (ja) * 2006-08-25 2010-03-24 エルピーダメモリ株式会社 半導体装置及びその製造方法
US8089113B2 (en) * 2006-12-05 2012-01-03 Spansion Llc Damascene metal-insulator-metal (MIM) device

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WO2008033332A3 (en) 2008-09-18
JP5389653B2 (ja) 2014-01-15

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