TWI434415B - 鰭式場效電晶體及其製造方法 - Google Patents

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Description

鰭式場效電晶體及其製造方法
本申請案基於35 U.S.C.§ 119而主張2007年8月31日於韓國智慧財產局(KIPO)提申之韓國專利申請案案號2007－88162之優先權，其之全部內文係併入本文中以作為參考資料。
發明領域
例示實施例係關於一種場效電晶體，以及一種製造該顯示器的方法。其他的例示實施例係關於一種鰭式場效電晶體(FinFET)，以及一種製造該FinFET的方法。
 發明背景 相關技藝的說明
為了備製具有一更快速的作業速度以及增加的集成度(integration degree)之半導體裝置，一種MOS場效電晶體(MOSFET)的一通道長度已經逐步地降低。然而，於一平面MOSFET中，一電場可以經由一驅動電壓而影響平面型MOSFET，因為通道長度可以變得更短。再者，此可以於一通道驅動容量可能由於一閘極電極而被惡化之情況下造成一短通道效應。為了控制平面型MOSFET的一閥電壓，增加一通道的雜質濃度可能是需要的。然而，此可能造成相對低的載體移動性以及相對低的電流驅動力。因而，於平面型MOSFET之中，抑制短通道效應可能是困難的，因為平面型MOSFET可能具有更快速的作業速度以及增加的 集成度。
一類型的電晶體，其具有能夠降低短通道效應的一結構，可以包括一種鰭式場效電晶體(FinFET)。FinFET可以包括一主動區，其具有三維鰭片的形狀。鰭片可以由一閘極電極所圍繞。因而，一個三維通道可以沿著鰭片的一表面形成。因為通道係形成於鰭片的上表面和側壁之上，FinFET可以於相對小的水平面積內具有較大的作用通道寬度。因而，一具有FinFET之半導體裝置可以具有相對小的尺寸以及更快速的作業速度。再者，短通道效應可以由於汲極區之降低的電容而降低。為了改善FinFET的作業特性，均勻地於三維鰭片的表面之上形成源極/汲極區可能是需要的。然而，因為鰭片的本體寬度逐步地變窄且鰭片具有三維的形狀，鰭片的表面可能不容易摻雜雜質。
再者，FinFET可以具有比平面型MOSFET更高的閘極引發汲極漏(GIDL)電流。此可能是由鰭片的三維形狀造成的，該形狀可以提供介於閘極電極和汲極區之間的相對大的重疊面積。為減少GIDL電流，最小化或降低介於源極/汲極區和閘極電極之間的重疊面積可能是需要的。然而，一種用於形成源極/汲極區的製程可以包括摻雜雜質，以及藉由熱處理活化該等雜質。熱處理可以造成雜質之水平和垂直的擴散。雜質的擴散可以造成介於源極/汲極區和閘極電極之間的重疊面積之持續的增加。結果，GIDL電流可以充分地降低。
於一慣用降低GIDL電流的方法中，在形成閘極電極之 後，一偏移間隔件(offset spacer)可以形成於閘極電極的一側壁之上以降低介於源極/汲極區和閘極電極之間的重疊面積。然而，偏移間隔件可以形成於待摻雜雜質的鰭片之側壁以及閘極電極的側壁之上。因而，形成偏移間隔件的鰭片的側壁內之雜質可以不同於可不形成偏移間隔件之鰭片的上表面之內的雜質。再者，可能需要較高的能量以用通過偏移間隔件的雜質予以摻雜鰭片的側壁，其造成鰭片表面的損傷。
 發明概要
例示實施例係備製一種鰭式場效電晶體(FinFET)，其能夠降低閘極引發汲極漏(GIDL)電流且伴隨增加的容量。例示實施例亦備製一種製造上述的FinFET的方法。
依據例示實施例，一FinFET可以包括至少一主動鰭片、至少一閘極絕緣層圖案、一第一電極圖案、一第二電極圖案以及至少一對源極/汲極擴張區。該至少一主動鰭片可以形成於一基板之上。該至少一閘極絕緣層圖案可以形成於該至少一主動鰭片之上。該第一電極圖案可以形成於該至少一閘極絕緣層圖案之上。再者，該第一電極圖案可以與該至少一主動鰭片交叉。該第二電極圖案可以形成於該第一電極圖案之上。再者，該第二電極圖案可以有比該第一電極圖案的寬度更大的寬度。該等至少一對源極/汲極擴張區可以形成於在該第一電極圖案的二側之上的該主動鰭片的一表面之上。
依據例示實施例，該第一電極圖案和該第二電極圖案可以具有擁有不同的蝕刻選擇性之材料。該第一電極圖案可以包括多晶矽鍺。該第二電極可以包括多晶矽。該第一電極圖案和該第二電極圖案可以摻雜雜質，該等雜質具有實質地與該源極/汲極擴張區之內的雜質相同的傳導類型。任擇地，該第一電極圖案可以包括鈦、氮化鈦、鉭及/或氮化鉭。該第二電極圖案可以包括多晶矽。
依據例示實施例，該第一電極圖案可以具有100至大約400的一厚度。依據例示實施例，該FinFET可以進一步包括於該第一電極圖案和一第二電極圖案的側壁上的間隔件，以及於該等間隔件的各個之兩側之上的該主動鰭片的一表面之內的源極/汲極區。該等源極/汲極區可以具有比該至少一對源極/汲極擴張區的雜質濃度更高的雜質濃度。
依據例示實施例，該FinFET可以進一步包括於該至少一主動鰭片的二側之上的該基板之上的一絕緣層圖案。依據例示實施例，該至少一源極/汲極擴張區可以與該第一電極圖案的一末端重疊。依據例示實施例，該基板可以包括一單晶矽基材、一絕緣層上覆矽(SOI)基材、一絕緣層上覆矽鍺(silicon germanium－on－insulator)(SGOI)基材，或一絕緣層上覆鍺(GOI)基材。
依據例示實施例，該等至少一主動鰭片可以各別地包括於該基板的一NMOS區和一PMOS區之內的第一與第二主動鰭片，該至少一閘極絕緣層圖案可以各別地包括於該等第一與第二主動鰭片的一表面之上的第一與第二閘極絕 緣層圖案，該至少一對源極/汲極擴張區可以包括第一和第二源極/汲極擴張區，以及該FinFET可以包括於該第一電極圖案的二側之上的該第一主動鰭片的表面之內的該第一源極/汲極擴張區，該等第一源極/汲極擴張區係摻雜n型雜質，於該第二閘極絕緣層圖案之上的一第三電極圖案，該第三電極圖案係與該第二主動鰭片交叉，於該第三電極圖案之上的一第四電極圖案，該第四電極圖案具有比該第三電極圖案的寬度更大的寬度，以及於該第三電極圖案的二側之上的該第二主動鰭片的表面之內的該等第二源極/汲極擴張區，該等第二源極/汲極擴張區係摻雜p型雜質。
再者，該第三電極圖案可以包括實質地與該第一電極圖案的材料相同的材料。該第四電極圖案可以形成於該第三電極圖案之上。再者，該第四電極圖案可以有比該第三電極圖案的寬度更大的寬度。該等第二源極/汲極擴張區可以形成於該第三電極圖案的二側之上的該第二主動鰭片的一表面之內。再者，該等第二源極/汲極區可以摻雜p型雜質。
依據例示實施例，該第一電極圖案和該第二電極圖案可以具有不同的功函數。該第一電極圖案可以包括摻雜n型雜質的多晶矽鍺。該第三電極圖案可以包括摻雜p型雜質的多晶矽鍺。任擇地，該第一電極圖案和該第二電極圖案可以具有實質大約4.0eV至大約5.2eV之相同的功函數。該第一電極圖案和該第三電極圖案可以包括鈦、氮化鈦、鉭及/或氮化鉭。
於依照例示實施例的製造一FinFET的方法中，一主動鰭片可以形成於一基板之上。一閘極絕緣層圖案可以形成於該主動鰭片之上。一第一電極層與一第二電極層可以相繼地形成於該閘極絕緣層圖案之上。該第一電極層和該第二電極層可以被圖案化以形成一第一初步電極圖案和一第二電極圖案。該第一初步電極圖案可以與該主動鰭片交叉。雜質可以被佈植至該第一初步電極圖案和該第二電極圖案的二側之上的該主動鰭片的一表面之內以形成源極/汲極擴張區。該第一初步電極圖案的一側壁可以部分地移除以形成具有比該第二電極圖案的寬度更小的寬度之第一電極圖案。
依據例示實施例，該第一電極層和該第二電極層可以具有擁有不同的蝕刻選擇性之材料。該第一電極層可以包括多晶矽鍺。該第二電極層可以包括多晶矽。於例示實施例中，圖案化該第一電極層和該第二電極層可以包括形成一遮罩圖案於該第二電極圖案之上，使用該遮罩圖案作為一蝕刻遮罩予以乾式蝕刻該第二電極層以形成該第二電極圖案，以及濕式蝕刻在該第二電極圖案之下的該第一電極層以形成該第一初步電極圖案。
該第一電極層可以使用一蝕刻溶液予以濕式蝕刻，該蝕刻溶液可以包括硝酸、氟酸、乙酸，以及去離子水。依據例示實施例，部分地移除該第一初步電極圖案的側壁可以包括使用一蝕刻溶液之濕式蝕刻製程。該蝕刻溶液可以包括氫氧化銨、過氧化氫和去離子水。任擇地，該蝕刻溶 液可以包括硝酸、氟酸、乙酸，以及去離子水。任擇地，該第一電極層可以包括鈦、氮化鈦、鉭及/或氮化鉭。該第二電極層可以包括多晶矽。
依據例示實施例，形成該第一電極圖案可以包括部分地蝕刻該第一初步電極圖案以重疊該第一電極圖案與該源極/汲極擴張區的一末端。依據例示實施例，形成該源極/汲極擴張區可以包括一電漿離子佈植製程及/或一傾斜角離子佈植製程。依據例示實施例，該方法可以進一步包括形成間隔件於該第一電極圖案和一第二電極圖案的側壁上，以及用雜質摻雜於該等間隔件的各個的二側之上的該主動鰭片的一表面以形成源極/汲極區。形成該等源極/汲極區可以包括一電漿離子佈植製程及/或一傾斜角離子佈植製程。
於依照例示實施例的製造一FinFET的方法中，自一基板突出的一主動鰭片可以被形成。一閘極絕緣層圖案可以形成於該主動鰭片的一表面上。一第一電極層與一第二電極層可以相繼地形成於該閘極絕緣層圖案之上。該第二電極層可以予以圖案化以形成一第二電極圖案，該第二電極圖案係與該主動鰭片交叉。藉由該第二電極圖案暴露的該第一電極層可以予以蝕刻以形成一第一初步電極圖案。該第一初步電極圖案的一側壁可以部分地蝕刻以形成一具有比該第二電極圖案的寬度更小的寬度之第一電極圖案。藉由該第一電極圖案和該第二電極圖案暴露的該主動鰭片的表面可以予以摻雜以形成源極/汲極擴張區。
依據例示實施例，該第一初步電極圖案和該第一電極圖案可以藉由一濕式蝕刻製程形成。依據例示實施例，該方法可以進一步包括部分地移除該第一電極圖案的側壁以降低介於該第一電極圖案和該源極/汲極擴張區之間的重疊面積。
於依照例示實施例的製造一FinFET的方法中，一第一主動鰭片可以形成於一基板的一NMOS區之內。一第二主動鰭片可以形成於該基板的一PMOS區之內。一第一閘極絕緣層圖案可以形成於該第一主動鰭片之上。一第二氧化物層圖案可以形成於該第二主動鰭片之上。一第一電極層可以形成於該第一閘極絕緣層圖案之上。一第二電極層可以形成於該第一電極圖案之上。該第一電極層和該第二電極層可以予以圖案化以形成一第一初步電極圖案、一第二電極圖案、一第三初步電極圖案和一第四電極圖案。該第一初步電極圖案可以與該第一主動鰭片交叉。該第三初步電極圖案可以與該第二主動鰭片交叉。N型雜質可以予以佈植至該第一初步電極圖案和該第二電極圖案的二側之上的該第一主動鰭片的一表面之內。P型雜質可以予以佈植至該第三初步電極圖案和該第四電極圖案的二側之上的該第二主動鰭片的一表面之內。該第一初步電極圖案與該第三初步電極圖案的側壁可以部分地移除以形成一第一電極圖案和一第三電極圖案。
依據例示實施例，該FinFET可以具有擁有一致的摻雜濃度之該源極/汲極擴張區於該主動鰭片的表面之中。因 而，該FinFET可以具有改善的容量。再者，該等源極/汲極擴張區可以不過度地滲入至該第一電極圖案的一邊緣。因而，該閘極電極的區域以及該源極/汲極擴張區可以不互相重疊很多，以便GIDL電流可以被降低。
圖式簡單說明
由以下的詳細說明結合附圖可以更清楚地瞭解例示實施例。第1－17圖代表本文中說明的非限制性、例示實施例。
第1圖是一透視圖，其係闡明依照例示實施例的一FinFET；第2圖是沿著第1圖中的線I－I’取得的橫截面圖；第3至13圖是透視圖和橫截面圖，其等係闡明依照例示實施例的第1和2圖中的一種製造該FinFET的方法；第14至16圖是透視圖和橫截面圖，其等係闡明依照例示實施例的第1和2圖中的一種製造該FinFET的方法；以及第17圖是一透視圖，其係闡明依照例示實施例的一CMOS FinFET。
應該注意到此等圖示係意欲闡明某些例示實施例中使用的方法、結構及/或材料的普遍的特性，以及要補充以下提供的書面的說明。然而，此等圖示不是要按比例繪製以及可以不準確地反映任何提供的實施例之準確的結構或是性能的特性，以及不應被解釋成定義或是限制例示實施例所包含的數值或性質的範圍。舉例而言，分子、層、區域及/或結構的元件之相對的厚度和定位可以為了能清楚而被降低或誇大。各種的圖示中使用相似或是相同的參考號 碼係意欲表明相似或是相同的元件或特徵的存在。
 較佳實施例之詳細說明
例示實施例已經在下文中參照附圖予以更完整地說明，其中例示實施例係予以顯示。然而，本發明可以以許多不同的形式予以實施，以及不應被解釋成侷限於本文中提出的例示實施例。而是，提供這些例示實施例，藉此本揭示將更完全與完整，以及將完全地表達本發明的範疇給那些熟悉此藝者。於圖示中，層與區域的大小與相對的大小可以為了能清楚而被誇大。
可以了解的是，當一元件或層被稱為係於其它的元件或層“上面”，"被連接至"或"被偶和至"另一元件或層時，其可直接地在其他元件或層之上、被連接或被偶和至其它的元件或層，或者也可能有中間元件或層存在。相對地，當一元件被稱為係“直接地”於另一元件或層之上、"直接地被連接至"或"直接地被偶和至"另一元件或層時，無中間元件或層存在。相同的號碼意指所有相同的元件。如於本文中所使用的，術語"及/或"包括一或多個關連列出的項目之任何或所有的組合。
可以了解到，縱然術語第一、第二、第三等等可以被使用於本文中以描述各種不同的元件、組件、區域、層及/或塊，此等元件、組件、區域、層及/或塊不應被這些術語所限制。這些術語只被使用來區分一元件、組件、區域、層及/或塊與另一區域、層或塊。因此，如下討論的一第一 元件、組件、區域、層及/或塊能被稱為一第二元件、組件、區域、層及/或塊而不背離例示實施例的教示。
空間相關的術語，例如"在...之下(beneath)"，"在...之下(below)"，"下部的"，"在...之上"，"上部的"以及類似物，可以為了易於描述而被使用於本文中以說明如圖示中所圖解的一元件或特徵對於另一元件或特徵的關係。可以瞭解到空間相關的術語係意欲包含除了圖示中描繪的定位之外，裝置在使用或操作上不同的定位。舉例而言，設若圖示中的裝置被翻倒，被描述為在其他元件或特徵"之下(beneath)"，"之下(below)"的元件將於是被定位為在其他元件或特徵"之上"。因此，例示的術語"在...之下(below)"能包含上與下的定位二者。裝置可以用其他方式定位(旋轉90度或是在其他的方位)以及本文中使用的空間相關的描述符號照著被詮釋。
本文中使用的術語只是為了描述特定的例示實施例之目的，以及不欲為例示實施例之限制。如本文中使用的，單數形式"一個(a)"、"一個(an)"以及"該"係也意欲包括複數形式，除非內文中清楚地表示其他方式。將進一步瞭解到，術語"包含(comprises)"及/或"包含(comprising)"，當被使用於本說明書中時，具體指明指定的特徵、完整事物、步驟、操作、元件，及/或組件之存在，但是不排除一或多個其等之其他的特徵、完整事物、步驟、操作、元件、組件，及/或其群組之存在或加入。
本文中說明的例示實施例係參照橫截面圖示而於本文 中被描述，該等圖示為理想的例示實施例(以及中間結構)之示意圖示。照其本身而言，由於，舉例而言，製造技術及/或忍耐力，該等圖示的形狀的變化是被預期的。因此，例示實施例不應被解釋成被限制於本文中所圖解之區域的特定形狀，而是要包括舉例而言，由製造所導致的形狀的偏差。舉例而言，一被圖解為一矩形的佈植(implant)區域將，典型地，於其邊緣具有圓形或曲線特徵及/或一梯度的佈植濃度，而非一種佈植對非佈植區域之二元的變化。同樣地，一藉由佈植而被形成的埋藏區域可以導致介於埋藏區域與佈植發生的表面之間的區域的一些佈植。因此，被圖解於圖示之區域本質上係示意的，以及其等之形狀不欲圖解一裝置的一區域之真正的形狀，以及不欲限制例示實施例的範疇。
除非另外定義，本文中所使用的所有的術語(包括技術與科學術語)具有在本技藝中具有通常技術者所普遍瞭解相同的意義。將可進一步瞭解到，例如那些通常被使用的字典所定義的，術語應被解釋為具有與它們在相關技藝的上下文中一致的意義，以及將不被解釋為一理想的或過度正式的意思，除非於本文中明白地如此被定義。在下文中，一些例示實施例將參照附圖予以詳盡地解釋。
第1圖是一透視圖，其係闡明依照例示實施例的一FinFET，以及第2圖是沿著第1圖中的線I－I’取得的橫截面圖。參見第1和2圖，一主動鰭片102可以形成於一半導體基材100之上。該半導體基材100可以包括一單晶矽基材、一 絕緣層上覆矽(SOI)基材、一絕緣層上覆矽鍺(SGOI)基材及/或一絕緣層上覆鍺(GOI)基材。於例示實施例中，該半導體基材100可以包括該單晶矽基材。該主動鰭片102可以具有以一第一方向延伸的形狀。於例示實施例中，該主動鰭片102可以包括單晶矽。
絕緣層圖案101可以被配置於該主動鰭片102的二側之上。該主動鰭片102可以具有比該等絕緣層圖案101的上表面更高的上表面。因而，該主動鰭片102可以自該等絕緣層圖案101的上表面突出。於例示實施例中，該主動鰭片102自該等絕緣層圖案101突出的高度可以是少於該主動鰭片102的上表面的寬度，例如，於該主動鰭片102中的一鰭本體之寬度。任擇地，如圖示中顯示的，該主動鰭片102自該等絕緣層圖案101突出的高度可以是實質地與該主動鰭片102的上表面的寬度相同。
一閘極絕緣層圖案104可以形成於該主動鰭片102的上表面之上。於例示實施例中，該閘極絕緣層圖案104可以藉由利用氧化矽的一熱氧化製程予以形成。一第一電極圖案106b可以形成於該閘極絕緣層圖案104之上。該第一電極圖案106b可以與該主動鰭片102交叉。該第一電極圖案106b可以作為FinFET的一閘極電極。因而，FinFET的一閥電壓可以依照該第一電極圖案106b的一功函數而變化。
因而，該第一電極圖案106b可以包括一適合於一N型電晶體或是一P型電晶體的一閘極電極之材料。舉例而言，該第一電極圖案106b可以包括一傳導材料，其具有一可以藉 由摻雜的雜質予以控制的功函數。任擇地，該第一電極圖案106b可以包括一具有一中間能隙功函數之傳導材料，其可以是N型電晶體和P型電晶體的閘極電極之中間值的功函數。於例示實施例中，中間能隙功函數可以包括大約4.0eV至大約5.2eV的一功函數。
舉例而言，該第一電極圖案106b可以包括多晶矽鍺。多晶矽鍺可以摻雜以具有實質地與於源極/汲極區之內的雜質相同的傳導類型之雜質。當FinFET是P型時，多晶矽鍺可以摻雜以p型雜質，例如硼。相對地，當FinFET是N型時，多晶矽鍺可以摻雜以n型雜質，例如，砷及/或磷。
任擇地，該第一電極圖案106b可以包括鈦、氮化鈦、鉭及/或氮化鉭。此等可以單獨使用或以其等之組合使用。上面提到的金屬可以具有中間能隙功函數以便金屬可以使用於N型電晶體和P型電晶體的閘極電極。當該第一電極圖案106b具有在大約100以下的厚度時，該第一電極圖案106b無法充分地作用為閘極電極。相對地，當該第一電極圖案106b具有高於大約400的厚度時，一蝕刻製程不能容易地控制。因而，該第一電極圖案106b可以具有大約100至大約400的一厚度，舉例而言，大約300。
一第二電極圖案108a可以形成於該第一電極圖案106b之上。於例示實施例中，該第二電極圖案108a可以有比該第一電極圖案106b的寬度更大的寬度。舉例而言，一包括相繼地堆疊的該第一電極圖案106b和該第二電極圖案108a的結構可以具有“T”的形狀。因而，該第二電極圖案108a可 以具有裝配成完全地覆蓋該第一電極圖案106b的上表面之形狀。
該第二電極圖案108a可以起作用以便於降低閘極電極的一電阻。舉例而言，當閘極電極僅包括該第一電極圖案106b時，閘極電極可能具有相對高的電阻，因為該第一電極圖案106b可能是相對薄的，例如，大約100至大約400。因而，閘極電極可以藉由堆疊該第二電極圖案108a於該第一電極圖案106b之上而具有降低的電阻。
於例示實施例中，該第二電極圖案108a可以包括具有關於該第一電極圖案106b的一材料之蝕刻選擇性的一材料。舉例而言，該第二電極圖案108a可以包括一材料，其可以於一用於蝕刻該第一電極圖案106b的製程中不被蝕刻太多。再者，該第二電極圖案108a可以包括一材料，其具有關於該第一電極圖案106b相對強的附著力。再者，該第二電極圖案108a可以包括一材料，其可以容易地使用一蝕刻氣體予以蝕刻。
舉例而言，該第二電極圖案108a可以包括多晶矽。再者，多晶矽可以摻雜以雜質，其具有實質地與於該等源極/汲極區之內的雜質相同的一傳導類型。任擇地，該第二電極圖案108a可以包括一金屬，例如，鎢。再者，雖然未描繪於圖示中，該第二電極圖案108a可以具有一結構，其中一多晶矽層圖案和一金屬圖案或一金屬矽化物層圖案可以相繼地堆疊。
源極/汲極擴張區110可以形成於該第一電極圖案106b 的二側之上的該主動鰭片102的表面之下的該半導體基材100的一表面之內。於例示實施例中，該等源極/汲極擴張區110可以具有部分地與該第一電極圖案106b的兩末端重疊的一末端。任擇地，該等源極/汲極擴張區110的各個的末端可以與該第一電極圖案106b的兩末端接觸。然而，該第一電極圖案106b的寬度可以比該第二電極圖案108a的寬度更小，以及介於該第一電極圖案106b和該等源極/汲極擴張區110之間的重疊面積可以被降低。因而，閘極引發汲極漏(GIDL)電流，其可以是由介於該第一電極圖案106b和該等源極/汲極擴張區110之間的相對大的重疊面積所產生的，可以被減少。
間隔件112可以形成於該第一電極圖案106b和該第二電極圖案108a的側壁上。於例示實施例中，該等間隔件112可以包括氮化矽。源極/汲極區114可以形成於該等間隔件112的二側之上的該主動鰭片102之下的該半導體基材100的表面之內。該等源極/汲極區114可以具有比該等源極/汲極擴張區110的雜質濃度更高的雜質濃度。
第3至13圖是透視圖和橫截面圖，其等係闡明依照例示實施例的第1和2圖中的一種製造該FinFET的方法。參見第3圖，一包括單晶矽的半導體基材100可以予以加工以形成自絕緣層圖案101的上表面突出的一主動鰭片102。在下文中，一種用於形成該主動鰭片102的製程可以予以詳盡地圖解。一蝕刻遮罩圖案(未顯示)可以形成於該半導體基材100以選擇性地覆蓋該半導體基材100之可以形成該主動鰭片 102的一區域。除了該區域之外的該半導體基材100可以使用該蝕刻遮罩圖案予以蝕刻以形成絕緣溝渠(未顯示)。一絕緣層(未顯示)可以形成於該半導體基材100之上以填滿溝渠。該絕緣層可以予以平面化直到該蝕刻遮罩圖案的上表面可以暴露為止以於溝渠內形成初步絕緣層。
初步絕緣層的上部件可以部分地蝕刻以形成該等絕緣層圖案101。藉由執行上面提到的製程，可以暴露溝渠的側面以形成係自該等絕緣層圖案101突出的該主動鰭片102。於例示實施例中，初步絕緣層可以藉由一濕式蝕刻製程予以移除。蝕刻遮罩圖案可以接而予以移除以暴露該主動鰭片102的一上表面。
任擇地，該半導體基材100可以包括一絕緣層上覆矽(SOI)基材、一絕緣層上覆矽鍺(SGOI)基材及/或一絕緣層上覆鍺(GOI)基材。於例示實施例中，該主動鰭片102可以藉由一簡單的圖案化製程予以形成。參見第4圖，一閘極絕緣層圖案104可以形成於該主動鰭片102的一表面之上。於例示實施例中，該主動鰭片102的表面可以被熱氧化以形成包括氧化矽的該閘極絕緣層圖案104。該閘極絕緣層圖案104的厚度可以依照一所欲的電晶體之特性而變化。
參見第5圖，一第一電極層106可以形成於該閘極絕緣層圖案104之上。於例示實施例中，該第一電極層106可以具有大約100至大約400的一厚度，舉例而言，大約300。因為該第一電極層106可以是相對薄的，該第一電極層106可以沿著該主動鰭片102的外形予以形成。於例示實 施例中，該第一電極層106可以包括多晶矽鍺。任擇地，該第一電極層106可以包括鈦、氮化鈦、鉭及/或氮化鉭。此等可以單獨使用或以其等之組合使用。一種使用多晶矽鍺來形成該第一電極層106的製程可以予以詳盡地解釋。
一晶種層(未顯示)可以形成於該閘極絕緣層圖案104和該等絕緣層圖案101之上。晶種層可以包括多晶矽及/或非晶形矽。再者，晶種層可以具有不多於大約30的厚度。再者，晶種層可以藉由一低壓化學氣相沉積(LPCVD)製程予以形成。晶種層可以作為用於經由一隨後的製程形成一多晶矽鍺層的一種晶。
多晶矽鍺層可以經由使用一矽來源氣體和一鍺來源氣體之LPCVD製程予以形成於晶種層之上。舉例而言，矽來源氣體可以包括SiH4 。鍺來源氣體可以包括GeH4 。一載體氣體可以包括H2 。再者，LPCVD製程可以於大約500℃至大約600℃的溫度與大約10mTorr至大約100mTorr的一壓力下予以執行。於矽化鍺之中的矽和鍺的原子濃度可以藉由控制矽來源氣體和鍺來源氣體的流速予以調整。對照之下，該第一電極層106可以包括氮化鈦。舉例而言，該第一電極層106可以藉由一化學氣相沉積(CVD)製程及/或一原子層沈積(ALD)製程予以形成，該製程可以使用包括TiCl4 的鈦來源氣體以及包括NH3 的氮來源氣體。
參見第6圖，一第二電極層108可以形成於該第一電極層106之上。於例示實施例中，該第二電極層108可以具有與該第一電極層106的蝕刻選擇性不同的蝕刻選擇性。該第 二電極層108可以經由接著的製程轉變成一用於降低的一閘極電極的電阻之電極圖案。因而，為了充分地降低閘極電極的電阻，該第二電極層108可以是相對厚的。於例示實施例中，該第二電極層108可以具有比該主動鰭片102的上表面更高的上表面。
再者，該第二電極層108可以包括一材料，其具有關於該第一電極層106之更強大的附著力。再者，該第二電極層108可以包括能容易地使用一蝕刻氣體予以蝕刻的一材料。於例示實施例中，該第二電極層108可以包括多晶矽。任擇地，該第二電極層108可以包括能藉由一乾式蝕刻製程予以蝕刻的金屬。舉例而言，該第二電極層108可以包括鎢。於例示實施例中，一歐姆層(未顯示)和一金屬屏障層(未顯示)可以形成於該第一電極層106和該第二電極層108之間。
雖然未描繪於圖示中，當該第二電極層108包括多晶矽時，一金屬層(未顯示)或一金屬矽化物層(未顯示)可以進一步形成於多晶矽層之上以降低閘極電極的電阻。在形成該第二電極層108之後，一拋光製程可以於該第二電極層108之上執行以平面化該第二電極層108的上表面。
再者，雜質可以佈植至該第一電極層106和該第二電極層108之內。於例示實施例中，雜質可以具有與源極/汲極區之內的雜質實質相同的傳導類型。舉例而言，當該第一電極層106包括多晶矽鍺時，FinFET可以藉由摻雜雜質而具有一合適的功函數，其可以提供所欲的閥電壓。
參見第7圖，一遮罩圖案(未顯示)可以形成於該第二電極層108之上以覆蓋該第二電極層108的形成閘極電極之一區域。於例示實施例中，遮罩圖案可以包括一光阻圖案及/或一硬式遮罩圖案。再者，遮罩圖案可以具有一線狀的形狀，其係以實質垂直於該主動鰭片102的延展方向的一方向延伸。該第二電極層108可以使用遮罩圖案作為一蝕刻遮罩予以蝕刻以形成一第二電極圖案108a。於例示實施例中，該第二電極層108可以藉由一乾式蝕刻製程予以蝕刻。
參見第8圖，藉由該第二電極圖案108a暴露的該第一電極層106可以予以蝕刻以形成一第一初步電極圖案106a。當該第一電極層106包括具有一中間能隙功函數的多晶矽或金屬時，該第一電極層106不會容易地蝕刻。舉例而言，可能需要相對長的時間用於經由一乾式蝕刻製程來蝕刻包括以上提及的材料之該第一電極層106。再者，該主動鰭片102可能由於執行乾式蝕刻製程而損傷。因而，該第一電極層106可以藉由一濕式蝕刻製程予以蝕刻。
於例示實施例中，當該第一電極層106包括多晶矽鍺時，可以於該第一電極層106之上執行使用一蝕刻溶液之濕式蝕刻製程，蝕刻溶液包括硝酸、氟酸、乙酸以及去離子水，以形成該第一初步電極圖案106a。任擇地，當該第一電極層106包括氮化鈦時，可以於該第一電極層106之上執行使用硫酸之濕式蝕刻製程以形成該第一初步電極圖案106a。
如圖示中顯示的，該第一初步電極圖案106a和該第二 電極圖案108a可以具有一線狀的形狀，其係以實質垂直於該主動鰭片102的延展方向的一方向延伸。再者，該閘極絕緣層圖案104可以藉由該第一初步電極圖案106a和該第二電極圖案108a予以暴露。
參見第9和12圖，雜質可以佈植至該第一初步電極圖案106a和該第二電極圖案108a的二側之上的該主動鰭片102的一表面之內以形成源極/汲極擴張區110。於例示實施例中，雜質佈植製程可以包括一傾斜角佈植製程及/或一電漿離子摻雜製程。
該電漿離子摻雜製程可以包括產生一電漿鞘於該半導體基材100之上，以及施加一電壓於一陽極和一陰極之間，該半導體基材100係放置於其上。雜質可以越過電漿鞘以及繼而滲透入該半導體基材100。根據電漿離子摻雜製程，具有淺且一致的摻雜深度之該等源極/汲極擴張區110可以形成於該主動鰭片102的表面之內。
在佈植雜質至該半導體基材100之內之後，可能需要執行一用於活化雜質的活化製程。活化製程可以包括熱處理該半導體基材100。再者，活化製程可以藉由一額外的熱處理製程予以執行。任擇地，活化製程可以與其他可能進行熱處理的製程一起執行。於該源極/汲極擴張區110之內的雜質在活化製程的期間可以朝側面的方向擴散，以便介於該等源極/汲極擴張區110和該第一初步電極圖案106a之間的一區域重疊。
依據一慣用的方法，為了降低介於一閘極電極和雜質 區之間的重疊面積，一偏移間隔件(未顯示)可以在佈植雜質之前形成於該閘極電極的一側壁之上。然而，該偏移間隔件可以形成於一主動鰭片的一側壁以及該閘極電極的側壁之上。因而，因為該等雜質可以經由該偏移間隔件和一閘極絕緣層圖案而滲透入該主動鰭片，可能需要增加的能量以用雜質摻雜該主動鰭片的側壁。再者，雖然離子佈植製程係完成的，雜質可能不是均勻地分佈於側壁的上表面和主動鰭片之內。
對照之下，例示實施例的方法可以在形成該等源極/汲極擴張區110之前不包括一種用於形成該偏移間隔件的製程。因而，該主動鰭片102，有一致的厚度之該閘極絕緣層圖案104係形成於其上，可以藉由該第一初步電極圖案106a和該第二電極圖案108a予以暴露，以便在該主動鰭片102的表面之內的該等源極/汲極擴張區110可以有一致的摻雜深度。再者，例示實施例的方法可以包括簡單的製程，因為可以不執行用於形成該偏移間隔件的複雜製程。
當執行雜質佈植製程時，該第一初步電極圖案106a和該第二電極圖案108a可以摻雜雜質，其具有與該源極/汲極擴張區110之內的雜質之傳導類型實質相同的傳導類型。參見第10和13圖，該第一初步電極圖案106a的一側壁可以部分地移除以形成具有比該第二電極圖案108a的寬度更小的寬度之第一電極圖案106b。
該等源極/汲極擴張區110可以被形成而不用執行在該第一初步電極圖案106a的側壁上形成偏移間隔件的製程， 以便該等源極/汲極擴張區110可以在該第一初步電極圖案106a之下延伸。因而，介於該第一初步電極圖案106a和該等源極/汲極擴張區110之間的重疊面積可以是更大的。因而，介於該第一初步電極圖案106a和該等源極/汲極區110之間的重疊面積可以藉由部分地移除該第一初步電極圖案106a的側壁而降低。
然而，當該第一電極圖案106b不藉由蝕刻該第一初步電極圖案106a而與該等源極/汲極擴張區110重疊時，FinFET可以具有相對低的驅動電流以及非所欲的轉換特性。因而，令該第一電極圖案106b與該等源極/汲極擴張區110重疊或令該第一電極圖案106與該等源極/汲極擴張區110接觸會是必需的。於例示實施例中，該第一初步電極圖案106a的側壁可以藉由一濕式蝕刻製程予以移除。
舉例而言，當該第一初步電極層106a包括多晶矽鍺時，一使用一蝕刻溶液，該蝕刻溶液包括氫氧化銨、過氧化氫和去離子水或是硝酸、氟酸、乙酸和去離子水，的濕式蝕刻製程可以於該第一初步電極層106a之上執行以形成該第一電極圖案106b。包括氫氧化銨、過氧化氫和去離子水之蝕刻溶液可以用大約20/min之較慢的速度蝕刻該多晶矽鍺。因而，可以控制濕式蝕刻製程以便於移除該第一初步電極層106a的一相對薄的部件。任擇地，當該第一初步電極層106a包括氮化鈦時，一使用一包括硫酸的蝕刻溶液之濕式蝕刻製程可以於該第一初步電極圖案106a上執行以形成該第一電極圖案106b。
參見第11圖，一絕緣層(未顯示)可以形成於該第一電極圖案106b、該第二電極圖案108a和該閘極絕緣層圖案104的輪廓之上。於例示實施例中，絕緣層可以包括藉由一LPCVD製程形成的氮化矽。絕緣層可以各向異性地蝕刻以於該第一電極圖案106b和該第二電極圖案108a的側壁上形成間隔件112。再者，該等間隔件112可以形成於該主動鰭片102的側壁之上。
雜質可以佈植至具有該等間隔件112的該半導體基材100之內以形成源極/汲極區114(參見第2圖)。於例示實施例中，該等源極/汲極區114可以具有比該等源極/汲極擴張區110的雜質濃度更高的雜質濃度。依據例示實施例，FinFET可以於該閘極電極和該汲極區之間具有減少的重疊面積。因而，GIDL電流可以減少。再者，FinFET可以包括具有一致且淺的連接深度之源極/汲極擴張區，以便FinFET可以具有改善的作業特性。
第14至16圖是透視圖和橫截面圖，其等係闡明依照例示實施例的第1和2圖中的一種製造該FinFET的方法。例示實施例的一種方法可以包括與參照第3至13圖圖解的製程實質相同的製程，除了該第一電極圖案和該等源極/汲極擴張區的加工順序之外。實質地與參照第3至6圖圖解的相同的製程可以予以執行以於該主動鰭片102上形成該閘極絕緣層圖案104、該第一電極層106和該第二電極層108。
參見第14圖，一遮罩圖案(未顯示)可以形成於該第二電極層108之上，以覆蓋該第二電極層108的形成一閘極電極 之一區域。於例示實施例中，遮罩圖案可以包括一光阻圖案及/或使用一硬式遮罩圖案。再者，遮罩圖案可以具有以實質垂直於該主動鰭片102的一延展方向之方向延伸的線狀的形狀。該第二電極層108可以使用該遮罩圖案予以乾式蝕刻以形成該第二電極圖案108a。於例示實施例中，該第二電極層108可以藉由一乾式蝕刻製程予以各向異性地蝕刻。
參見第15圖，經由該第二電極圖案108a暴露的該第一電極層106可以予以濕式蝕刻以形成具有比該第二電極圖案108a的寬度更小的寬度之該第一電極層圖案106b。藉由該濕式蝕刻製程，經由該第二電極圖案108a暴露的該第一電極層106的一部分可以最早被蝕刻。該第一電極層106的一側壁可以接而蝕刻以形成具有比該第二電極圖案108a的寬度更小的寬度之該第一電極圖案106b。
於例示實施例中，當該第一電極層106包括多晶矽鍺時，一用於蝕刻該第一電極層106的蝕刻溶液可以包括硝酸、氟酸、乙酸和去離子水或是氫氧化銨、過氧化氫和去離子水。任擇地，當該第一電極層106包括氮化鈦時，一用於蝕刻該第一電極層106的蝕刻溶液可以包括硫酸。
參見第16圖，雜質可以被佈植至具有該第一電極圖案106b和該第二電極圖案108a的該半導體基材100之內以於該主動鰭片102的一表面內形成源極/汲極擴張區110。於例示實施例中，雜質佈植製程可以包括一傾斜角佈植製程及/或一電漿離子摻雜製程。該第二電極圖案108a可以作為雜 質佈植製程中的一離子佈植遮罩。因而，於該第二電極圖案108a的二側之上的該半導體基材100的表面可以大部分地摻雜雜質。結果，雖然雜質可以擴散，但介於該第一電極圖案106b和該等源極/汲極擴張區110之間的重疊面積不會顯著地增加。
雖然未描繪於圖示中，在形成該等源極/汲極擴張區110之後，一用於部分地移除該第一電極圖案106b的一側壁之製程可以額外地執行以進一步降低介於該第一電極圖案106b和該等源極/汲極擴張區110之間的重疊面積。實質地與參見第11圖圖解的製程相同的製程可以予以執行以完成FinFET。舉例而言，間隔件可以形成於該第一電極圖案106b、該第二電極圖案108a和該主動鰭片102的側壁上。雜質可以被佈植至該半導體基材100之內以形成源極/汲極區。依據例示實施例，該第一電極圖案可以藉由一濕式蝕刻製程予以形成。因而，FinFET可以藉由簡單的方法予以製造。
第17圖是一透視圖，其係闡明依照例示實施例的一CMOS FinFET。參見第17圖，一具有一NMOS區和一PMOS區之半導體基材200可以被製備。一第一主動鰭片202可以形成於該半導體基材200的NMOS區域之中。一第二主動鰭片204可以形成於該半導體基材200的PMOS區域之中。絕緣層圖案201可以配置於該第一主動鰭片202和該第二主動鰭片204的二側之上。再者，該等絕緣層圖案201可以具有比該第一主動鰭片202和該第二主動鰭片204的上表面更低的 上表面。因而，該第一主動鰭片202和該第二主動鰭片204可以自該等絕緣層圖案201突出。
一第一閘極絕緣層圖案206a可以形成於該第一主動鰭片202的一表面之上。一第二閘極絕緣層圖案206b可以形成於該第二主動鰭片204的一表面之上。於例示實施例中，該第一閘極絕緣層圖案206a和該第二閘極絕緣層圖案206b可以包括藉由一熱氧化製程形成的氧化矽。
一第一電極圖案208a可以形成於該第一閘極絕緣層圖案206a之上。該第一電極圖案208a可以與該第一主動鰭片202交叉。再者，該第一電極圖案208a可以具有一第一功函數。於例示實施例中，該第一電極圖案208a可以包括摻雜n型雜質的多晶矽鍺。任擇地，該第一電極圖案208a可以包括具有一中間能隙功函數之鈦、氮化鈦、鉭及/或氮化鉭。此等可以單獨使用或以其等之組合使用。
一第二電極圖案210a可以形成於該第一電極圖案208a之上。該第二電極圖案210a可以有比該第一電極圖案208a的寬度更大的寬度。再者，該第二電極圖案210a可以包括具有與該第一電極圖案208a內的一材料之蝕刻選擇性不同的蝕刻選擇性之一材料。包括n型雜質的第一源極/汲極擴張區212a可以形成於該第一電極圖案208a的二側之上的該第一主動鰭片202的表面之內。該等第一源極/汲極擴張區212a可以與該第一電極圖案208a部分地重疊。
一第三電極圖案208b可以形成於該第二氧化物層圖案206b上。該第三電極圖案208b可以與該第二主動鰭片204交 叉。於例示實施例中，該第三電極圖案208b可以包括與該第一電極圖案208a的材料實質相同的一材料。再者，該第三電極圖案208b可以具有高於或實質地等於該第一電極圖案208a的第一功函數之第二功函數。舉例而言，當該第一電極圖案208a包括摻雜n型雜質的多晶矽鍺時，該第三電極圖案208b可以包括摻雜p型雜質的多晶矽鍺。於例示實施例中，該第三電極圖案208b的第二功函數可以高於該第一電極圖案208a的第一功函數。
對照之下，該第一電極圖案208a和該第三電極圖案208b可以包括具有一中間能隙功函數之鈦、氮化鈦、鉭及/或氮化鉭。此等可以單獨使用或以其等之組合使用。於例示實施例中，該第一電極圖案208a和該第二電極圖案208b可以具有大約4.0eV至大約5.2eV的一功函數。
一第四電極圖案210b可以形成於該第三電極圖案208b之上。於例示實施例中，該第四電極圖案210b可以有比該第三電極圖案208b的寬度更大的寬度。再者，該第四電極圖案210b可以具有與該第二電極圖案210a的材料實質相同的材料。包括p型雜質之第二源極/汲極擴張區212b可以形成於該第三電極圖案208b的二側之上的該第二主動鰭片204的一表面之中。該等第二源極/汲極擴張區212b可以與該第三電極圖案208b部分地重疊。
雖然未描繪於圖示中，間隔件可以被配置於該第一電極圖案208a、該第二電極圖案210a、該第三電極圖案208b以及該第四電極圖案210b的二側之上。再者，第一源極/汲 極區以及第二源極/汲極區可以形成於間隔件的兩側之上的主動鰭片的一表面內。第17圖中的CMOS FinFET可以藉由上面提到的方法的任一種予以製造。
於一種製造CMOS FinFET的方法中，參見第17圖，一具有一NMOS區和一PMOS區的半導體基材200可以予以製備。一第一主動鰭片202可以形成於該半導體基材200的NMOS區域之中。一第二主動鰭片204可以形成於該半導體基材200的PMOS區域之中。一第一閘極絕緣層圖案206a可以形成於該第一主動鰭片202的一表面之上。一第二閘極絕緣層圖案206b可以形成於該第二主動鰭片204的表面之上。一第一閘極層和一第二閘極層可以相繼地形成於該第一閘極絕緣層圖案206a和該第二氧化物層圖案206b之上。該第一電極層和該第二電極層可以被圖案化以形成一第一初步電極圖案、一第二電極圖案210a、一第三初步電極圖案以及一第四電極圖案210b。該第一初步電極圖案可以與該第一主動鰭片202交叉。
再者，該第三初步電極圖案可以與該第二主動鰭片204交叉。N型雜質可以被佈植至經由該第一初步電極圖案和該第二電極圖案210a暴露的該第一主動鰭片202的表面上以形成第一源極/汲極擴張區212a。P型雜質可以被佈植至經由該第三初步電極圖案和該第四電極圖案210b暴露的該第二主動鰭片204的表面上以形成第二源極/汲極擴張區212b。該第一初步電極圖案與該第三初步電極圖案的側壁可以部分地移除以形成一第一電極圖案208a和一第三電極 圖案208b。
間隔件(未顯示)可以形成於該第一電極圖案208a、該第二電極圖案210a、該第三電極圖案208b以及該第四電極圖案210b的側壁上。N型雜質可以選擇性地佈植至間隔件的二側之上的該第一主動鰭片202的表面上以形成第一源極/汲極區(未顯示)。再者，p型雜質可以選擇性地佈植至間隔件的二側之上的該第二主動鰭片204的表面之上以形成第二源極/汲極區(未顯示)。
依據例示實施例，電晶體可以使用於一需要增加的集成度之半導體裝置之內。舉例而言，例示實施例可以使用作為一記憶體元件的一位元電晶體(cell transistor)，例如，一邏輯元件的一DRAM或一開關電晶體。再者，例示實施例可以使用一需要高容量的電晶體之半導體裝置，由於降低的GIDL電流。
前述係作例證的例示實施例以及不被解釋成其等之限制。雖然一些例示實施例已經予以說明，那些熟悉此藝者會容易地明瞭例示實施例中的許多修飾是可能的而不實質上背離例示實施例的新穎的教示和優點。於是，所有此等修飾均係意欲要被包括於如申請專利範圍內所定義之例示實施例的範疇之內。於申請專利範圍中，功能界定物(means－plus－function)子句係意欲覆蓋本文中說明的像是執行所引述的功能之結構，以及不止結構的均等物而且還有等效的結構。因而，應該瞭解到前述係作例證的例示實施例以及不被解釋成限制至所揭示的特定的例示實施例，以 及對所揭示的例示實施例，以及其他的例示實施例之修飾係意欲要包括於附隨的申請專利範圍之範疇內。例示實施例係由以下的申請專利範圍予以定義，且申請專利範圍的均等物係要包括於其內的。
100，200‧‧‧半導體基材
101，201‧‧‧絕緣層圖案
102‧‧‧主動鰭片
104‧‧‧閘極絕緣層圖案
106b，208a‧‧‧第一電極圖案
108a，210a‧‧‧第二電極圖案
110‧‧‧源極/汲極擴張區
112‧‧‧間隔件
114‧‧‧源極/汲極區
106‧‧‧第一電極層
108‧‧‧第二電極層
106a‧‧‧第一初步電極圖案
202‧‧‧第一主動鰭片
204‧‧‧第二主動鰭片
206a‧‧‧第一閘極絕緣層圖案
206b‧‧‧第二閘極絕緣層圖案/第二氧化物層圖案
212a‧‧‧第一源極/汲極擴張區
208b‧‧‧第三電極圖案
210b‧‧‧第四電極圖案
210b‧‧‧第二源極/汲極擴張區210b
第1圖是一透視圖，其係闡明依照例示實施例的一FinFET；第2圖是沿著第1圖中的線I－I’取得的橫截面圖；第3至13圖是透視圖和橫截面圖，其等係闡明依照例示實施例的第1和2圖中的一種製造該FinFET的方法；第14至16圖是透視圖和橫截面圖，其等係闡明依照例示實施例的第1和2圖中的一種製造該FinFET的方法；以及第17圖是一透視圖，其係闡明依照例示實施例的一CMOS FinFET。
100‧‧‧半導體基材
104‧‧‧閘極絕緣層圖案
106b‧‧‧第一電極圖案
108a‧‧‧第二電極圖案
110‧‧‧源極/汲極擴張區
112‧‧‧間隔件
114‧‧‧源極/汲極區

Claims (31)

  1. 一種鰭式場效電晶體(FinFET)，其包含：至少一主動鰭片於一基板之上；至少一閘極絕緣層圖案於該至少一主動鰭片的一表面之上；一第一電極圖案於該至少一閘極絕緣層圖案之上，該第一電極圖案係與該至少一主動鰭片交叉；一第二電極圖案於該第一電極圖案之上，該第二電極圖案具有比該第一電極圖案的寬度為更大的寬度；以及至少一對源極/汲極擴張區於該至少一第一電極圖案的二側之上的該至少一主動鰭片的表面之內。
  2. 如申請專利範圍第1項之FinFET，其中該第一電極圖案和該第二電極圖案包括具有不同的蝕刻選擇性之材料。
  3. 如申請專利範圍第1項之FinFET，其中該第一電極圖案包括多晶矽鍺，以及該第二電極圖案包括多晶矽。
  4. 如申請專利範圍第3項之FinFET，其中該第一電極圖案和該第二電極圖案係摻雜以雜質，該等雜質具有與該等至少一對源極/汲極擴張區之中的雜質之傳導類型實質相同的傳導類型。
  5. 如申請專利範圍第1項之FinFET，其中該第一電極圖案包括選自於以下所構成的群組的至少一者：鈦、氮化鈦、鉭及氮化鉭，以及該第二電極圖案包括多晶矽。
  6. 如申請專利範圍第1項之FinFET，其中該第一電極圖案 具有大約100至大約400的厚度。
  7. 如申請專利範圍第1項之FinFET，其進一步包含：配置於該第一電極圖案和該第二電極圖案的二側之上的間隔件；以及於該等間隔件的兩側上的該至少一主動鰭片的表面之內的源極/汲極區，該等源極/汲極區具有比該等至少一對源極/汲極擴張區的雜質濃度為更高的雜質濃度。
  8. 如申請專利範圍第1項之FinFET，其進一步包含：絕緣層圖案於該至少一主動鰭片的二側上的該基板之上。
  9. 如申請專利範圍第1項之FinFET，其中該等至少一對源極/汲極擴張區係與該第一電極圖案的一末端重疊。
  10. 如申請專利範圍第1項之FinFET，其中該基板包括一單晶矽基材、一絕緣層上覆矽(SOI)基材、一絕緣層上覆矽鍺(silicon germanium－on－insulator)(SGOI)基材，或一絕緣層上覆鍺(GOI)基材。
  11. 如申請專利範圍第1項之FinFET，其中該至少一主動鰭片包括各別地於該基板的一NMOS區和一PMOS區之內的第一和第二主動鰭片；該至少一閘極絕緣層圖案包括各別地於該等第一與第二主動鰭片的一表面之上的第一與第二閘極絕緣層圖案；該等至少一對源極/汲極擴張區包括第一與第二源 極/汲極擴張區，該第一源極/汲極擴張區係於該第一電極圖案的二側之上的該第一主動鰭片的表面之內，該等第一源極/汲極擴張區係摻雜以n型雜質，其進一步包含：於該第二閘極絕緣層圖案之上的一第三電極圖案，該第三電極圖案係與該第二主動鰭片交叉；於該第三電極圖案之上的一第四電極圖案，該第四電極圖案具有比該第三電極圖案的寬度為更大的寬度；以及於該第三電極圖案的二側之上的該第二主動鰭片的表面之內的該等第二源極/汲極擴張區，該等第二源極/汲極擴張區係摻雜以p型雜質。
  12. 如申請專利範圍第11項之FinFET，其中該第一電極圖案和該第三電極圖案具有不同的功函數。
  13. 如申請專利範圍第12項之FinFET，其中該第一電極圖案包括摻雜n型雜質的多晶矽鍺，以及該第三電極圖案包括摻雜p型雜質的多晶矽鍺。
  14. 如申請專利範圍第11項之FinFET，其中該第一電極圖案和該第三電極圖案具有大約4.0eV至大約5.2eV之實質相同的功函數。
  15. 如申請專利範圍第14項之FinFET，其中該第一電極圖案和該第三電極圖案包括選自於以下所構成的群組的至少一者：鈦、氮化鈦、鉭及氮化鉭，以及該第二電極圖案和該第四電極圖案包括多晶矽。
  16. 一種製造鰭式場效電晶體(FinFET)的方法，該方法包含：形成至少一主動鰭片於一基板之上；形成一閘極絕緣層圖案於該至少一主動鰭片的一表面之上；相繼地形成一第一電極層與一第二電極層於該閘極絕緣層圖案之上；圖案化該第一電極層和該第二電極層以形成一第一初步電極圖案和一第二電極圖案，該第一初步電極圖案係與該至少一主動鰭片交叉；摻雜經由該第一初步電極圖案和該第二電極圖案暴露的該至少一主動鰭片的表面以形成至少一對源極/汲極擴張區；以及部分地移除該第一初步電極圖案的一側壁以形成一具有比該第二電極圖案的寬度為更小的寬度之第一電極圖案。
  17. 如申請專利範圍第16項之方法，其中該第一電極圖案和該第二電極圖案包括具有不同的蝕刻選擇性之材料。
  18. 如申請專利範圍第16項之方法，其中該第一電極圖案包括多晶矽鍺，以及該第二電極圖案包括多晶矽。
  19. 如申請專利範圍第18項之方法，其中圖案化該第一電極層和該第二電極層包含：形成一遮罩圖案於該第二電極層之上；使用該遮罩圖案予以乾式蝕刻該第二電極層以形 成該第二電極圖案；以及濕式蝕刻在該第二電極圖案之下的該第一電極層以形成該第一初步電極圖案。
  20. 如申請專利範圍第19項之方法，其中該第一電極層係使用包括硝酸、氟酸、乙酸，以及去離子水的一蝕刻溶液予以濕式蝕刻。
  21. 如申請專利範圍第18項之方法，其中該第一初步電極圖案的該側壁係藉由使用一蝕刻溶液的一濕式蝕刻製程予以部分地移除，該蝕刻溶液包括氫氧化銨、過氧化氫和去離子水，或是硝酸、氟酸、乙酸，以及去離子水。
  22. 如申請專利範圍第16項之方法，其中該第一電極層包括選自於以下所構成的群組的至少一者：鈦、氮化鈦、鉭及氮化鉭，以及該第二電極層包括多晶矽。
  23. 如申請專利範圍第16項之方法，其中形成該第一電極圖案包括部分地移除該第一初步電極圖案以重疊該第一電極圖案與該等源極/汲極擴張區。
  24. 如申請專利範圍第16項之方法，其中該等源極/汲極擴張區係藉由一電漿離子佈植製程或傾斜角離子佈植製程予以形成。
  25. 如申請專利範圍第16項之方法，其進一步包含：形成間隔件於該第一電極圖案和該第二電極圖案的側壁上；以及用雜質摻雜該等間隔件的二側之上的該主動鰭片的表面以形成源極/汲極區。
  26. 如申請專利範圍第25項之方法，其中該等源極/汲極區係藉由一電漿離子佈植製程或傾斜角離子佈植製程予以形成。
  27. 如申請專利範圍第16項之方法，其中該基板包括一單晶矽基材、一絕緣層上覆矽(SOI)基材、一絕緣層上覆矽鍺(SGOI)基材或一絕緣層上覆鍺(GOI)基材。
  28. 一種製造鰭式場效電晶體(FinFET)的方法，該方法包含：形成自一基板突出的一主動鰭片；形成一閘極絕緣層圖案於該主動鰭片的一表面上；相繼地形成一第一電極層與一第二電極層於該閘極絕緣層圖案之上；圖案化該第二電極層以形成一第二電極圖案，該第二電極圖案係與該主動鰭片交叉；蝕刻經由該第二電極圖案暴露的該第一電極層以形成一第一初步電極圖案；部分地移除該第一初步電極圖案的一側壁以形成一第一電極圖案，該第一電極圖案具有比該第二電極圖案的寬度為更小的寬度；以及摻雜經由該第一電極圖案和該第二電極圖案暴露的該主動鰭片的表面以形成源極/汲極擴張區。
  29. 如申請專利範圍第28項之方法，其中該第一初步電極圖案和該第一電極圖案係藉由實質相同的濕式蝕刻製程予以形成。
  30. 如申請專利範圍第28項之方法，其進一步包含：在形成該等源極/汲極擴張區之後，部分地移除該第一電極圖案的一側壁以降低介於該第一電極圖案和該等源極/汲極擴張區之間的重疊面積。
  31. 一種製造鰭式場效電晶體(FinFET)的方法，該方法包含：形成一第一主動鰭片於一基板的一NMOS區之內；形成一第二主動鰭片於該基板的一PMOS區之內；形成一閘極絕緣層圖案於該第一主動鰭片和該第二主動鰭片之上；相繼地形成一第一電極層與一第二電極層於該閘極絕緣層圖案之上；圖案化該第一電極層和該第二電極層以形成一第一初步電極圖案、一第二電極圖案、一第三初步電極圖案和一第四電極圖案，該第一初步電極圖案係與該第一主動鰭片交叉以及該第三初步電極圖案係與該第二主動鰭片交叉；用n型雜質摻雜藉由該第一初步電極圖案和該第二電極圖案暴露的該第一主動鰭片之表面以形成第一源極/汲極擴張區；用p型雜質摻雜藉由該第三初步電極圖案和該第四電極圖案暴露的該第二主動鰭片之表面以形成第二源極/汲極擴張區；以及部分地移除該第一初步電極圖案和該第三初步電 極圖案的側壁以形成一第一電極圖案和一第三電極圖案。
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