TWI433269B - 半導體結構及其製造方法與操作方法/ - Google Patents

Description

半導體結構及其製造方法與操作方法/

本發明係有關於半導體結構及其製造方法與操作方法，特別係有關於記憶裝置及其製造方法與操作方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

由於裝置臨界尺寸已經降低到技術之極限，因此設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，此種記憶裝置複雜的結構也使得製造方法變得複雜。此外，操作性係受到設計的限制。

本發明係有關於一種半導體結構及其製造方法與操作方法。製造方法簡單且半導體結構能以多變的方法操作。
提供一種半導體結構的操作方法。半導體結構包括基底、第一堆疊結構、介電元件、導電線、第一導電島與一第二導電島。第一堆疊結構形成於基底上。第一堆疊結構係包括交錯堆疊的第一導電條紋與第一絕緣條紋。第一導電條紋係藉由第一絕緣條紋分開。介電元件形成於第一堆疊結構上。導電線形成於介電元件上。導電線的延伸方向係垂直於第一堆疊結構的延伸方向。第一導電島與第二導電島形成於介電元件上。位於該第一堆疊結構的相對側面上的第一導電島與第二導電島係互相分開。半導體結構的操作方法包括分別施加第一電壓至第一導電島，並施加第二電壓至第二導電島。
提供一種半導體結構的製造方法。方法包括以下步驟。形成堆疊結構於基底上。堆疊結構係包括多數個導電條紋與多數個絕緣條紋。導電條紋係藉由絕緣條紋分開。形成介電元件於堆疊結構上。形成導電線於介電元件上。導電線的延伸方向係垂直於堆疊結構的延伸方向。形成導電島於介電元件上。位於單一個堆疊結構的相對側面上的導電島係互相分開。
提供一種半導體結構。半導體結構包括基底、堆疊結構、介電元件、導電線與導電島。堆疊結構形成於基底上。堆疊結構係包括交錯堆疊的導電條紋與絕緣條紋。導電條紋係藉由絕緣條紋分開。介電元件形成於堆疊結構上。導電線形成於介電元件上。導電線的延伸方向係垂直於堆疊結構的延伸方向。導電島形成於介電元件上。位於單一個堆疊結構的相對側面上的導電島係互相分開。
下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖至第9圖繪示半導體結構的一製造實施例。請參照第1圖，於基底2上交錯地堆疊導電層4與絕緣層6。導電層4係藉由絕緣層6互相分開。導電層4包括多晶矽。於一實施例中，可對導電層4進行摻雜後進行退火。導電層4亦可包括金屬。絕緣層6包括氧化物。基底2具有一埋藏氧化層8於其上。圖案化導電層4與絕緣層6以形成如第2圖所示的堆疊結構10、12。圖案化的方法包括微影製程。堆疊結構10與12各包括交錯堆疊的導電條紋14與絕緣條紋16。

請參照第3圖，於堆疊結構10與12上形成介電元件18。舉例來說，介電元件18具有多層結構，包括例如介電層20、22、24。於一實施例中，介電層20為氧化矽，介電層22為氮化矽，介電層24為氧化矽。於其他實施例中，介電元件18係單一層介電材料(未顯示)，包括氮化矽或氧化矽例如二氧化矽、氮氧化矽。

請參照第4圖，於介電元件18上形成導電層26。導電層26包括多晶矽。導電層26亦可包括金屬。於導電層26上形成圖案化的遮罩層28，並移除導電層26未被圖案化的遮罩層28遮蔽的部分，以形成如第5圖所示的導電線32、34、36。圖案化的方法例如包括微影製程。於實施例中，蝕刻製程係對導電層26(例如多晶矽) (第4圖)與介電元件18(例如ONO結構)具有適當的蝕刻選擇性，因此係蝕刻導電層26，而不會蝕刻介電元件18。

請參照第5圖，導電線32、34、36係配置於堆疊結構10、12的側面60、62、64、66與上表面50、52上。導電線32、34、36的延伸方向(往X方向延伸)係垂直於堆疊結構10、12的延伸方向(往Z方向延伸)。移除圖案化的遮罩層28。

請參照第6圖，於介電元件18上與導電線32、34、36上形成介電層38。舉例來說，介電層38包括氧化矽，其可藉由氣相沉積矽甲烷和臭氧或是四乙氧基矽烷(TEOS)和臭氧/氧氣的混合氣體來形成。介電層38具有一平坦的上表面40。於實施例中，上表面40係對齊或高於堆疊結構10、12之上表面50、52上的介電元件18的上表面42與導電線32、34、36的上表面44、46、48。具有平坦的上表面40的介電層38可幫助之後進行的微影製程例如曝光步驟。

請參照第7圖，於介電層38上形成圖案化的遮罩層54。圖案化的方法例如包括微影製程。圖案化的遮罩層54具有開口56，其露出導電線32上的介電層38。移除開口56露出的介電層38與導電線32，直到露出介電元件18的上表面42，並留下導電線32位於堆疊結構10、12之相對側面60、62、64、66上的部分以形成如第8圖所示的導電島70、72、74。於實施例中，蝕刻製程係對導電線32(例如多晶矽)(第7圖)、介電元件18(例如ONO結構)與介電層38(例如TEOS氧化物)具有適當的蝕刻選擇性，因此係蝕刻介電層38與導電線32，而不會蝕刻介電元件18。換句話說，導電島70、72、74係自對準地形成。因此製造方法簡單。於其他實施例中，亦可視設計上的需求，適當地圖案化導電線34、36以形成其他導電島(未顯示)。移除圖案化的遮罩層54(第7圖)。

第9圖係未顯示第8圖中的介電層38。請參照第9圖，位於堆疊結構10之相對側面60、62上的導電島70、72係互相分開。此外，位於堆疊結構12之相對側面64、66上的導電島72、74係互相分開。導電島70、72、74係沿著垂直於堆疊結構10、12的延伸方向(往Z方向延伸)的方向(X方向)排列。

請參照第9圖，介電元件18係位於堆疊結構10、12與導電線34、36之間，且位於堆疊結構10、12與導電島70、72、74之間。於實施例中，導電線34、36與導電島70、72、74具有第一導電型。導電條紋14具有第二導電型。第一導電型與第二導電型係相反。舉例來說，第一導電型係n型導電型，第二導電型係p型導電型。導電島70、72、74可由單一材料或複合材料構成。

根據實施例的方法製造出的半導體結構可具有精細的尺寸。舉例來說，於實施例中，字元線(WL)的半間距(half pitch)係為37.5nm。字元線(WL)的蝕刻關鍵尺寸(ECD)係約為25nm。位元線(BL)的蝕刻關鍵尺寸係約為30nm。串列選擇線(SSL)與接地選擇線(GSL)的通道長度係約等於0.25um，此長度足以良好地避免穿隧(punch through)效應的發生，以滿足程式化抑制(program-inhibit)的需求。此外，實施例中的獨立控制的雙閘極(IDG)解碼的三維垂直閘極裝置其陣列佈局係相似於一般的反及閘(NAND)型裝置。由於獨立控制的雙閘極串列選擇線係自對準的形成，且間距可微縮化，因此並不需要額外的面積。

第10圖繪示一實施例之半導體結構的立體圖。第10圖所示之半導體結構與第9圖所示之半導體結構的不同處在於，第10圖所示之半導體結構係具有BE-SONOS元件(可參照US專利號7,529,137)。請參照第10圖，介電元件218具有多層結構，包括介電層217、219、221、222、224。於實施例中，介電層217、219、221的厚度係小於介電層222、224。介電層217、221、224可以為氧化矽。介電層219、222可以為氮化矽。

第11圖繪示一實施例中半導體結構的立體圖。第11圖未繪示半導體結構中的介電層，如第8圖所示的介電層38，也未繪示絕緣條紋116介於導電島110、112與導電線134、135、136之間的部分，換句話說，絕緣條紋116係如導電條紋114為連續的。

請參照第11圖，於實施例中，半導體結構係三維垂直閘極記憶裝置(3D vertical gate memory device)，例如包括反及閘(NAND)型快閃記憶體或反熔絲記憶體等等。金屬矽化物層184、185、186可形成於導電線134、135、136上。金屬矽化物層184、185、186例如包括矽化鎢、矽化鈷、矽化鈦。不同層次的導電條紋114係分別作為不同記憶平面的位元線(BL)，例如最下層的導電條紋114係定義為第一層位元線(1^st layer BL)，不同排的1^st layer BL係共同電性連接至導電層171，導電層171可為第一層導電層(1^st layer CO)。最下層的導電條紋114接著愈上層的導電條紋114係依序定義為第二層位元線(2^nd layer BL)、第三層位元線(3^rd layer BL)、第四層位元線(4^th layer BL)。不同排的2^nd layer BL係共同電性連接至導電層173。不同排的3^rd layer BL係共同電性連接至導電層175。不同排的4^th layer BL係共同電性連接至導電層177。導電層173、導電層175、導電層177可分別為第二層導電層(2^nd layer CO)、第三層導電層(3^rd layer CO)、第四層導電層(4^th layer CO)。導電層171、導電層173、導電層175、導電層177係電性連接至不同排的導電插塞192與導電層193。更上層的導電條紋與導電層(未顯示)係以此類推。導電層171、導電層173、導電層175、導電層177、導電插塞192與導電層193可具有雙倍的間距(pitch)以得到較佳的製程視窗(process window)。

導電條紋114係與共同源極線(common source line)190耦接。共同源極線(common source line)190可包括多晶矽。導電線135係作為接地選擇線(GSL)。導電線134、136係作為字元線(WL)。舉例來說，多數個導電線中最靠近導電線135(GSL)的導電線136係定義為WL₀ ，接著遠離導電線135(GSL)的導電線134係定義為字元線WL₁ 。更遠離導電線135(GSL)的導電線(未顯示)係定義為字元線WL₂ 、WL₃ …，以此類推。

導電島170、172、174係作為串列選擇線(SSL)。導電島170、172、174係獨立地各自電性連接至不同組的導電插塞194、導電層195、導電插塞196與導電層197，而連接至解碼電路(平行於字元線)。舉例來說，第11圖中導電島170、172、174係分別定義為SSL₀ 、SSL₁ 、SSL₂ ，以此類推。

導電插塞192、導電層193、導電插塞194、導電層195、導電插塞196與導電層197的材質可為金屬。舉例來說，導電層195係為第一金屬線(ML1)，導電層197係為第二金屬線(ML2)，導電層193係為第三金屬線(ML3)，以此類推。導電插塞196亦可以符號V11表示。

請參照第11圖，互相分開的導電島170、172與174其係可獨立地操作，例如可分別施加不同的偏壓，因此不同堆疊結構110與112中的導電條紋114 (BL)係分開地選擇或未被選擇。因此，半導體結構的操作方法具有高的可調變性。此半導體結構係為獨立控制雙閘極(independently controlled double gate, IDG)解碼的三維垂直閘極(vertical gate, VG)裝置。於一實施例中，此記憶體裝置係為雙閘極薄膜電晶體BE-SONOS 裝置(double-gate TFT BE-SONOS device)。

於一實施例中，舉例來說，當選擇位在導電島170(SSL0)與導電島172(SSL1)之間的導電條紋114 (BL)開啟時，係藉由施加正的電壓(V_SSL )於導電島170與導電島172來達到開啟導電條紋114的目的。當未選擇位在導電島172(SSL1)與導電島174(SSL2)之間的導電條紋114時，則係藉由施加正的電壓於導電島172，並施加負的電壓(V_inhibit )於導電島174來達到關閉的目的。上述的正電壓可約為+2 V至+4 V，負電壓可約為-2 V至-8 V。舉例來說，於一實施例中，正電壓係約+3.3 V，負電壓係約-3.3 V。於另一實施例中，正電壓係約+2.5 V，負電壓係約-7 V。又於另一實施例中，正電壓係約+2 V，負電壓係約-7 V。遠端的SSL係被施加0V(或接地)而被關閉。

第12圖繪示一實施例中具有八層導電條紋BL(位元線)之半導體結構的上視示意圖。不同層次的導電條紋BL係分別電性連接至八組階梯狀的導電結構。階梯狀的導電結構可由如第11圖所示的導電層171、導電插塞192與導電層193所構成，或由導電層173、導電插塞192與導電層193所構成，以此類推。如第12圖所示，不同組的階梯狀的導電結構中的第三金屬線ML3係各別電性連接至接觸墊341。於此例中，半導體結構具有六十四個字元線WL1、WL2…WL63與WL64。

請參照第12圖，此例的半導體結構一個週期具有十六個串列選擇線(導電島)SSL0、SSL1、SSL2…SSL14與SSL15，分別電性連接至不同組(十六組)的第一金屬線ML1、導電插塞V11與第二金屬線ML2。第二金屬線ML2係電性連接至串列選擇線解碼電路。於實施例中，另一個週期的半導體結構可往X方向重複延伸，且兩個鄰近的週期半導體結構可共用一個導電島SSL0。

第13圖繪示具有ECD約30nm之BL的半導體結構的Id-V_SSL 曲線，其中一個閘極係V_SSL ，其餘的閘極係約-1V至約-7V的V_inhibit (愈右邊的曲線表示愈負)。從第13圖發現，當V_inhibit 愈負時，臨界電壓(Vt)會愈高。此外，當用以關閉SSL通道的V_inhibit 為約-1V至-7V時，用以開啟SSL通道的V_SSL 較佳是大於約+2V。舉例來說，V_SSL 為+2V且V_inhibit 為 -7V係提供選擇的/未選擇的BL通道的開關(ON/OFF)需求。

第14圖繪示半導體結構Vt-V_inhibit 曲線。從第14圖發現，當BL ECD的尺寸愈小，Vt愈大，這推測是由於寬度小的裝置愈容易造成空乏(depletion)。模擬曲線(TCAD simulation curve)係符合實驗結果。

實施例的半導體結構不但能提供讀取抑制(read inhibit)，亦能提供程式化抑制(program inhibit)。第15圖顯示半導體結構的程式化抑制特徵。其中係在SSL0與SSL1施加+2V的V_SSL 而選擇了位在SSL0與SSL1之間的BL開啟，選擇的BL係0V。其他的SSL則施加-7V的V_inhibit 以關閉未選擇的BL，未選擇的BL係+3.3V。在程式化步進脈衝(ISPP)過程中，其中一次程式化時間為50微秒(usec)，通道閘電壓(Pass-gate voltage ;V_PASS )為10V。此結果顯示半導體結構具有優異的程式化抑制特性。

第16A圖顯示半導體結構即使每次ISPP的程式化時間增加至100 usec，其程式化干擾(program disturb)小。這推測出當通道位能(channel potential)被提高(約8V)時，半導體結構具有良好的穿隧效應免疫(punch-through immunity)，能抑制漏電流(leakage)的發生。第16B圖顯示當V_SSL 為+2V時，V_inhibit 要大於-5V才能得到良好的抑制效果。第16C圖顯示當V_inhibit 為-7V時，V_SSL 要小於3V才能得到良好的抑制效果。

第17圖顯示在抹除3Xnm的3DVG TFT裝置的過程中Id-Vg特性。其中係對單層記憶單元(Single Level Cell; SLC)操作棋盤式(checkerboard ;CKB)時脈信號。裝置係具有兩層次BL與六十四個WL的NAND (64-WL NAND)。Idsat可大於150nA。Vt可定義在20 nA至40nA。第17圖顯示出半導體結構具有優異的次臨界特性，這是由於寬度窄的雙閘極裝置具有良好的閘極控制能力所致。64-WL NAND的Idsat在150nA以上能提供適當的記憶感測效果。

第18圖顯示當3Xnm的3DVG TFT裝置之BL具有窄的ECD時，係具有良好的次臨界斜率(subthreshold slope ; S.S.)分佈，S.S.主要介於200 mV/decade至500mV/decade(十進數)，且分佈窄，這是由於小的多晶矽體捕捉體積所致。

第19圖顯示3Xnm的3DVG TFT裝置在初始、抹除與以SLC CKB程式化之後的程式化狀態下的Vt分佈。在程式化干擾偏壓之後，記憶窗係適當地分開，此顯示出實施例之裝置具有合理的優良效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2‧‧‧基底

4‧‧‧導電層

6‧‧‧絕緣層

8‧‧‧埋藏氧化層

10、12、110、112‧‧‧堆疊結構

14、114‧‧‧導電條紋

16、116‧‧‧絕緣條紋

18、218‧‧‧介電元件

20、22、24、38、217、219、221、222、224‧‧‧介電層

26‧‧‧導電層

28‧‧‧遮罩層

32、34、36、134、135、136‧‧‧導電線

40‧‧‧介電層的上表面

42‧‧‧介電元件的上表面

44、46、48‧‧‧導電線的上表面

50、52‧‧‧堆疊結構的上表面

54‧‧‧圖案化的遮罩層

56‧‧‧開口

60、62、64、66‧‧‧堆疊結構的側面

70、72、74、170、172、174‧‧‧導電島

171、173、175、177‧‧‧導電層

184、185、186‧‧‧金屬矽化物層

190‧‧‧共同源極線

192、194、196‧‧‧導電插塞

193、195、197‧‧‧導電層

341‧‧‧接觸墊

GSL‧‧‧接地選擇線

WL1、WL2、WL63、WL64‧‧‧字元線

V11‧‧‧導電插塞

ML1‧‧‧第一金屬線

ML2‧‧‧第二金屬線

ML3‧‧‧第三金屬線

SSL0、SSL1、SSL2、SSL14、SSL15‧‧‧串列選擇線

第1圖至第9圖繪示半導體結構的一製造實施例。

第10圖繪示一實施例中半導體結構的立體圖。

第11圖繪示一實施例之半導體結構的立體圖。

第12圖繪示一實施例中半導體結構的上視示意圖。

第13圖繪示半導體結構的Id-V_SSL 曲線。

第14圖繪示半導體結構的Vt-V_inhibit 曲線。

第15圖顯示半導體結構的程式化抑制特徵。

第16A圖顯示半導體結構的Vt -每次程式化脈衝曲線。

第16B圖顯示半導體結構的Vt-V_inhibit 曲線。

第16C圖顯示半導體結構的Vt-V_SSL 曲線。

第17圖顯示半導體結構的Id-Vg曲線。

第18圖顯示半導體結構的位元數(bit-count)-S.S.曲線。

第19圖顯示半導體結構的位元數-Vt曲線。

110、112‧‧‧堆疊結構

114‧‧‧導電條紋

116‧‧‧絕緣條紋

134、135、136‧‧‧導電線

170、172、174‧‧‧導電島

184、185、186‧‧‧金屬矽化物層

190‧‧‧共同源極線

Claims (22)

1. 一種半導體結構的操作方法，其中，
   該半導體結構包括：
   一基底；
   一第一堆疊結構，形成於該基底上，其中該第一堆疊結構係包括交錯堆疊的第一導電條紋與第一絕緣條紋，該第一導電條紋係藉由該第一絕緣條紋分開；
   一介電元件，形成於該第一堆疊結構上；
   一導電線，形成於該介電元件上，該導電線的延伸方向係垂直於該第一堆疊結構的延伸方向；以及
   一第一導電島與一第二導電島，形成於該介電元件上，其中位於該第一堆疊結構的相對側面上的該第一導電島與該第二導電島係互相分開，
   該半導體結構的操作方法包括：
   分別施加一第一電壓至該第一導電島，並施加一第二電壓至該第二導電島。
2. 如申請專利範圍第1項所述之半導體結構的操作方法，其中該第一電壓與該第二電壓皆為正偏壓。
3. 如申請專利範圍第2項所述之半導體結構的操作方法，其中該操作方法係使得該第一堆疊結構的該第一導電條紋被選擇。
4. 如申請專利範圍第3項所述之半導體結構的操作方法，其中被選擇的該第一導電條紋係開啟。
5. 如申請專利範圍第1項所述之半導體結構的操作方法，其中該第一電壓為正偏壓，該第二電壓為負偏壓。
6. 如申請專利範圍第5項所述之半導體結構的操作方法，其中該操作方法係使得該第一堆疊結構的該第一導電條紋未被選擇。
7. 如申請專利範圍第6項所述之半導體結構的操作方法，其中未被選擇的該第一導電條紋係關閉。
8. 如申請專利範圍第1項所述之半導體結構的操作方法，其中該半導體結構更包括：
   一第二堆疊結構，形成於該基底上，其中該第二堆疊結構係包括交錯堆疊的第二導電條紋與第二絕緣條紋，該第二導電條紋係藉由該第二絕緣條紋分開，其中該介電元件形成於該第二堆疊結構上，該導電線的延伸方向係垂直於該第二堆疊結構的延伸方向；以及
   一第三導電島，形成於該介電元件上，其中位於該第二堆疊結構的相對側面上的該第二導電島與該第三導電島係互相分開，
   該半導體結構的操作方法更包括：施加一第三電壓至該第三導電島。
9. 如申請專利範圍第8項所述之半導體結構的操作方法，其中該第一電壓與該第二電壓皆為正偏壓，該第三電壓為負偏壓。
10. 如申請專利範圍第9項所述之半導體結構的操作方法，其中該操作方法係使得該第一堆疊結構的該第一導電條紋被選擇，並使得該第二堆疊結構的該第二導電條紋未被選擇。
11. 一種半導體結構的製造方法，包括：
    形成一堆疊結構於一基底上，其中該堆疊結構係包括多數個導電條紋與多數個絕緣條紋，該些導電條紋係藉由該些絕緣條紋分開；
    形成一介電元件於該堆疊結構上；
    形成複數個導電線於該介電元件上，其中該些導電線的延伸方向係垂直於該堆疊結構的延伸方向；以及
    形成複數個導電島於該介電元件上，其中位於單一個該堆疊結構的相對側面上的該些導電島係互相分開。
12. 如申請專利範圍第11項所述之半導體結構的製造方法，其中該些導電線係配置於該堆疊結構的側面與上表面上，該些導電島的形成方法包括：
    移除該導電線位於該堆疊結構之上表面上的該介電元件的上表面上的部分，並留下該導電線位於該堆疊結構之相對側面上的部分以形成該些導電島。
13. 如申請專利範圍第12項所述之半導體結構的製造方法，其中該些導電島的形成方法更包括：
    形成一介電層於該堆疊結構上之該介電元件上與該導電線上，其中該介電層具有一平坦的上表面；
    形成一圖案化的遮罩層於該該介電層上，其中該圖案化的遮罩層具有一開口，在移除該導電線的步驟中，係將該開口露出的該導電線移除，直到露出該堆疊結構之上表面上的該介電元件的上表面；以及
    移除該圖案化的遮罩層。
14. 如申請專利範圍第13項所述之半導體結構的製造方法，其中該介電層之平坦的上表面係對齊或高於該堆疊結構上之該介電元件的上表面與該導電線的上表面。
15. 如申請專利範圍第11項所述之半導體結構的製造方法，其中位於該堆疊結構中相鄰近之兩個之間的該導電島係具有單一材料。
16. 如申請專利範圍第11項所述之半導體結構的製造方法，其中位於該堆疊結構中相鄰近之兩個之間的該導電島係具有複合材料。
17. 如申請專利範圍第11項所述之半導體結構的製造方法，其中該導電線與該導電島具有一第一導電型，該導電條紋具有一第二導電型，該第一導電型與該第二導電型係相反。
18. 一種半導體結構，包括：
    一基底；
    一堆疊結構，形成於該基底上，其中該堆疊結構係包括交錯堆疊的導電條紋與絕緣條紋，該導電條紋係藉由該絕緣條紋分開；
    一介電元件，形成於該堆疊結構上；
    一導電線，形成於該介電元件上，該導電線的延伸方向係垂直於該堆疊結構的延伸方向；以及
    複數個導電島，形成於該介電元件上，其中位於單一個該堆疊結構的相對側面上的該些導電島係互相分開。
19. 如申請專利範圍第18項所述之半導體結構，其中該些導電島係沿著垂直於該堆疊結構的延伸方向的方向排列。
20. 如申請專利範圍第18項所述之半導體結構，其中位於該堆疊結構中相鄰近之兩個之間的該導電島係具有單一材料。
21. 如申請專利範圍第18項所述之半導體結構，其中位於該堆疊結構中相鄰近之兩個之間的該導電島係具有複合材料。
22. 如申請專利範圍第18項所述之半導體結構，其中該導電線與該導電島具有一第一導電型，該導電條紋具有一第二導電型，該第一導電型與該第二導電型係相反。