TWI433264B - 具有雙溝渠以最佳化應力效應之電晶體結構及其方法 - Google Patents

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Description

具有雙溝渠以最佳化應力效應之電晶體結構及其方法
本發明大體而言係關於半導體裝置，且更特定言之，本發明係關於電晶體結構及製造具有雙溝渠以最佳化<100>SOI基板上之應力效應之電晶體結構之方法。
在先前技術中，已知許多形式的溝渠隔離及氮化物沉積。然而，此等已知技術並不解決在不同類型裝置上及同時在不同方向上提供差異應力。
圖1係一CMOS電晶體10之俯視圖，其說明如本領域已知之通道方向及寬度方向。詳言之，CMOS電晶體10包括一活性區12及一閘極電極14，其具有一下覆之閘極介電質(未圖示)。活性區12之特徵為延伸於寬度方向上之寬度尺寸W，該寬度方向由元件符號16所指示。此外，活性區12包含任何合適的半導體材料。閘極電極14之特徵為延伸於通道方向上之長度尺寸L，該通道方向由元件符號18所指示。
因此，需要提供改良之電晶體結構及製造同樣電晶體以克服本領域之問題的方法。
根據一個實施例，形成半導體裝置結構之一部分的方法包含提供一"絕緣體上半導體(semiconductor－on－insulator)"基板，該基板具有一半導體活性層、一絕緣層及一半導體基板。第一隔離溝渠形成於半導體活性層內且一應力材料沉積於第一溝渠之底部上，其中應力材料包括雙用途膜。第二隔離溝渠形成於半導體活性層內，其中第二隔離溝渠在該第二隔離溝渠之底部上不存在應力材料。應力分別於第一與第二隔離溝渠內之存在與不存在提供差異應力(i)在半導體裝置結構之N類型或P類型裝置中之一或多者上，(ii)於寬度方向或通道方向之定向中之一或多者，(iii)以定做<100>或<110>絕緣體上半導體基板中之一或多者的應力利益。
不同圖式中相同參考符號指示相似或相同的項目。熟習此項技術者亦應瞭解，圖式中所說明的元件係為了簡潔明瞭起見而不必按比例繪製。例如，圖中一些元件尺寸可能被相對其他元件加以放大以便增進對本發明之實施例的理解。
本揭示內容之實施例提供在不同裝置(N類型及P類型)上及不同定向(寬度方向或長度方向)上施加差異應力以最佳化及最大化<100>SOI基板之應力利益的解決途徑。舉例而言，如本文所述，本揭示內容之實施例在選擇性區域內使用溝渠隔離技術及相應氮化物沉積技術以解決雙(248 nm/193 nm)光學方法及差異應力效應。
根據一個實施例，SOI之一雙溝渠製程包含在所需溝渠區域之底部形成氮化物層以阻止由溝渠襯墊引發之壓縮應力，並因此使得能夠在特定裝置及特定定向上產生差異應力。此外，此方法亦藉由向兩波長皆提供最佳化反射率而致能248 nm及193 nm雙溝渠光學製程。
圖2係各種通道定向及裝置類型之應力響應敏感性特徵的表圖。該表係基於短通道裝置行為。詳言之，圖2之表20包括通道定向22、裝置類型24、較佳通道應力26及較佳寬度應力28之諸行。對於<110>之通道定向，NMOS裝置在通道方向上之拉升應力下效能最佳。此外，對於<110>之通道定向，NMOS裝置的效能具有對寬度方向上之應力相對小的敏感性。對於<110>之通道定向，PMOS裝置在通道方向上之壓縮應力下及在寬度方向上之拉升應力下效能最佳。對於<100>之通道定向，NMOS裝置在通道方向上之拉升應力下效能最佳且具有對寬度方向上之應力相對小的敏感性。最後，對於<100>之通道定向，PMOS裝置的效能展現出對通道方向上之應力相對小的敏感性且的確較佳回應寬度方向上之較小壓縮應力。
圖3－7係根據本揭示內容之一個實施例使用雙溝渠製程製造以最佳化應力效應之半導體裝置的截面圖。在圖3中，半導體裝置30包括一絕緣體上半導體基板，例如如本領域所已知的<100>SOI基板。SOI基板包括一矽基板(未圖示)、一覆於該矽基板之上的埋藏氧化物(BOX)32及一覆於BOX 32之上的矽層34。覆於矽層34之上的係熱氧化物36，例如墊氧化物。覆於墊氧化物36之上的係氮化矽層38。對於SOI基板，BOX 32具有大約1350－2000埃的厚度且矽層34具有大約700－1100埃的厚度。墊氧化物36具有大約90－150埃的厚度。此外，氮化矽層38具有大約1000－1200埃的厚度。在一個實施例中，氮化矽層38具有1050－1160埃範圍內的厚度。
在圖4中，執行第一溝渠蝕刻以形成第一溝渠40。使用第一光學製程以形成第一溝渠40。在一個實施例中，第一光學製程包括(例如)248 nm DUV(深紫外線)圖案化製程。接在圖案化步驟後，執行蝕刻步驟以形成第一溝渠40。
在圖5中，接在第一溝渠蝕刻之後，執行應力/抗反射覆層(ARC)膜之沉積。形成應力/ARC膜42包括選擇性地沉積雙用途膜。亦即，應力/ARC膜可包含可執行1)應力及2)ARC膜之雙用途的任何合適膜。在一個實施例中，應力/ARC膜包含(例如)氮化物。此外，應力/ARC膜42之選擇性沉積包括在氮化矽層38之曝露部分上及在第一溝渠40之底部上沉積膜。
一可能之替代過程係在開口40內形成作為擴散障蔽的側壁隔片，而不是沉積層42。在此情況下，在形成側壁隔片之前延伸開口40至BOX層32內亦為有利的，其中側壁隔片阻擋矽/BOX介面。
在圖6中，執行第二溝渠蝕刻以形成第二溝渠44。使用第二光學製程以形成第二溝渠44。在一個實施例中，第二光學製程包括(例如)193 nm DUV(深紫外線)圖案化製程。接在圖案化步驟後，執行蝕刻步驟以形成第二溝渠44。與第一溝渠之底部不同，第二溝渠之底部無任何應力/ARC膜。
在圖7中，溝渠襯墊(46、48)形成於各個第一與第二溝渠(40、44)中。溝渠襯墊(46、48)包括用於排除缺陷、及保護在各個溝渠內之矽的頂角的熱成長襯墊。在第二溝渠44內，溝渠襯墊46在第二溝渠內自矽34之頂部向下充分延伸至埋藏氧化物32。此外，因為覆於第一溝渠40底部之上的應力/ARC膜42的存在，所以在第一溝渠內阻止了溝渠襯墊48成長於矽34上並充分向下至埋藏氧化物32。因此，在第一溝渠40內之矽34的一部分維持由應力/ARC膜42所保護。
圖8係根據本揭示內容之一實施例用以最佳化應力效應之雙溝渠製程的流程圖50。初始處理發生在元件符號52所指示的步驟中。在步驟54中，執行第一溝渠光學，如上文參考圖4所論述。在步驟56中，執行第一溝渠蝕刻以形成第一溝渠，進而如上文參考圖4所論述。接著第一溝渠蝕刻之後，在步驟58中，執行選擇性雙用途(應力/ARC)膜沉積，例如，如上文參考圖5所論述。在步驟60中，執行第二溝渠光學，如上文參考圖6所論述。在步驟62中，執行第二溝渠蝕刻以形成第二溝渠，進而如上文參考圖6所論述。接著步驟64中之第二溝渠蝕刻後，根據待製造之半導體裝置之特定需要執行後續處理。舉例而言，後續處理可包括如上文參考圖7所論述的溝渠襯墊的形成。
圖9係如上文所論述使用根據本揭示內容之一個實施例之雙溝渠製程製造的包括CMOS電晶體結構72及74之半導體裝置結構70的俯視圖，其中結構72在寬度方向上包括受控應力特徵。在一個實施例中，CMOS電晶體結構72與74分別代表PFET裝置及NFET裝置。CMOS電晶體結構72與74分別包括活性半導體區76與78。在一個實施例中，活性半導體區包含矽。
最佳化PFET CMOS電晶體76包括添加元件符號80所指示之第一應力修正量特徵、及第二應力修正量及電容下降特徵(82、84)，其中該等特徵提供對寬度方向上之應力的修正。第一應力修正量特徵包含在活性半導體區76外部的雙用途應力/ARC膜。此外，第一應力修正量特徵80之形成經由如文中先前參考圖5所論述之第一溝渠蝕刻及應力/ARC膜沉積而達成。在一個實施例中，第一應力修正量包括氮化物。
此外，應力修正量及電容下降特徵(82、84)在活性半導體區域76內部，延伸於活性區域76之源極與汲極區之間。活性區域76之部分覆於閘極電極86及相關聯之閘極介電質(未圖示)之下。應力修正量及電容下降特徵(82、84)之一部分亦覆於閘極電極86及相關聯之閘極介電質(未圖示)之下。閘極電極86的特徵為延伸於通道方向上之長度尺寸L。在一個實施例中，如文中先前所論述，及進而如上文參考圖6及7所論述，應力修正量及電容下降特徵(82、84)係形成於藉由第二溝渠蝕刻移除活性半導體材料之後。應力修正量及電容下降特徵(82、84)之另一特徵為不存在加襯於各個溝渠底部上之雙用途應力/ARC膜，進一步其中各溝渠之溝渠側壁襯墊充分延伸於各溝渠內，自活性層材料之頂部下至下覆之埋藏氧化物。
進而對於第一應力修正量特徵80及應力修正量及電容下降特徵(82、84)，其進一步各包括溝渠填充材料。特定溝渠填充材料的選擇係根據用於特定電晶體應用之所需額外應力修正，關於壓縮或拉升應力修正。舉例而言，在一個實施例中，溝渠填充材料包括用於提供壓縮應力修正的氧化物。在另一實施例中，溝渠填充材料包括用於提供拉升應力修正的氮化物。
仍參看圖9，PFET CMOS電晶體72進一步包括用於分別連接活性區76之源極與汲極區85與87的接觸件88。關於PFET CMOS電晶體72，亦已如本文進一步之論述從效能觀點加以相同的最佳化。
圖9進一步說明根據本揭示內容之另一實施例之具有凹口89的PFET CMOS電晶體72。亦即，PFET CMOS電晶體72在活性區76中包括凹口89。凹口89安置於活性區76之一個末端處，其中凹口橫跨PFET CMOS電晶體72之通道區的一部分。凹口89之存在減小活性區76的總寬度尺寸，以解決如給定CMOS電晶體應用可能需要的各種晶片功能性爭議及/或問題。
圖9還進一步說明NFET CMOS電晶體74的俯視圖，其中電晶體74包括覆於閘極電極90及相關聯之閘極介電質(未圖示)之下的活性區78。活性區78的特徵延伸於寬度方向上之寬度尺寸W，且包含半導體材料。閘極電極90的特徵為延伸於通道方向上之長度尺寸L。電晶體74亦包括用於分別與活性半導體區78之源極及汲極區91及93接觸的接觸件92。應瞭解活性區78亦藉由由雙用途應力/ARC膜所組成之第一應力修正量特徵80所包圍。包圍活性區78之第一應力修正量特徵80的形成係如文中先前參考圖5所論述在第一溝渠蝕刻及應力/ARC膜沉積期間達成的。
圖10係根據本揭示內容之另一實施例使用雙溝渠製程製造的包括CMOS電晶體結構72及74的半導體裝置結構100的俯視圖，其中結構72在寬度方向上包括受控應力特徵。圖10之實施例類似於上文參考圖9所論述之實施例，並具有以下差異。如圖10所示，結構72進一步包括第三應力修正量及電容下降特徵102，其中該特徵提供結構72之寬度方向上之應力的進一步修正。第三應力修正量及電容下降特徵102安置在活性區域76之相對的末端處，且更特定言之安置為沿延伸於通道方向上之活性區的邊緣。
在一個實施例中，第三應力修正量及電容下降特徵102係形成於藉由第二溝渠蝕刻移除活性半導體材料之後，如文中先前參考圖6及7所論述。應力修正量及電容下降特徵102的另一特徵為不存在加襯於各個溝渠之底部上的雙用途應力/ARC膜，進一步其中各個溝渠之溝渠側壁襯墊充分延伸於各個溝渠內，自活性層材料之頂部向至下覆之埋藏氧化物。
進而對於第一應力修正量特徵80、及應力修正量及電容下降特徵(82、84、102)，其亦各包括一溝渠填充材料。特定溝渠填充材料之選擇係根據用於特定電晶體應用之所需額外應力修正量，關於壓縮或拉升應力修正。舉例而言，在一個實施例中，溝渠填充材料包括用於提供壓縮應力修正的氧化物。在另一實施例中，溝渠填充材料包括用於提供拉升應力修正的氮化物。
圖11係根據本揭示內容之又一實施例使用雙溝渠製程製造的包括CMOS電晶體結構72及74的半導體裝置結構110的俯視圖，其中結構72在寬度方向上包括受控應力特徵。圖11之實施例類似於上文參考圖9所論述之實施例，並具有以下差異。如圖11所示，結構72進一步包括替代應力修正量及電容下降特徵(112、114)，其中該等特徵對結構72之寬度方向上之應力的進一步修正。應力修正量及電容下降特徵(112、114)跨越活性區域76、且更特定言之充分跨越活性區域而安置，並在通道方向上延伸。將應力修正量及電容下降特徵(112、114)所分隔的活性區域之部分耦接可使用上覆金屬化而達成，例如在接觸件級或上覆金屬互連水平上的金屬化。
在一個實施例中，應力修正量及電容下降特徵(112、114)形成於藉由第二溝渠蝕刻移除活性半導體材料之後，如文中先前參考圖6及7所論述。應力修正量及電容下降特徵(112、114)之另一特徵為不存在加襯於各個溝渠之底部上的雙用途應力/ARC，進一步其中各個溝渠之溝渠側壁襯墊充分延伸於各個溝渠內，自活性層材料之頂部下至下覆之埋藏氧化物。
進而對於第一應力修正量特徵80、及應力修正量及電容下降特徵(112、114、102)，其亦各包括一溝渠填充材料。特定溝渠填充材料之選擇係根據用於特定電晶體應用之所需額外應力修正量，關於壓縮或拉升應力修正。舉例而言，在一個實施例中，溝渠填充材料包括用於提供壓縮應力修正的氧化物。在另一實施例中，溝渠填充材料包括用於提供拉升應力修正的氮化物。
圖12係根據本揭示內容之又一實施例使用雙溝渠製程製造的包括在通道方向上具有受控應力特徵之CMOS電晶體結構118及120的半導體裝置結構116的俯視圖。圖12之實施例類似於上文參考圖9所論述之實施例，並具有如下所述之差異。舉例而言，使用包含<110>SOI基板的起始基板，需要更大的壓縮應力以提供較佳通道應力。
在一個實施例中，應力修正量及電容下降特徵122形成於藉由第二溝渠蝕刻移除活性半導體材料之後，如文中先前參考圖6及7所論述。應力修正量及電容下降特徵122之另一特徵為不存在加襯於各個溝渠之底部上的雙用途應力/ARC膜，進一步其中各個溝渠之溝渠側壁襯墊充分延伸於各個溝渠內，自活性層材料之頂部下至下覆之埋藏氧化物。如圖12所說明，通道方向之應力修正量及電容下降特徵122僅包含於活性區域76之源極/汲極區的各個部分內，而不跨越通道區充分延伸，亦不覆於閘極電極86及相關聯之閘極介電質(未圖示)之下。此外，複數個應力修正量及電容下降特徵122沿閘極電極86且與其平行而安置。
進而對於第一應力修正量特徵80、及應力修正量及電容下降特徵122，其進一步各包括一溝渠填充材料。特定溝渠填充材料之選擇係根據用於特定電晶體應用之所需額外應力修正量，關於壓縮或拉升應力修正。舉例而言，在一個實施例中，溝渠填充材料包括用於提供壓縮應力修正的氧化物。在另一實施例中，溝渠填充材料包括用於提供拉升應力修正的氮化物。
在一個實施例中，該方法包括在雙溝渠製程中使用選擇性氮化物沉積。該選擇性氮化物沉積不僅致能雙(248 nm/193 nm)光學製程，而且提供在NFET及PFET裝置上及在寬度及通道方向上的差異應力以獲得在<100>晶體定向SOI基板上的最大化應力效應。亦即，氮化物沉積步驟致能248 nm/193 nm雙溝渠光學製程並亦提供選擇性溝渠應力操作。換言之，本揭示內容之實施例同時提供方法解決248 nm及193 nm光學製程之不同的ARC需要，並且同時達成最佳化之應力效應。
利用本揭示內容之實施例，雙溝渠方法(例如，雙遮罩方法)使得可能對NFET及PFET裝置同時在寬度及通道方向上都提供最佳化應力(意即，提供最有利之應力)。因此，預期相應電晶體結構之效能改良大約為5－7%。
在根據一個實施例之雙遮罩方法中，使用248 nm遮罩對正常活性區域及在活性區域邊緣的溝渠圖案化結構(patterning)進行圖案化並隨後進行蝕刻。薄氮化物層(例如，SiN)隨後選擇性地沉積於經圖案化之活性區域的頂部上(意即，為了致能193 nm光學製程)及溝渠圖案化期間所形成的溝渠底部處(意即，為了減少壓縮應力)。繼而，使用193奈米光學製程對一或多個完全封閉之切口(cutout)圖案(意即，在PFET裝置之活性區內)進行圖案化。以此方式，僅向PFET裝置提供有寬度方向上之高度壓縮應力。此外，NFET裝置(意即，寬度與通道方向上)及PFET裝置(意即，通道方向上)將得到較小的壓縮或拉升應力，該等應力對於NFET及PFET裝置都係最佳的。
需注意應力工程現今係對於高效能CMOS技術發展最具活力之區域之一。此外，SOI基板具有一些獨特的應力效應。本揭示內容之實施例提供利用此等效應的獨特方法。此外，雙溝渠製程使得能夠產生為SOI基板(例如<100>SOI基板)上之特定裝置修整應力的差異及最佳化應力效應。此外，如本文所論述，差異及最佳化應力修整包括向不同區域及/或區提供或大或小、或拉升或壓縮的應力。
如本文所論述，本揭示內容之實施例可應用於需要高效能及/或低動態功率的SOI產品。該等實施例進一步提供用以獲得所需效能優勢的方法，該方法比使用SiGe應力或c－SiGe通道等更複雜的方法實施更簡單。
在前述說明書中，已參考各種實施例描述該揭示內容。然而，一般技術者應瞭解，在不偏離以下申請專利範圍所述之本實施例之範疇的情況下可對本發明進行各種修正及改變。因此，說明書及圖式被視為說明性而非限制性的，且所有此等修正將包括在本實施例之範疇內。舉例而言，本實施例可應用於半導體裝置技術，在該等技術中載子移動率對於裝置效能係關鍵的。
上文已根據特定實施例描述了諸利益、其它優勢及問題之解決途徑。然而，利益、優勢、問題之解決途徑，以及可使任何利益、優勢、或解決途徑出現或變得更明顯的任何組件皆不應理解為對任何或所有請求項係關鍵、必需或本質的特徵或裝置。如本文中所用，術語"包含"係用以涵蓋非獨占式包括的，因此包含有一列組件之製程、方法、物品或裝置並不僅包括彼等組件，而也可包括未列出於此等製程、方法、物品或裝置中或非其所固有的其它組件。
10．．．電晶體
12．．．區
14．．．閘極電極
16．．．寬度方向
18．．．通道
20．．．表
22．．．通道定向
24．．．裝置類型
26．．．通道應力
28．．．寬度應力
30．．．半導體裝置
32．．．埋藏氧化物
34．．．矽層
36．．．墊氧化物
38．．．氮化矽層
40．．．溝渠
42．．．應力/ARC膜
44．．．溝渠
46．．．溝渠襯墊
48．．．溝渠襯墊
50．．．流程圖
70．．．半導體裝置結構
72．．．電晶體結構
74．．．NFET CMOS電晶體
76．．．活性區
78．．．活性區
80．．．應力修正器特徵
82．．．電容下降特徵
84．．．電容下降特徵
85．．．源極區
86．．．閘極區
87．．．汲極區
88．．．接觸件
89．．．凹口
90．．．閘極電極
91．．．源極區
92．．．接觸件
93．．．汲極區
100．．．半導體裝置結構
102．．．電容下降特徵
110．．．半導體裝置結構
112．．．電容下降特徵
114．．．電容下降特徵
116．．．半導體裝置結構
118．．．CMOS電晶體結構
120．．．CMOS電晶體結構
122．．．電容下降特徵
圖1係CMOS電晶體10的俯視圖，其說明本領域已知之通道方向及寬度方向；圖2係各種通道定向及裝置類型之應力響應特徵的表圖；圖3－7係根據本揭示內容之一個實施例使用雙溝渠製程製造以最佳化應力效應之半導體裝置的截面圖；圖8係根據本揭示內容之一個實施例用以最佳化應力效應之雙溝渠製程的流程圖；圖9係根據本揭示內容之一個實施例使用雙溝渠製程製造的包括在寬度方向上具有受控應力特徵之CMOS電晶體結構的半導體裝置結構的俯視圖；圖10係根據本揭示內容之另一實施例使用雙溝渠製程製造的包括在寬度方向上具有受控應力特徵之CMOS電晶體結構的半導體裝置結構的俯視圖；圖11係根據本揭示內容之又一實施例使用雙溝渠製程製造的包括在寬度方向上具有受控應力特徵之CMOS電晶體結構的半導體裝置結構的俯視圖；及圖12係根據本揭示內容之又一實施例使用雙溝渠製程製造的包括在寬度方向上具有受控應力特徵之CMOS電晶體結構的半導體裝置結構的俯視圖。
30．．．半導體裝置
32．．．埋藏氧化物
34．．．矽層
36．．．墊氧化物
38．．．氮化矽層
40．．．溝渠
42．．．應力/ARC膜
44．．．溝渠
46．．．溝渠襯墊
48．．．溝渠襯墊

Claims (20)

  1. 一種用於形成一半導體裝置結構之一部分的方法，其包含：提供一絕緣體上半導體基板，該基板具有一半導體活性層、一絕緣層及一半導體基板；在該半導體活性層內形成一第一隔離溝渠，在該第一溝渠之一底部上沉積一應力材料，其中該應力材料包括一雙用途膜；及在該半導體活性層內形成一第二隔離溝渠，其中該第二隔離溝渠在該第二溝渠之一底部上不存在該應力材料，且其中應力材料分別於該第一與該第二隔離溝渠內之該存在與該不存在提供差異應力(i)在該半導體裝置結構之N類型或P類型裝置中之一或多者上，(ii)於寬度方向或通道方向之定向中之一或多者，(iii)以定做一<100>或<110>絕緣體上半導體基板中之一或多者的應力利益。
  2. 如請求項1之方法，其中該雙用途膜包含一氮化物層，該氮化物層形成於該第一隔離溝渠之該底部以阻止一由溝渠襯墊引發之壓縮應力並使得能夠在一特定裝置及定向上產生差異應力。
  3. 如請求項1之方法，其中形成該第一溝渠包括使用一第一波長圖案化及蝕刻製程，進一步其中該第一波長圖案化及蝕刻製程包括一248nm深紫外線圖案化及蝕刻製程；且其中形成該第二溝渠包括使用一第二波長圖案化 及蝕刻製程，其中該第二波長係一與該第一波長不同之波長，其中該第二波長圖案化及蝕刻製程包括一193nm深紫外線圖案化製程。
  4. 如請求項1之方法，其中該雙用途膜包含一適合用作一應力材料及用作一抗反射覆層的材料，進一步其中該雙用途膜包含一氮化物。
  5. 如請求項1之方法，其進一步包含：在該第一及該第二溝渠之每一個中沿該第一及該第二溝渠之側壁部分形成溝渠襯墊，其中覆於該第一溝渠之該底部之上的該雙用途膜阻止該第一溝渠中之一溝渠襯墊沿該第一溝渠之該側壁充分延伸，該溝渠襯墊自該側壁之一頂部延伸至一較低側壁部分，其中該較低側壁部分在該第一溝渠內接觸該雙用途膜之一頂部。
  6. 一種用於形成一半導體裝置結構之一部分的方法，其包含：提供一絕緣體上半導體基板，該基板具有一半導體活性層、一絕緣層及一半導體基板；在該半導體活性層內形成一第一隔離溝渠，在該第一溝渠之一底部上沉積一應力材料，其中該應力材料包括一雙用途膜；及在該半導體活性層內形成一第二隔離溝渠，其中該第二隔離溝渠在該第二溝渠之一底部上不存在該應力材料，且其中應力材料分別於該第一與該第二隔離溝渠內之該存在與該不存在提供差異應力(i)在該半導體裝置結 構之N類型或P類型裝置中之一或多者上，(ii)於寬度方向或通道方向之定向中之一或多者，(iii)以定做一<100>或<110>絕緣體上半導體基板中之一或多者的應力利益，其中該半導體裝置結構之該部分包括第一及第二電晶體結構，該第一及該第二電晶體結構在該半導體活性層內分別具有第一及第二活性半導體區，該第一電晶體結構在該第一電晶體結構之一寬度方向上包括一受控應力特徵。
  7. 如請求項6之方法，其中該第一電晶體結構之該受控應力特徵包括用於提供對該第一電晶體結構之該寬度方向上之應力的修正的第一及第二應力修正量特徵。
  8. 如請求項7之方法，其中該第一應力修正量特徵包括一在該第一電晶體結構之該活性半導體區外部的雙用途膜，該雙用途膜進一步沿著至少鄰近於該第一電晶體結構之該第一活性半導體區之兩側部分的第三及第四溝渠的一底部而安置，其中該第二應力修正量特徵包括在該第一電晶體結構之該活性半導體區內部的至少一個應力修正量及電容下降特徵。
  9. 如請求項7之方法，其中該第一電晶體結構之該受控應力特徵進一步包括替代應力修正量及電容下降特徵，其中該替代應力修正量及電容下降特徵提供對該半導體裝置結構之該部分之該寬度方向上之應力的一進一步修正。
  10. 如請求項6之方法，其中該半導體活性層具有一<110>晶 體定向，該方法進一步包含：提供僅包含於該活性半導體區之源極/汲極區之諸部分內的複數個應力修正量及電容下降特徵，不跨越該活性半導體區之一通道區延伸，進一步其中該複數個應力修正量及電容下降特徵平行於該第一電晶體結構之一閘極電極並沿其而安置，且其中該複數個應力修正量及電容下降特徵提供對該第一電晶體結構之該通道方向上之應力的一修正。
  11. 一種半導體裝置結構，其包含：一絕緣體上半導體基板，該基板具有一半導體活性層、一絕緣層及一半導體基板；一形成於該半導體活性層內的第一隔離溝渠，該第一隔離溝渠具有一沉積在該第一溝渠之一底部上的應力材料，其中該應力材料包括一雙用途膜；及一形成於該半導體活性層內的第二隔離溝渠，其中該第二隔離溝渠在該第二溝渠之一底部上不存在該應力材料，且其中應力材料分別於該第一及該第二隔離溝渠內的該存在與該不存在提供差異應力(i)在該半導體裝置結構之N類型或P類型裝置中之一或多者上，(ii)於寬度方向或通道方向之定向中之一或多者，(iii)以定做一<100>或<110>絕緣體上半導體基板中之一或多者的應力利益。
  12. 如請求項11之裝置結構，其進一步包含第一及第二電晶體結構，該第一及該第二電晶體結構在該半導體活性層 內分別具有第一及第二活性半導體區，該第一電晶體結構在該第一電晶體結構之一寬度方向上包括一受控應力特徵。
  13. 如請求項12之裝置結構，其中該第一電晶體結構之該受控應力特徵包括用於提供對該第一電晶體結構之該寬度方向上之應力的一修正的第一及第二應力修正特徵。
  14. 如請求項13之裝置結構，其中該第一應力修正特徵包括在該第一電晶體結構之該活性半導體區外部的一雙用途膜，該雙用途膜進一步沿著至少鄰近於該第一電晶體結構之該第一活性半導體區之兩側部分的諸溝渠之一底部而安置。
  15. 如請求項13之裝置結構，其中該第二應力修正量特徵包括在該第一電晶體結構之該活性半導體區內部的至少一個應力修正量及電容下降特徵。
  16. 如請求項13之裝置結構，其中該第一電晶體結構之一活性半導體區進一步包括安置於該活性半導體區之一末端的一凹口，該凹口橫跨於該活性半導體區之一源極區及一汲極區之間。
  17. 如請求項13之裝置結構，其中該第一活性半導體區係由該第一應力修正量特徵限制，進一步其中該第一應力修正量特徵包括一隔離溝渠，該隔離溝渠在該隔離溝渠之一底部上具有一雙用途應力及抗反射覆層膜。
  18. 如請求項13之裝置結構，其中該第一電晶體結構之該受控應力特徵包括第三應力修正量及電容下降特徵，其中 該第三應力修正量及電容下降特徵提供對該半導體裝置結構之該寬度方向上之應力的一進一步修正，其中該第三應力修正量及電容下降特徵沿該活性半導體區之諸邊緣安置於相對之末端處，該等邊緣在該半導體裝置結構之一通道方向上延伸。
  19. 如請求項12之裝置結構，其中該第一電晶體結構之該受控應力特徵進一步包括替代應力修正量及電容下降特徵，其中該替代應力修正量及電容下降特徵提供對該半導體裝置結構之該部分之該寬度方向上之應力的一進一步修正。
  20. 如請求項11之裝置結構，其中該半導體活性層具有一<110>晶體定向，該裝置結構進一步包含：僅包含於該活性半導體區之源極/汲極區諸部分內的複數個應力修正量及電容下降特徵，不跨越該活性半導體區之一通道區延伸，其中該複數個應力修正量及電容下降特徵平行與該第一電晶體結構之一閘極電極並沿其而安置，且其中該複數個應力修正量及電容下降特徵提供對該第一電晶體結構之該通道方向上之應力的一修正。
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