TWI427717B - 一種倒裝晶片的封裝方法 - Google Patents

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Description

一種倒裝晶片的封裝方法
本發明一般涉及一種形成半導體裝置封裝體的製備方法，更確切的說，本發明涉及一種功率裝置的倒裝晶片的封裝方法。
在先進晶片封裝方式中，晶圓級封裝WLCSP(Wafer Level Chip Scale Packaging)是先行在整片晶圓上進行封裝和測試，並利用聚醯亞胺材料覆蓋晶圓的一面，然後才將其切割成一個個的IC封裝體顆粒，因此封裝體的體積即幾乎等同於裸晶片的原尺寸，該封裝體具備良好的散熱及電氣參數性能。
通常，在晶圓級封裝的複雜工藝流程中，極其重要的步驟之一就是減薄晶片至一定的厚度。而晶片愈薄愈容易碎裂，這就要求在任何工藝步驟中要極力避免對晶片造成任何形態的損傷，例如，晶圓的切割就很容易導致晶片的邊緣處有所崩裂，其後果之一就是所獲得的不良晶片是缺角的。
另一方面，當前一種稱之為平面凸點式封裝(FBP，Flat Bump Package)的封裝體，以附第1A-1I圖的工藝流程完成附第1J圖中封裝體150的製備。
第1A圖示出的是引線框架100，其包括接觸端子101和焊盤102，如第1B-1C圖所示，將晶片110通過導電材料103焊接在焊盤102上，並 通過鍵合線104將連接晶片110內部電路的電極電性連接到接觸端子101上，如第1D圖所示。之後進行塑封，利用塑封料120塑封晶片110及鍵合線104，並蝕刻引線框架100，使得獲得的接觸端子101、焊盤102外露於塑封料120，如第1E-1F圖所示。再對接觸端子101、焊盤102的外表面鍍一層金，形成鍍金層105，如第1G圖所示；最後與塑封體的頂面粘合一層薄膜130，並切割塑封料120，完成以塑封體120'塑封包覆晶片110及鍵合線104的封裝體150，如第1H-1J圖所示。
其中，焊盤102作為散熱或是電極所用，接觸端子101、焊盤102均用於焊接至印刷電路板PCB之類的基板上，並與外部電路連接。焊盤102因為要承載晶片110，其體積一般較大；而鍵合線104之類的鍵合引線則容易帶來負面效應的離散電感，並且鍵合線104要保障一定的弧高，這也不利於縮減塑封體120'的厚度。第1J圖示出的封裝體150的尺寸大小、電氣性能並不理想。
如此一來，本申請是基於以下考慮：先對晶片進行封裝再實施減薄，使得晶片完成封裝後所獲得的封裝體具備較佳的尺寸，並具備良好的散熱及電氣參數性能；在封裝工藝過程中，竭力降低晶片的缺角風險並獲得更薄的晶片厚度。
鑒於上述問題，本發明提出了一種倒裝晶片的封裝方法，包括以下步驟：提供一引線框架，在引線框架上設置有多個凸出於引線框架頂面的互連導杆； 將正面設置有鍵合襯墊的晶片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導杆焊接；於引線框架的頂面進行塑封，以塑封料塑封包覆所述晶片及互連導杆；於引線框架的底面蝕刻引線框架，形成與互連導杆連接並凸出於塑封料底面的接觸端子；於所述接觸端子的表面設置一層金屬保護層；粘貼一層薄膜至減薄後的塑封料的頂面；切割塑封料並移除薄膜形成多顆以塑封體塑封包覆所述晶片的封裝體。
上述的方法，其中，通過塗覆在互連導杆上的導電材料，將所述鍵合襯墊與所述互連導杆焊接。
上述的方法，其中，通過鍍於互連導杆上的導電材料及鍍於鍵合襯墊上的金屬鍍層，將所述鍵合襯墊與所述互連導杆共晶焊接。
上述的方法，其中，還包括在晶片塑封後研磨減薄塑封料及晶片，並將減薄後的晶片的背面於減薄後的塑封料的頂面中予以外露的步驟。
上述的方法，其中，還包括沉積一層背面金屬層至減薄後的晶片的背面的步驟。
上述的方法，其中，在沉積一層背面金屬層至減薄後的晶片的背面之前，還在減薄後的晶片的背面進行以下工藝步驟：進行蝕刻； 並且進行離子注入及鐳射退火。
上述的方法，其中，所述接觸端子凸出至塑封體的底面之外，並且所述背面金屬層外露於塑封體的頂面。
上述的方法，在一種實施例中，所述晶片為金屬氧化物半導體場效應電晶體，所述鍵合襯墊至少包括構成晶片柵極電極的柵極鍵合襯墊、構成晶片源極電極的源極鍵合襯墊，並且所述背面金屬層構成晶片的汲極電極。
並且進一步將所述封裝體黏接至一基座上，其中，背面金屬層通過導電材料與基座黏接，連接柵極鍵合襯墊的接觸端子通過一金屬導體電性連接至設置在基座周圍的柵極焊盤上，連接源極鍵合襯墊的接觸端子通過另一金屬導體電性連接至設置在基座周圍的源極焊盤上；以及基座周圍還設置有電性連接至基座的汲極焊盤。
上述的方法，在一個可選實施例中，所述晶片為共汲極雙金屬氧化物半導體場效應電晶體，其中，所述背面金屬層構成共汲極雙金屬氧化物半導體場效應電晶體所包含的第一、第二金屬氧化物半導體場效應電晶體各自的汲極電極；以及第一、第二金屬氧化物半導體場效應電晶體各自汲極電極通過背面金屬層彼此相互電性連接。
並且，鍵合襯墊至少包括構成第一金屬氧化物半導體場效應電晶體柵極電極的第一柵極鍵合襯墊、構成第一金屬氧化物半導體場效應電晶體源極電極的第一源極鍵合襯墊；以及鍵合襯墊還包括構成第二金屬氧化物半導體場效應電晶體 柵極電極的第二柵極鍵合襯墊、構成第二金屬氧化物半導體場效應電晶體源極電極的第二源極鍵合襯墊。
上述的方法，在一個可選實施例中，所述晶片為高端金屬氧化物半導體場效應電晶體和低端金屬氧化物半導體場效應電晶體集成的雙金屬氧化物半導體場效應電晶體，其中，所述背面金屬層構成高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極；以及高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極通過背面金屬層彼此相互電性連接。
並且，鍵合襯墊至少包括構成高端金屬氧化物半導體場效應電晶體柵極電極的第一柵極鍵合襯墊、構成高端金屬氧化物半導體場效應電晶體汲極電極的第一汲極鍵合襯墊；以及鍵合襯墊還包括構成低端金屬氧化物半導體場效應電晶體柵極電極的第二柵極鍵合襯墊、構成低端金屬氧化物半導體場效應電晶體源極電極的第二源極鍵合襯墊。
上述的方法，在一個可選實施例中，所述晶片為共汲極雙金屬氧化物半導體場效應電晶體，其中，所述晶片的背面構成共汲極雙金屬氧化物半導體場效應電晶體所包含的第一、第二金屬氧化物半導體場效應電晶體各自的汲極；並且還可以選擇在所述晶片的背面設置一層背面金屬層，所述第一、第二金屬氧化物半導體場效應電晶體各自汲極電極通過背面金屬 層彼此相互電性連接。
上述的方法，在一個可選實施例中，所述晶片為高端金屬氧化物半導體場效應電晶體和低端金屬氧化物半導體場效應電晶體集成的雙金屬氧化物半導體場效應電晶體，其中，所述晶片的背面構成高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極；並且還可以選擇在所述晶片的背面設置一層背面金屬層，所述高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極通過背面金屬層彼此相互電性連接。
本領域的技術人員閱讀以下較佳實施例的詳細說明，並參照附圖之後，本發明的這些和其他方面的優勢無疑將顯而易見。
205、305‧‧‧金屬保護層
101、200'、300'‧‧‧接觸端子
120、220'、320'‧‧‧塑封體
201、301‧‧‧互連導杆
203‧‧‧導電材料
250、350‧‧‧封裝體
110、210、310‧‧‧晶片
210b、210c、310b‧‧‧背面
211、311‧‧‧背面金屬層
210a、310a‧‧‧正面
200a、220'c、220a、220c、320a、320'a‧‧‧頂面
200b、220'b、220b、320b、320'b‧‧‧底面
100、200、300‧‧‧引線框架
102‧‧‧焊盤
103‧‧‧導電材料
104‧‧‧鍵合線
150、250‧‧‧封裝體
120、220、320‧‧‧塑封料
105‧‧‧鍍金層
130、230、330‧‧‧薄膜
220d、320d‧‧‧切割槽
212‧‧‧源極鍵合襯墊
213‧‧‧柵極鍵合襯墊
212A、213A、312A、313A、314A、315A‧‧‧虛線框
200'a‧‧‧源極接觸端子
200'b‧‧‧柵極接觸端子
240‧‧‧基座
240a‧‧‧源極焊盤
240b‧‧‧柵極焊盤
240c‧‧‧汲極焊盤
250'‧‧‧二次封裝體
251、252‧‧‧金屬片
251a、252a‧‧‧彎折部分
312‧‧‧第一汲極鍵合襯墊
313‧‧‧第一柵極鍵合襯墊
314‧‧‧第二源極鍵合襯墊
315‧‧‧第二柵極鍵合襯墊
300'a‧‧‧第一汲極接觸端子
300'b‧‧‧第一柵極接觸端子
300'c‧‧‧第二源極接觸端子
300'd‧‧‧第二柵極接觸端子
參考所附附圖，以更加充分的描述本發明的實施例。然而，所附附圖僅用於說明和闡述，並不構成對本發明範圍的限制。
第1A-1J圖是背景技術中平面凸點式封裝的製備流程示意圖。
第2A-2K圖是本申請的封裝體的製備流程示意圖。
第3A-3D圖是本申請的封裝體的另一實施方式的製備流程示意圖。
第4圖是本申請MOSFET未封裝前的俯視結構示意圖。
第5圖是本申請MOSFET完成封裝後封裝體的俯視結構示意圖。
第6圖是將封裝體黏接至一基座上的俯視結構示意圖。
第7圖是通過彎折的金屬片分別將柵極鍵合襯墊、源極鍵合襯墊電性連接至柵極焊盤、源極焊盤上的俯視結構示意圖。
第8A-8F圖是本申請的另一種晶片封裝體的製備流程示意圖。
第9圖是本申請雙MOSFET未封裝前的俯視結構示意圖。
第10圖本申請雙MOSFET完成封裝後的俯視結構示意圖。
參見第2A圖所示，引線框架200的頂面200a設置有多個互連導杆201，其中，互連導杆201凸出於引線框架200頂面200a，引線框架200、互連導杆201的可採用金屬銅。如第2A-2C圖所示，先設置一層導電材料203在互連導杆201上，通過導電材料203將晶片210倒裝(Flip Chip)焊接至引線框架200上。
晶片210的正面210a通常設有與外界進行電性連接的鍵合襯墊(Bonding Pad)，鍵合襯墊一般作為晶片210內部電路的輸入/輸出接觸端子(I/O Pad)，可作為信號的輸入/輸出、或是Power和Ground的介面。以第4圖展示的一種金屬氧化物半導體場效應電晶體的晶片結構為例，在晶片210的正面210a設置的鍵合襯墊至少包括構成晶片210柵極電極的柵極鍵合襯墊213、構成晶片210源極電極的源極鍵合襯墊212；其中，柵極鍵合襯墊213接觸晶片210未示出的柵區，源極鍵合襯墊212接觸晶片210未示出的源區。在一種實施方式中，晶片210的背面210b設置有未示出的汲區，在此實施例中，晶片210為一種垂直式功率裝置。
參見第2C圖所示，將正面210a設置有鍵合襯墊(未示出)的晶片210倒裝焊接至引線框架200上，其中，鍵合襯墊與互連導杆201焊接。例如將第4圖中源極鍵合襯墊212、柵極鍵合襯墊213與互連導杆201焊接。有多種焊接工藝可供選擇，一種實施方式是通過塗覆在互連導杆201上 的導電材料203，將鍵合襯墊與互連導杆201焊接，此時導電材料203可選擇焊錫膏、導電銀漿或是導電薄膜中任意之一。另一實施方式是通過鍍於互連導杆201上的導電材料203及鍍於源極鍵合襯墊212、柵極鍵合襯墊213上的金屬鍍層(未示出)，將鍵合襯墊(源極鍵合襯墊212、柵極鍵合襯墊213)與互連導杆201共晶焊接，此時導電材料203可選擇鍍金或銀，鍍於源極鍵合襯墊212、柵極鍵合襯墊213上的金屬鍍層可採用純錫(Sn)或金錫(AuSn)、金矽(AuSi)、金鍺(AuGe)等合金材料作接觸面鍍層，當引線框架200、互連導杆201被加熱至適合的共晶溫度時，金或銀元素滲透到金屬鍍層，熔點的改變與金屬鍍層的合金層成份相關，令金屬鍍層的共晶層固化後將源極鍵合襯墊212、柵極鍵合襯墊213與互連導杆201緊固的焊接。
參見第2D圖所示，於引線框架200的頂面200a進行塑封，以塑封料220塑封包覆晶片210及互連導杆201，晶片210周圍的空隙均被塑封料220填充，此時，塑封料220的底面220b與引線框架200的頂面200a黏結，而塑封料220通常為環氧塑封料。
參見第2E圖所示，於第2D圖中完成塑封工藝後，對塑封料220的頂面220a進行研磨，直至在塑封料220中曝露出晶片210。在研磨工藝過程中，其優點之一就是由於晶片210被塑封料220包圍支撐住而不易在減薄過程中碎裂，以致晶片210可以獲得6密耳(Mil)、4密耳、2密耳甚至更薄的厚度。此時，塑封料220及晶片210均被研磨減薄，以獲得將減薄後的晶片210的背面210c於減薄後的塑封料220的頂面220c中予以外露；同時晶片210的汲區部分被研磨掉，其厚度亦有所減薄。第2E圖中，一種可選擇的步驟是在減薄後的晶片210的背面210c進行蝕刻，如濕法蝕刻，以除去研磨後 晶片210的背面210c上所殘留的應力層，修復研磨過程中對減薄後的晶片210的背面210c所造成的晶格損傷；之後進行在減薄後的晶片210的背面210c進行離子注入，並在離子注入後用以低溫退火或鐳射退火來消除在減薄後的晶片210的背面210c中產生的一些晶格缺陷。第2F圖中，沉積一層背面金屬層211(如Ti/Ni/Ag的合金)至減薄後的晶片210的背面210c上，在如第4圖的實施方式中，晶片210為MOSFET，則背面金屬層211電性接觸晶片210的汲區並構成晶片210的汲極電極。
參見第2F-2G圖所示，於引線框架200的底面200b蝕刻引線框架200，可利用圖中未示出的硬掩膜對引線框架200進行蝕刻，僅保留位於第2F圖中與互連導杆201連接的接觸端子200'，其中，接觸端子200'原本是引線框架200的一部分。從而形成與互連導杆201連接並凸出於塑封料220底面220b的接觸端子200'，如第2G圖所示。之後，參見第2H圖所示，於接觸端子200'的表面設置一層金屬保護層205，如鍍上一層金屬保護層205，金屬保護層205的材料有多種選擇方式，如Ti/Ni/Au的合金。
參見第2I-2J圖所示，粘貼一層薄膜230至減薄後的塑封料220的頂面220c，薄膜230起到切割膜的作用，可採用紫外線照射膠帶(UV tape)或藍膜(Blue tape)；然後對塑膠封220進行切割，如第2J圖中示出的切割槽220d即是切割刀切割塑膠封220所留下的痕跡，用於將完成上述所有封裝工藝制程的晶片210從塑封料220上脫離下來。此過程中，薄膜230可以選擇在縱向上部分被切割但未完全被切割斷。切割塑封料220完成後，塑封料220被切割成多個如第2K圖所示的塑封體220'，於塑封體220'的頂面220'c移除薄膜230，則形成多顆以塑封體220'塑封包覆晶片210的封裝體250。在 封裝體250中，背面金屬層211外露於塑封體220'的頂面220'c，表面設置有金屬保護層205的接觸端子200'凸出於塑封體220'的底面220'b。
依上述內容，在一種實施方式中，可包括以下步驟：步驟1：提供一引線框架，在引線框架上設置有多個凸出於引線框架頂面的互連導杆；步驟2：將正面設置有鍵合襯墊的晶片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導杆焊接；步驟3：於引線框架的頂面進行塑封，以塑封料塑封包覆所述晶片及互連導杆；步驟4：研磨減薄塑封料及晶片，並將減薄後的晶片的背面於減薄後的塑封料的頂面中予以外露；步驟5：沉積一層背面金屬層至減薄後的晶片的背面；步驟6：於引線框架的底面蝕刻引線框架，形成與互連導杆連接並凸出於塑封料底面的接觸端子；步驟7：於所述接觸端子的表面設置一層金屬保護層；步驟8：粘貼一層薄膜至減薄後的塑封料的頂面；步驟9：切割塑封料並移除薄膜形成多顆以塑封體塑封包覆所述晶片的封裝體。
其中所述的晶片可以是如第4圖所示的單晶體管晶片，也可以是如第9圖所示的雙電晶體晶片。
為了獲得第2K圖所示的封裝體250，還有其他實施方式可以實現。例如當已經完成第2D圖所示的工藝製備流程後，再實施第3A-3D圖 的工藝製備流程，亦可以得到封裝體250。在第3A圖中，先對第2D圖中刻引線框架200進行蝕刻，於引線框架200的底面200b蝕刻引線框架200，僅保留位於第3A圖中與互連導杆201連接的接觸端子200'，其中，接觸端子200'原本是引線框架200的一部分，從而形成與互連導杆201連接並凸出於塑封料220底面220b的接觸端子200'，如第3B圖所示。然後對塑封料220的頂面220a進行研磨，直至在塑封料220中露出晶片210。此時，塑封料220及晶片210均被研磨減薄，並將減薄後的晶片210的背面210c於減薄後的塑封料220的頂面220c中予以外露，同時晶片210的汲區的厚度亦有所減薄。第3C圖中，一種可選擇的步驟是在減薄後的晶片210的背面210c進行蝕刻，如濕法蝕刻，以除去研磨後晶片210的背面210c上所殘留的應力層，修復研磨過程中對晶片210的背面210c所造成的晶格損傷；之後進行在晶片210的背面210c進行離子注入，並在離子注入後用以低溫退火或鐳射退火來消除在晶片210的背面210c中產生的一些晶格缺陷。之後，在第3D圖中，沉積一層背面金屬層211(如Ti/Ni/Ag的合金)至減薄後的晶片210的背面210c上，在如第4圖的實施方式中，晶片210為MOSFET，則背面金屬層211電性接觸晶片210的汲區並構成晶片210的汲極電極。對比第3D圖與第2G圖，二者結構並無不同，只是製作流程步驟有所不同。完成第3D圖的製備流程後再採取第2H-2K圖的製備流程，同樣也能得到封裝體250。
依上述內容，在一種實施方式中，可包括以下步驟：步驟1：提供一引線框架，在引線框架上設置有多個凸出於引線框架頂面的互連導杆；步驟2：將正面設置有鍵合襯墊的晶片倒裝焊接至所述引線框架上，其 中，所述鍵合襯墊與所述互連導杆焊接；步驟3：於引線框架的頂面進行塑封，以塑封料塑封包覆所述晶片及互連導杆；步驟4：於引線框架的底面蝕刻引線框架，形成與互連導杆連接並凸出於塑封料底面的接觸端子；步驟5：研磨減薄塑封料及晶片，並將減薄後的晶片的背面於減薄後的塑封料的頂面中予以外露；步驟6：沉積一層背面金屬層至減薄後的晶片的背面；步驟7：於所述接觸端子的表面設置一層金屬保護層；步驟8：粘貼一層薄膜至減薄後的塑封料的頂面；步驟9：切割塑封料並移除薄膜形成多顆以塑封體塑封包覆所述晶片的封裝體。
其中所述的晶片可以是如第4圖所示的單晶體管晶片，也可以是如第9圖所示的雙電晶體晶片。
第4圖中晶片210是原始晶片的俯視示意圖，第5圖是將第4圖中晶片210進行第2A-2K圖或第3A-3D圖的工藝流程獲得的封裝體250的俯視示意圖。對比第2K圖封裝體250的截面圖和第5圖封裝體250的俯視圖，外露於塑封體220'的頂面220'c的背面金屬層211在第5圖中並未示出，並且，第2K圖中設置有金屬保護層205的接觸端子200'至少包括第5圖中的源極接觸端子200'a、柵極接觸端子200'b，其中，金屬保護層205在第5圖中未加標注。在第5圖中，虛線框212A範圍內的接觸端子200'均為源極接觸端子200'a，虛線框213A範圍內的接觸端子200'均為柵極接觸端子200'b；第4圖中 源極鍵合襯墊212、柵極鍵合襯墊213在被第5圖中塑封料體220'覆蓋後並未示出，虛線框212A的位置處於源極鍵合襯墊212的正上方，而虛線框213A的位置處於柵極鍵合襯墊213的正上方，所以源極接觸端子200'a均通過互連導杆201與源極鍵合襯墊212電性連接，柵極接觸端子200'b均通過互連導杆201與柵極鍵合襯墊213電性連接(參考第2K圖)。
封裝體250的用途之一就是作為晶片210的載體進行二次封裝。如第6圖所示，將第5圖中封裝體250通過導電材料(如焊錫膏、導電銀漿)黏接到基座240上，背面金屬層210(未示出)通過導電材料與基座240黏接，也即晶片210的汲極電極電性連接至基座240上，基座240周圍還設置有電性連接至基座240的汲極焊盤240c。為了獲得如第7圖所示的二次封裝體250'，進一步將柵極接觸端子200'b通過一彎折的金屬片252電性連接至設置在基座240周圍的柵極焊盤240b上，其中金屬片252的彎折部分252a與柵極焊盤240b焊接，也即，連接柵極鍵合襯墊213的接觸端子200'通過金屬片252電性連接至柵極焊盤240b上；並將源極接觸端子200'a通過另一彎折的金屬片251電性連接至設置在基座240周圍的源極焊盤240a上，也即，連接源極鍵合襯墊212的接觸端子200'通過金屬片251電性連接至源極焊盤240a上，其中金屬片251的彎折部分251a與源極焊盤240a焊接。源極焊盤240a、柵極焊盤240b、汲極焊盤240c共面，則二次封裝體250'可再次進行塑封，源極焊盤240a、柵極焊盤240b、汲極焊盤240c作為引腳分別與外界電路進行連接，分別體現為晶片210的源極、柵極、汲極。其中金屬片251和252可以用金屬引線，金屬帶或其他用以半導體封裝的金屬導體替代。
在另一個實施例中，塑封料和晶片均不需要研磨減薄。參見 第8A-8F圖示出的製備流程，需要指出的是，第2A-2D圖的製備方式即可獲得第8A圖所展示的結構。所用的晶片可以是如第9圖所示的雙MOSFET結構晶片或是任何底部不帶電極、或是任何底部電極不須外露的晶片。以第9圖展示的晶片310對第8A-8F圖的製備流程進行說明，晶片310的一種可選擇晶片類型是高端金屬氧化物半導體場效應電晶體和低端金屬氧化物半導體場效應電晶體集成的雙金屬氧化物半導體場效應電晶體裝置，例如第9圖中第一金屬氧化物半導體場效應電晶體為高端金屬氧化物半導體場效應電晶體、第二金屬氧化物半導體場效應電晶體為低端金屬氧化物半導體場效應電晶體。第9圖中晶片310的背面310b原本就具有一層背面金屬層311。在一可選個實施例中，晶片310的背面310b不具有背面金屬層311。晶片310的正面310a設置有鍵合襯墊，如第9圖，鍵合襯墊至少包括構成第一金屬氧化物半導體場效應電晶體柵極電極的第一柵極鍵合襯墊313、構成第一金屬氧化物半導體場效應電晶體汲極電極的第一汲極鍵合襯墊312，其中，第一柵極鍵合襯墊313電接觸第一金屬氧化物半導體場效應電晶體的柵區，第一汲極鍵合襯墊312電接觸第一金屬氧化物半導體場效應電晶體的汲區；以及鍵合襯墊還包括構成第二金屬氧化物半導體場效應電晶體柵極電極的第二柵極鍵合襯墊315、構成第二金屬氧化物半導體場效應電晶體源極電極的第二源極鍵合襯墊314，其中，第二柵極鍵合襯墊315電接觸第二金屬氧化物半導體場效應電晶體的柵區，第二源極鍵合襯墊314電接觸第二金屬氧化物半導體場效應電晶體的源區。由於第一、第二金屬氧化物半導體場效應電晶體集成在晶片310上，因此第9圖並未將第一、第二金屬氧化物很明顯的進行單獨標注。其中，第一金屬氧化物半導體場效應電晶體的源區位於晶片310 的背面310b一側並與背面金屬層311電接觸，第二金屬氧化物半導體場效應電晶體的汲區位於晶片310的背面310b一側並與背面金屬層311電接觸，則背面金屬層311構成晶片310所包含的第一金屬氧化物半導體場效應電晶體的源極電極、第二金屬氧化物半導體場效應電晶體的汲極電極；以及第一金屬氧化物半導體場效應電晶體的源極電極、第二金屬氧化物半導體場效應電晶體的汲極電極通過背面金屬層311彼此相互電性連接。當晶片310的背面310b不具有背面金屬層311時，第一金屬氧化物半導體場效應電晶體的源區、第二金屬氧化物半導體場效應電晶體的汲區通過晶片背面的底部半導體襯底彼此相互電性連接。
上述結構的晶片310，其第一MOSFET為高端或高側MOSFET(High Side MOSFET)，其第二MOSFET為低端或低側MOSFET(Low Side MOSFET)。
以第2A-2D圖的製備方法，利用塑封料320將晶片310塑封，如第8A圖所示，晶片310的背面金屬層311也被完全塑封。然後於引線框架300的底面300b蝕刻引線框架300，可利用圖中未示出的硬掩膜對引線框架300進行蝕刻，僅保留位於第8A圖中與互連導杆301連接的接觸端子300'，接觸端子300'原本是引線框架300的一部分。從而形成與互連導杆301連接並凸出於塑封料320底面320b的接觸端子300'。之後，參見第8C圖所示，於接觸端子300'的表面設置一層金屬保護層305，如鍍上一層金屬保護層305，金屬保護層305的材料有多種選擇方式，如Ti/Ni/Au的合金。此過程中，不需要對塑封料320的頂面320a進行研磨，也不需要減薄晶片310的厚度。然後如第8D圖所示的直接粘貼一層薄膜330至塑封料320的頂面320a，並對塑膠 封320進行切割，如第8E圖中所示出的切割槽320d即是切割所留下的痕跡，用於將完成上述所有封裝工藝制程的晶片310從塑封料320上脫離下來。
完成切割塑封料320後，塑封料320被切割成多個如第8F圖所示的塑封體320'，於塑封體320'的頂面320'a移除薄膜330，則形成多顆以塑封體320'塑封包覆晶片310的封裝體350。在封裝體350中，表面設置有金屬保護層305的接觸端子300'凸出於塑封體320'的底面320'b。第10圖是第9圖的晶片310完成上述封裝工藝制程後，所獲得的第8F圖中封裝體350的俯視示意結構圖。第8F圖中設置有金屬保護層305的接觸端子300'至少包括第10圖中的第一汲極接觸端子300'a、第一柵極接觸端子300'b以及第二源極接觸端子300'c、第二柵極接觸端子300'd，其中，金屬保護層305在第10圖中未加標注。在第10圖中，虛線框312A範圍內的接觸端子300'均為第一汲極接觸端子300'a，虛線框313A範圍內的接觸端子300'均為第一柵極接觸端子300'b，虛線框314A範圍內的接觸端子300'均為第二源極接觸端子300'c，虛線框315A範圍內的接觸端子300'均為第二柵極接觸端子300'd。第9圖中第一汲極鍵合襯墊312、第一柵極鍵合襯墊313、第二源極鍵合襯墊314、第二柵極鍵合襯墊315在被第10圖中塑封料體320'覆蓋後並未示出，虛線框312A的位置處於第一汲極鍵合襯墊312的正上方，而虛線框313A的位置處於第一柵極鍵合襯墊313的正上方，虛線框314A的位置處於第二源極鍵合襯墊314的正上方，而虛線框315A的位置處於第二柵極鍵合襯墊315的正上方。所以第一汲極接觸端子300'a均通過互連導杆301與第一汲極鍵合襯墊312電性連接，第一柵極接觸端子300'b均通過互連導杆301與第一柵極鍵合襯墊313電性連接(參考第8F圖)，第二源極接觸端子300'c均通過互連導杆301與第二 源極鍵合襯墊314電性連接，第二柵極接觸端子300'd均通過互連導杆301與第二柵極鍵合襯墊315電性連接。
第9圖中晶片310的另一種可選擇晶片類型是共汲極雙金屬氧化物半導體場效應電晶體(Common drain dual MOSFET)裝置。其中，第一、第二金屬氧化物半導體場效應電晶體的柵區和源區都位於晶片310的正面310a的一側，第一、第二金屬氧化物半導體場效應電晶體的汲區都位於晶片310的背面310b一側並與背面金屬層311電接觸。這樣正面設置的鍵合襯墊至少包括構成第一金屬氧化物半導體場效應電晶體柵極電極的第一柵極鍵合襯墊、構成第一金屬氧化物半導體場效應電晶體源極電極的第一源極鍵合襯墊；以及構成第二金屬氧化物半導體場效應電晶體柵極電極的第二柵極鍵合襯墊、構成第二金屬氧化物半導體場效應電晶體源極電極的第二源極鍵合襯墊。背面金屬層311則構成晶片310所包含的第一、第二金屬氧化物半導體場效應電晶體的汲極電極；而第一、第二金屬氧化物半導體場效應電晶體的汲極電極通過背面金屬層311彼此相互電性連接。當晶片310的背面310b不具有背面金屬層311時，第一、第二金屬氧化物半導體場效應電晶體的汲區通過晶片背面的半導體襯底彼此相互電性連接。換言之，第9圖中，在上述提及的晶片310為高端MOSFET和低端MOSFET集成的雙MOSFET的實施方式中：其第一柵極鍵合襯墊313在晶片310為共汲極雙MOSFET的實施方式中轉換成共汲極MOSFET的第一柵極鍵合襯墊；其第一汲極鍵合襯墊312在晶片310為共汲極雙MOSFET的實施方式中轉換成共汲極雙MOSFET的第一源極鍵合襯墊；其第二源極鍵合襯墊314在晶片310為共汲 極雙MOSFET的實施方式中轉換成共汲極雙MOSFET的第二源極鍵合襯墊；其第二柵極鍵合襯墊315在晶片310為共汲極雙MOSFET的實施方式中轉換成共汲極雙MOSFET的第二柵極鍵合襯墊。
第10圖中封裝體350與第5圖中封裝體250有所不同，封裝體350並不需要額外添加類似第7圖中金屬片251、252將輸入/輸出接觸端子設計在晶片的一側，封裝體350的接觸端子300'可直接安裝在其他如PCB之類的基板上。所以，如第9圖所示，如果晶片310內部電路的輸入/輸出的鍵合襯墊均在晶片310正面310a的一側，即使晶片310並非雙MOSFET，也可以利用第8A-8F圖的方法製備類似封裝體350的封裝結構。
依上述內容，在一種實施方式中，可包括以下步驟：步驟1：提供一引線框架，在引線框架上設置有多個凸出於引線框架頂面的互連導杆；步驟2：將正面設置有鍵合襯墊的晶片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導杆焊接；步驟3：於引線框架的頂面進行塑封，以塑封料塑封包覆所述晶片及互連導杆；步驟4：於引線框架的底面蝕刻引線框架，形成與互連導杆連接並凸出於塑封料底面的接觸端子；步驟5：於所述接觸端子的表面設置一層金屬保護層；步驟6：粘貼一層薄膜至塑封料的頂面；步驟7：切割塑封料並移除薄膜形成多顆以塑封體塑封包覆所述晶片的封裝體。
上述工藝流程，晶片的背面減薄是基於將晶片固定在塑封料中進行的，因而晶片即使維持在2mil甚至更薄的狀態下也不容易崩裂缺角，所以完成封裝的最終晶片保持了一個較高水準的良率，這在通常的晶圓級封裝中是很難做到的。
上述工藝流程，接觸端子是通過引線框架的背面蝕刻而製成的，其有益效果之一就是保證了接觸端子的絕對共面性，接觸端子的凸塊狀的引腳設計，使得利用錫膏將接觸端子與電路板焊接時更簡單、更牢固，以保障其與PCB的良好結合能力。接觸端子除了高純度銅材質本身散熱能力好的優勢外，其與鍵合襯墊連接的特殊結構決定了此類封裝體還可以透過接觸端子間隙來間接散熱，整體散熱效果很好。另一方面，在背景技術中，第1C圖示出的焊盤102必須要保持與晶片110近似的尺寸，這樣一來，使得晶片110在焊盤102上進行共晶焊時，導致晶片110存在崩裂的潛在危險，而本發明是以多個分散的接觸端子來替代焊盤102，則能有效避免該缺陷。
通過說明和附圖，給出了具體實施方式的特定結構的典型實施例，例如，本案是以MOSFET、雙MOSFET進行闡述，基於本發明精神，晶片還可作其他類型的轉換。儘管上述發明提出了現有的較佳實施例，然而，這些內容並不作為局限。
對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在申請專利範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
205‧‧‧金屬保護層
200'‧‧‧接觸端子
220'‧‧‧塑封體
201‧‧‧互連導杆
203‧‧‧導電材料
250‧‧‧封裝體
210‧‧‧晶片
210c‧‧‧背面
211‧‧‧背面金屬層
210a‧‧‧正面
220'c‧‧‧頂面
220'b‧‧‧底面

Claims (16)

  1. 一種倒裝晶片的封裝方法，包括以下步驟：提供一引線框架，在引線框架上設置有多個凸出於引線框架頂面的互連導杆；將正面設置有鍵合襯墊的晶片倒裝焊接至所述引線框架上，其中，所述鍵合襯墊與所述互連導杆焊接；於引線框架的頂面進行塑封，以塑封料塑封包覆所述晶片及互連導杆；對塑封料的頂面進行研磨，直至在塑封料中曝露出所述晶片；於引線框架的底面蝕刻引線框架，形成與互連導杆連接並凸出於塑封料底面的接觸端子；於所述接觸端子的表面設置一層金屬保護層；粘貼一層薄膜至減薄後的塑封料的頂面；切割塑封料並移除薄膜形成多顆以塑封體塑封包覆所述晶片的封裝體。
  2. 如申請專利範圍第1項所述的方法，其中，通過塗覆在互連導杆上的導電材料，將所述鍵合襯墊與所述互連導杆焊接。
  3. 如申請專利範圍第1項所述的方法，其特徵在於，通過鍍於互連導杆上的導電材料及鍍於鍵合襯墊上的金屬鍍層，將所述鍵合襯墊與所述互連導杆共晶焊接。
  4. 如申請專利範圍第1項所述的方法，其中，還包括在晶片塑封後研磨減薄塑封料及晶片，並將減薄後的晶片的背面於減薄後的塑封料的頂面中予以外露的步驟。
  5. 如申請專利範圍第4項所述的方法，其中，還包括沉積一層背面金屬 層至減薄後的晶片的背面的步驟。
  6. 如申請專利範圍第5項所述的方法，其中，在沉積一層背面金屬層至減薄後的晶片的背面之前，還在減薄後的晶片的背面進行以下工藝步驟：進行蝕刻；並且進行離子注入及鐳射退火。
  7. 如申請專利範圍第5項所述的方法，其中，所述接觸端子凸出至塑封體的底面之外，並且所述背面金屬層外露於塑封體的頂面。
  8. 如申請專利範圍第7項所述的方法，其中，所述晶片為金屬氧化物半導體場效應電晶體，所述鍵合襯墊至少包括構成晶片柵極電極的柵極鍵合襯墊、構成晶片源極電極的源極鍵合襯墊，並且所述背面金屬層構成晶片的汲極電極。
  9. 如申請專利範圍第8項所述的方法，其中，進一步將所述封裝體黏接至一基座上，其中，背面金屬層通過導電材料與基座黏接，連接柵極鍵合襯墊的接觸端子通過一金屬導體電性連接至設置在基座周圍的柵極焊盤上，連接源極鍵合襯墊的接觸端子通過另一金屬導體電性連接至設置在基座周圍的源極焊盤上；以及基座周圍還設置有電性連接至基座的汲極焊盤。
  10. 如申請專利範圍第7項所述的方法，其中，所述晶片為共汲極雙金屬氧化物半導體場效應電晶體，其中，所述背面金屬層構成共汲極雙金屬氧化物半導體場效應電晶體所包含的第一、第二金屬氧化物半導體場效應電晶體各自的汲極電極；以及第一、第二金屬氧化物半導體場效應電晶體各自的汲極電極通過背面金 屬層彼此相互電性連接。
  11. 如申請專利範圍第10項所述的方法，其中，鍵合襯墊至少包括構成第一金屬氧化物半導體場效應電晶體柵極電極的第一柵極鍵合襯墊、構成第一金屬氧化物半導體場效應電晶體源極電極的第一源極鍵合襯墊；以及鍵合襯墊還包括構成第二金屬氧化物半導體場效應電晶體柵極電極的第二柵極鍵合襯墊、構成第二金屬氧化物半導體場效應電晶體源極電極的第二源極鍵合襯墊。
  12. 如申請專利範圍第7項所述的方法，其中，所述晶片為高端金屬氧化物半導體場效應電晶體和低端金屬氧化物半導體場效應電晶體集成的雙金屬氧化物半導體場效應電晶體，其中，所述背面金屬層構成高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極；以及高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極通過背面金屬層彼此相互電性連接。
  13. 如申請專利範圍第12項所述的方法，其中，鍵合襯墊至少包括構成高端金屬氧化物半導體場效應電晶體柵極電極的第一柵極鍵合襯墊、構成高端金屬氧化物半導體場效應電晶體汲極電極的第一汲極鍵合襯墊；以及鍵合襯墊還包括構成低端金屬氧化物半導體場效應電晶體柵極電極的第二柵極鍵合襯墊、構成低端金屬氧化物半導體場效應電晶體源極電極的第二源極鍵合襯墊。
  14. 如申請專利範圍第1項所述的方法，其中，所述晶片為共汲極雙金屬氧化物半導體場效應電晶體，其中，所述晶片的背面構成共汲極雙金屬氧化物半導體場效應電晶體所包含的第一、第二金屬氧化物半導體場效應電晶體各自的汲極。
  15. 如申請專利範圍第14項所述的方法，其中，所述晶片的背面設置有一層背面金屬層，所述第一、第二金屬氧化物半導體場效應電晶體各自的汲極電極通過背面金屬層彼此相互電性連接。如申請專利範圍第1項所述的方法，其中，所述晶片為高端金屬氧化物半導體場效應電晶體和低端金屬氧化物半導體場效應電晶體集成的雙金屬氧化物半導體場效應電晶體，其中，所述晶片的背面構成高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極。
  16. 如申請專利範圍第16項所述的方法，其中，所述晶片的背面設置有一層背面金屬層，所述高端金屬氧化物半導體場效應電晶體的源極電極和低端金屬氧化物半導體場效應電晶體的汲極電極通過背面金屬層彼此相互電性連接。
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