TWI423046B - 以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統 - Google Patents
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本發明係關於數位訊號處理之技術領域，尤指一種以離散傅立葉轉換為核心之修正型離散餘弦正轉換之系統。
近年來由於環保意識高漲，全球各種產業紛紛不斷倡導節能減碳的行動，對於3C產業而言，邁向綠能設計必為未來趨勢。以行動多媒體裝置來說，其功能性不再像是以往一般單一性質，除了具備整合多種高壓縮率的音樂格式(MP3、AC-3、ACC等)外，尚提供即時廣播收聽與錄音等多樣化功能，像這種多功能性的產品，要如何納入綠能設計之主要概念-低成本、高性能、可組態化以及可重覆利用性，仍是一大挑戰。同時，在相同的播放平台上同時要將不同的系統或編解碼(Codec)整合在一起且達到有效地縮減其相似性並不容易。
隨著科技的發展與3C(Computer、Communication、Consumer Electronics)產品技術不斷創新下，快速傅立葉轉換(Fast Fourier Transform,FFT)已廣泛的被應用，特別是在通訊方面。因傳輸過程常一般常見會利用正交分頻多工(Orthogonal Frequency-Division Multiplexing,OFDM)技術來做調變(Modulation)及解調變(Demodulation)動作，其OFDM內部即需運用到快速傅立葉轉換(Fast Fourier Transform,FFT)。
快速型傅立葉轉換(FFT)自1965年由J. W. Cooley及J. W. Tukey提出才開始為人所重視，早期對於FFT的研究主要是致力於方法複雜度的分析、探討和需要多少運算量感到興趣，進而提出更有效率之運算方式。近年來依然有許多研究不斷尋求FFT複雜度的下限。
傳統對於FFT轉換多半都是由軟體處理。轉換過程中需大量乘、加運算，無疑地增加處理器的負擔。對於行動多媒體裝置而言，往往會受限於處理器的運算能力，導致轉換速度及結果有差異。因此，最常見的習知技術是將此部分的運算硬體化，其優點在於可降處理器的負擔，同時由於是硬體獨立運作，故可增加轉換速度。其硬體架構可概分遞迴式(Recursive)以及平行式(Parallel)。
平行式架構等實現方式，常見有記憶體基礎FFT(Memory-based FFT)、MDC (Multi-path Delay Commutator,MDC)FFT及SDF(Single-path Delay Feedback,SDF)FFT等。其優點為轉換速度快，然其缺點為：(1)規格點數調整性差，一般運用於二的冪次方點數，一旦硬體實現後想運用於其他方面有所限制與困難；(2)需大量的記憶元件，這會使得晶片面積過大及功耗的提升。
近年來又出現一嶄新的數位廣播技術，此技術稱之為數位全球無線電廣播(Digital Radio Modiale,DRM)，其所使用的規格點數與傳統二的冪次方點有所差異，分別為N=288、256、176、112。對於平行式架構而言，此係一個全新的挑戰。若要達成此類點數之設計必須規劃額外的硬體來混搭現有的架構，K. Dong-Sun,et al.在Consumer Electronics,IEEE Transactions on,vol. 54,pp. 1590-1594,2008所提出的「Design of a mixed prime factor FFT for portable digital radio mondiale receiver」論文中採取此方式設計。相較於遞迴式架構，無論是二的冪次方點或非二的冪次方點皆不需重新設計，可直接達到綠能設計之重覆運用的概念，但唯一考量即為運算速度問題。因此，如何設計出有效率的遞迴式架構電路成為一項挑戰。
音樂格式MP3(MPEG-1 Audio Layer 3,MP3)、AC-3(Dolby AC-3,AC-3)及AAC(Advanced Audio Coding,AAC)其編碼端之訊號時/頻轉換分析都是藉由修正型離散餘弦轉換(Modified Discrete Cosine Transform,MDCT)來完成，而解碼端亦由逆轉換-逆修正型離散餘弦轉換(Inverse Modified Discrete Cosine Transform,IMDCT)來完成，故以子頻帶分析/合成(subband analysis/synthesis)為基礎之MDCT/IMDCT已廣泛應用在各種音頻編解碼標準上。
然而MDCT/IMDCT的計算複雜度與FFT相同，其均具有大量的乘、加運算，且在整個編解碼過程中此運算佔有一定的比例。於是有了將MDCT/IMDCT的計算獨立硬體實現化的概念，以減少處理器的負擔。一習知技術係採用FFT為核心之平行架構來實現之，但此種架構將會有較差的運用彈性，往往受限於二的冪次方規格、大量記憶元件等問題。
為了改善點數的限制問題，另一習知技術係採用以DCT(Discrete Cosine Transform,DCT)為核心之平行架構及遞迴架構，以應用於非二的冪次方規格上。
對於平行架構而言，其需複雜的控制方式與極高的硬體需求，這將不利於多格式多點數之硬體實現。
對於遞迴架構而言，C. Hwang-Cheng and L. Jie-Cherng於Signal Processing Letters,IEEE,vol. 3,pp. 116-118,1996所發表的論文"Regressive implementations for the forward and inverse MDCT in MPEG audio coding"中利用Sinusoidal/Cosinusoidal遞迴式提出遞迴MDCT/IMDCT(RMDCT/RIMDCT)架構。C. Che-Hong,et al於Circuits and Systems II: Analog and Digital Signal Processing,IEEE Transactions on,vol. 50,pp. 38-45,2003所發表的論文"Recursive architectures for realizing modified discrete cosine transform and its inverse"及S. Lai,et al.於IEEE Transactions on Circuits and Systems II: Express Briefs,vol. 56,pp. 793-797,2009所發表的論文"Common architecture design of novel recursive MDCT and IMDCT algorithms for application to AAC,AAC in DRM,and MP3 codecs"利用Chebyshev多項式提出有效率及較高產量之RMDCT/RIMDCT架構與實現方式。
相較於平行式架構，遞迴架構有架構與控制設計簡單等優點，能在不更改硬體架構下，動態地切換規格點數，若硬體資源有限情況下，此種架構會是不錯的選擇，不過其缺點需有較多的計算週期。
儘管多年來離散餘弦正轉換、反轉換之系統已經發展許多，然而為能進一步降低運算複雜度，減少硬體成本、及提高資料計算之效能，前述離散餘弦正轉換之系統仍有予以改善之需要。
本發明之主要目的係在提供一種以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其可實現出具有低面積、低複雜度及高效能的遞迴離散傅立葉轉換(Recursive Discrete Fourier Transform,RDFT)，還擁有節能、可重覆利用及可組態化之綠能設計概念，它能輕易地被使用於任何規格點數之DFT轉換，同時還扮演著MDCT/IMDCT核心，達到RDFT能善加被重覆利用，以增進使用率。
依據本發明之一特色，本發明提出一種以離散傅立葉轉換為核心之修正型離散餘弦正轉換之系統，其包含一資料順序移位編排單元、一資料重新排序單元、一第一旋轉運算單元、一N/4個點之離散傅立葉轉換單元、一第二旋轉運算單元、及一解交錯(de-interleave)運算單元。該資料順序移位編排單元接收N個輸入數位訊號，對該N個數位訊號執行順序移位編排，以產生N個第一暫時訊號，當中，N為4的倍數之正整數。該資料重新排序單元連接至該資料順序移位編排單元，對該第一暫時訊號執行資料重新排序運算，以產生N/4個第二暫時訊號。該第一旋轉運算單元連接至該資料重新排序單元，對該N/4個第二暫時訊號執行一第一旋轉運算，以產生N/4個第三暫時訊號。該N/4個點之離散傅立葉轉換單元連接至該第一旋轉運算單元，對該N/4個第三暫時訊號執行離散傅立葉轉換，以產生N/4個第四暫時訊號。該N/4個點之離散傅立葉轉換單元包含一第一多工器、一第一加法器、一第一乘法器、一第一移位暫存器、一第二多工器、一第一遲延器、一第二乘法器、一第三多工器、一第三乘法器、一第四多工器、一第二加法器、及一第二遲延器。該第一多工器用以接收該N/4個第三暫時訊號與一第二乘法訊號，並產生一第一多工訊號。該第一加法器連接至該第一多工器，以對該第一多工訊號與一第二遲延訊號進行加法運算，以產生該第四暫時訊號。該第一乘法器連接至該第一加法器，以對該第四暫時訊號與一餘弦函數訊號進行乘法運算，以產生一第一乘法訊號。該第一移位暫存器連接至該第一乘法器，以對該第一乘法訊號進行移位運算，以產生一第一移位訊號。該第二多工器連接至該第一乘法器，接收該第一乘法訊號及該第一移位訊號，以輸出一第二多工器訊號。該第一遲延器連接至該第一加法器，以對該第四暫時訊號進行遲延運算，以產生一第一遲延訊號。該第二乘法器連接至該第一遲延裝置，以對該第一遲延訊號與一正弦函數訊號進行乘法運算，以產生該第二乘法訊號。該第三多工器，連接至該第一遲延裝置及該第二乘法器，接收該第一遲延訊號及該該第二乘法訊號，以輸出一第三多工器訊號。該第三乘法器連接至該第三多工器，以對該第三多工器訊號與-1進行乘法運算，以產生一第三乘法訊號。該第四多工器連接至該第二多工器，接收該第二多工器訊號及該第二遲延訊號，以輸出一第四多工器訊號。該第二加法器連接至該第三乘法器及該第四多工器，以對該第三乘法訊號與該第四多工器訊號進行加法運算，以產生一第二加法訊號。該第二遲延器連接至該第二加法器，以對該第二加法訊號進行遲延運算，以產生該第二遲延訊號。該第二旋轉運算單元連接至該N/4個點之離散傅立葉轉換單元，對該N/4個由第四暫時訊號及第二加法訊號組成執行一第二旋轉運算，以產生N/4個第五暫時訊號。該解交錯(de-interleave)運算單元連接至該第二旋轉運算單元，對該N/4個第五暫時訊號執行一解交錯運算，以產生N個輸出訊號。
依據本發明之另一特色，本發明提出一種以離散傅立葉轉換為核心之修正型離散餘弦反轉換之系統，其包含一資料重新排序單元、一第一旋轉運算單元、一N/4個點之離散傅立葉轉換單元、一第二旋轉運算單元、及一解交錯(deinterleave)運算單元。該資料重新排序單元接收N/2個輸入數位訊號，對該N/2個輸入數位訊號執行資料重新排序運算，以產生N/4個第六暫時訊號，當中，N為4的倍數之正整數。該第一旋轉運算單元連接至該資料重新排序單元，對該N/4個第六暫時訊號執行一第一旋轉運算，以產生N/4個第七暫時訊號。該N/4個點之離散傅立葉轉換單元連接至該第一旋轉運算單元，對該N/4個第七暫時訊號執行離散傅立葉轉換，以產生N/4個第八暫時訊號。該N/4個點之離散傅立葉轉換單元包含一第一多工器、一第一加法器、一第一乘法器、一第一移位暫存器、一第二多工器、一第一遲延器、一第二乘法器、一第三多工器、一第三乘法器、一第四多工器、一第二加法器、及一第二遲延器。該第一多工器用以接收該N/4個第七暫時訊號與一第二乘法訊號，並產生一第一多工訊號。該第一加法器連接至該第一多工器，以對該第一多工訊號與一第二遲延訊號進行加法運算，以產生該第八暫時訊號。該第一乘法器連接至該第一加法器，以對該第八暫時訊號與一餘弦函數訊號進行乘法運算，以產生一第一乘法訊號。該第一移位暫存器連接至該第一乘法器，以對該第一乘法訊號進行移位運算，以產生一第一移位訊號。該第二多工器連接至該第一乘法器，接收該第一乘法訊號及該第一移位訊號，以輸出一第二多工器訊號。該第一遲延器連接至該第一加法器，以對該第八暫時訊號進行遲延運算，以產生一第一遲延訊號。該第二乘法器連接至該第一遲延裝置，以對該第一遲延訊號與一正.弦函數訊號進行乘法運算，以產生該第二乘法訊號。該第三多工器連接至該第一遲延裝置及該第二乘法器，接收該第一遲延訊號及該該第二乘法訊號，以輸出一第三多工器訊號。該第三乘法器連接至該第三多工器，以對該第三多工器訊號與-1進行乘法運算，以產生一第三乘法訊號。該第四多工器連接至該第二多工器，接收該第二多工器訊號及該第二遲延訊號，以輸出一第四多工器訊號。該第二加法器連接至該第三乘法器及該第四多工器，以對該第三乘法訊號與該第四多工器訊號進行加法運算，以產生一第二加法訊號。該第二遲延器連接至該第二加法器，以對該第二加法訊號進行遲延運算，以產生該第二遲延訊號。該第二旋轉運算單元連接至該N/4個點之離散傅立葉轉換單元，對該N/4個由第八暫時訊號及第二加法訊號組成執行一第二旋轉運算，以產生N/4個第九暫時訊號。該解交錯(deinterleave)運算單元連接至該第二旋轉運算單元，對該N/4個第九暫時訊號執行一解交錯運算，以產生N個輸出訊號。
修正型離散餘弦轉換(MDCT)使用DFT輔助運算只需要使用N/4點DFT運算加上前、後處理即可完成MDCT運算，整體運算量降低了不少。可藉由以DFT為核心去實現MDCT運算的方法，使得為遞迴DFT架構的該N/4個點之離散傅立葉轉換單元160使用性被提高。
首先，MDCT轉換可以使用下列公式表示：
利用變數變換n=n-N/4代入MDCT轉換的公式中：
設k’=N-k-1，則公式(1)式中之餘弦函式(Cosine function)可被表示為：
由公式(2)的結果可知：
X
(2k
+1)=-X
(N
-2k
-2)， (3)
因此，將只需考慮X(2k)的情形。
接著利用cos(θ)的對稱性，基於θ=π，原式可重新表式為：
再次利用cos(θ)的對稱性，基於θ=π/2，公式(2)可重新表示為：
由指數函數的特性：
定義新符號X(k)，表示為：
公式(7)可重新被改寫為：
由公式(5)及公式(6)式可知：
根據公式(3)及公式(10)，可得：
由公式(11)式結果可知：
由前面的推導過程，可將MDCT轉換過程簡易整理成下列數個步驟：
1.把輸入資料順序做簡易的移位並編排成複數形態。
2.將複數資料執行係數exp(-i(2π/N)(n+(1/8)))乘法運算之前處理。
3.經前處理運算後的資料做N/4點DFT轉換。
4.轉換完成的資料再執行係數exp(-i(2π/N)(k+(1/8)))乘法運算之後處理。
5.最後，將資料做有系統的重新編排，即可得MDCT轉換輸出。
以下為以DFT為核心之IMDCT方法，其非利用DFT轉換成IDFT後再來實現IMDCT，因這樣的做法無法有效地與之前的結果做合併，而達到核心的共架構。
首先，IMDCT轉換的定義可以使用下列公式表示：
其次，利用輸出結果之對稱性，可只要考慮偶數部分，故IMDCT轉換可以用下列公式表示：
將IMDCT轉換公式中的餘弦函式展開，可以改寫為公式(13)：
考慮n,k
的對稱性，可以導出公式(14)及公式(15)：
將公式(14)及公式(15)式合併，可得結果為公式(16)：
最後，依據G. Chih-Da Chien and J. Guo在2007發表的論文"A Memory-Based Hardware Accelerator for Real-Time MPEG-4 Audio Coding and Reverberation"將公式(16)中的輸出重新排列，則可免除係數的乘法運算，其規則為：
觀察前面MDCT轉換與IMDCT轉換，可發現MDCT/IMDCT轉換除了對輸入、輸出資料重新排列方式不同外，其餘部分皆相同，包括前、後處理的係數、皆採N/4點DFT當作核心架構。因此，整個MDCT/IMDCT轉換系統可如圖1所顯示。
圖1係本發明之以離散傅立葉轉換為核心之修正型離散餘弦正轉換之系統110、及修正型離散餘弦反轉換之系統120的示意圖。該修正型離散餘弦正轉換系統110包括一資料順序移位編排單元130、一資料重新排序單元140、一第一旋轉運算單元150、一N/4個點之離散傅立葉轉換單元160、一第二旋轉運算單元170、及一解交錯(de-interleave)運算單元180。
該資料順序移位編排單元130接收N個輸入數位訊號x(n)，對該N個數位訊號執行順序移位編排，以產生N個第一暫時訊號 (n)
，當中，N為4的倍數之正整數。
該資料重新排序單元140連接至該資料順序移位編排單元130，對該第一暫時訊號 (n)
執行資料重新排序運算，以產生N/4個第二暫時訊號x n
。
該第一旋轉運算單元150連接至該資料重新排序單元140，對該N/4個第二暫時訊號x n
執行一第一旋轉運算，以產生N/4個第三暫時訊號。
該N/4個點之離散傅立葉轉換單元160連接至該第一旋轉運算單元150，對該N/4個第三暫時訊號執行離散傅立葉轉換，以產生N/4個第四暫時訊號。該N/4個點之離散傅立葉轉換單元160係一遞迴DFT架構。
該第二旋轉運算單元170連接至該N/4個點之離散傅立葉轉換單元160，對該N/4個第四暫時訊號及第二加法訊號執行一第二旋轉運算，以產生N/4個第五暫時訊號 (k)
。
該解交錯(de-interleave)運算單元180連接至該第二旋轉運算單元170，對該N/4個第五暫時訊號 (k)
執行一解交錯運算，以產生N個輸出訊號X(k)
。
由前述的公式推導可知，該資料順序移位編排單元130以下列公式表示：
當中，x(n)為該N個輸入數位訊號， (n)
為該N個第一暫時訊號。
該資料重新排序單元140以下列公式表示：
當中，x n
為該N/4個第二暫時訊號， (n)
為該N個第一暫時訊號。
該第一旋轉運算單元150對該N/4個第二暫時訊號x n
所執行第一旋轉運算以下列公式表示：
當中，t
係一個由0至N/4-1的指標。
該第二旋轉運算單元170對N/4個第四暫時訊號所執行第二旋轉運算以下列公式表示：
當中，t'
係一個由0至N/4-1的指標。
該解交錯(de-interleave)運算單元180對該N/4個第五暫時訊號 (k)
所執行解交錯運算以下列公式表示：
當中， (k)
為該N/4個第五暫時訊號，X(k)
為該N個輸出訊號。
圖2係本發明之N/4個點之離散傅立葉轉換單元160之示意圖。該N/4個點之離散傅立葉轉換單元160包含一第一多工器205、一第一加法器210、一第一乘法器215、一第一移位暫存器220、一第二多工器225、一第一遲延器230、一第二乘法器235、一第三多工器240、一第三乘法器245、一第四多工器250、一第二加法器255、及一第二遲延器260。
該第一多工器205用以接收該N/4個第三暫時訊號與一第二乘法訊號，並產生一第一多工訊號。
該第一加法器210連接至該第一多工器205，以對該第一多工訊號與一第二遲延訊號進行加法運算，而產生該第四暫時訊號。
該第一乘法器215連接至該第一加法器210，以對該第四暫時訊號與一餘弦函數訊號進行乘法運算，而產生一第一乘法訊號。
該第一移位暫存器220連接至該第一乘法器215，以對該第一乘法訊號進行移位運算，而產生一第一移位訊號。
該第二多工器225連接至該第一乘法器215及該第一移位暫存器220，接收該第一乘法訊號及該第一移位訊號，以輸出一第二多工器訊號。
該第一遲延器230連接至該第一加法器210，以對該第四暫時訊號進行遲延運算，而產生一第一遲延訊號。
該第二乘法器235連接至該第一遲延裝置230，以對該第一遲延訊號與一正弦函數訊號進行乘法運算，而產生該第二乘法訊號。
該第三多工器240連接至該第一遲延裝置230及該第二乘法器235，接收該第一遲延訊號及該該第二乘法訊號，以輸出一第三多工器訊號。
該第三乘法器245連接至該第三多工器240，以對該第三多工器訊號與-1進行乘法運算，以產生一第三乘法訊號。
該第四多工器250連接至該第二多工器225，接收該第二多工器訊號及該第二遲延訊號，以輸出一第四多工器訊號。
該第二加法器255連接至該第三乘法器245及該第四多工器250，以對該第三乘法訊號與該第四多工器訊號進行加法運算，而產生一第二加法訊號。
該第二遲延器260連接至該第二加法器255，以對該第二加法訊號進行遲延運算，而產生該第二遲延訊號。
再請參照圖1本發明之以離散傅立葉轉換為核心之修正型離散餘弦正轉換之系統110、及修正型離散餘弦反轉換之系統120的示意圖。該修正型離散餘弦反轉換系統120包括一資料重新排序單元190、一第一旋轉運算單元150、一N/4個點之離散傅立葉轉換單元160、一第二旋轉運算單元170、及一解交錯(deinterleave)運算單元180。
該資料重新排序單元190其接收N/2個輸入數位訊號X(k)
，對該N/2個輸入數位訊號執行資料重新排序運算，以產生N/4個第六暫時訊號X k
，當中，N為4的倍數之正整數。
該第一旋轉運算單元150連接至該資料重新排序單元190，對該N/4個第六暫時訊號X k
執行一第一旋轉運算，以產生N/4個第七暫時訊號。
該N/4個點之離散傅立葉轉換單元160連接至該第一旋轉運算單元150，對該N/4個第七暫時訊號執行離散傅立葉轉換，以產生N/4個第八暫時訊號。
該第二旋轉運算單元170連接至該N/4個點之離散傅立葉轉換單元160，對該N/4個第八暫時訊號執行一第二旋轉運算，以產生N/4個第九暫時訊號 (n)
。
該解交錯(deinterleave)運算單元180連接至該第二旋轉運算單元，對該N/4個第九暫時訊號 (n)
執行一解交錯運算，以產生N個輸出訊號x(n)
。
其中該資料重新排序單元190以下列公式表示：
X k
=X
(2k
)+iX
(N/2-2k-1
),
當中，X k
為該N/4個第六暫時訊號，X(k)
為該N/2個輸入數位訊號。
該第一旋轉運算單元150對該N/4個第六暫時訊號X k
所執行第一旋轉運算以下列公式表示：
當中，t
係一個由0至N/4-1的指標。
該第二旋轉運算單元170對該該N/4個第八暫時訊號所執行第二旋轉運算以下列公式表示：
當中，t'
係一個由0至N/4-1的指標。
該解交錯(deinterleave)運算單元對該N/4個第九暫時訊號 (n)
所執行解交錯運算以下列公式表示：
當中， (n)
為該N/4個第九暫時訊號，x(n)
為該N個輸出訊號。
圖3係一習知改良型RDFT架構之示意圖，由圖3可知，習知改良型RDFT架構需4個實數乘法器及5個複數加法器。但進一步去觀察，可發現乘jsin x(θk
)係數之運算當在最後一個週期時，其結果才被視為有效值，若在硬體實現上真的使用二個乘法器來支援此運算，對於乘法器而言不僅效率非常差，且在晶片面積及功耗上都是一種浪費。
由表1可知，其暫存器與多工器的電晶體數跟乘法器相比較是微不足道的，故將加入暫存器及多工器使得jsin(θk
)係數與cos(θk
)係數之乘法器共用，不過相對的代價必須額外一個週期來執行jsin(θk
)係數乘法運算，圖4係圖3改良之共用乘法器之RDFT架構方塊圖，圖5為圖4共用乘法器之設計方式。如此一來，乘法器效率不但達百分百，且在面積與功率方面都有很大改善。圖5中coeff_sel的程式碼為：
對圖4再進一步觀察，可發現圖中虛線所圍之3個複數加法器，其效率與先前討論之乘法器效率問題相同，均在最後一個週期時，運算結果才被使用，故可再一次對改良型RDFT架構進行修改，本次修改只需使用4個多工器即可，圖2為修改之結果。
經由硬體改良後，將圖2與圖3做硬體評估比較，可知硬體需求由原本5個複數加法器及4個實數乘法器簡化為2個複數加法器及2個實數乘法器，改善率約略為47.2%。
公共因子(Common Factor)方法的優點在於N的分解可為任意數，分解所得的兩數愈接近時管線化的效率則越高，但其缺點會有旋轉因子的問題，會增加乘法的運算量降低精確度。而互質因子(Prime Factor)方法的優點就是不會有旋轉因子的問題，缺點則為N的分解彼此需為互質，這樣的分解可能會導致管線化的效率降低，對於冪次方的點數也不適用。
S.-C. Lai,et al在Circuits and Systems II: Express Briefs,IEEE Transactions on,pp. 647-651,2010所發表的論文"Low-Computation cycle,Power-Efficient,and Reconfigurable Design of Recursive DFT for Portable Digital Radio Mondiale Receiver"中對於規格點數N=256是直接採取一維形式來運算，無論是在運算週期、複雜度及SNR值都表現都不是很理想。因此在硬體規劃上會採取混合型來提升整體效率，至於旋轉因子的問題，將在不增加硬體的情況下來解決。在表2中列出了DRM所需規格點數採取混合型方法之c、m值分解方式。
最後，基於圖2的結果及管線化概念，可規劃出具有兩級化管線的硬體架構，其中第一級部分被規劃為負責c點DFT運算，而第二級部分則被規劃負責m點DFT運算。由於RDFT架構具有雙倍產量，故在第二級安排兩套RDFT硬體來處理前一級運算的結果。由表2得知c皆為偶數，且當k=0,c/2時，RDFT架構只會有單一產量，對於第二級而言會導致一套硬體無法動作，造成資源上的浪費。為了改進此問題，將在第一級增加如圖6所示之簡易累加電路，讓k=0,c/2可同時運算而產生兩筆結果供下一級使用。最後，為了簡化晶片I/O接腳的個數，將利用多工器使RDFT硬體計算結果依序輸出，其硬體架構如圖7所示。
為了有效地提供係數給計算電路使用，一般常見的做法係採用外部輸入，相對地當係數的精確度需求越高，則需有較多的I/O接腳來增加係數輸入的位元數，但此做法會導致PAD過大使得整體面積變大。另一方法係晶片內建記憶元件唯讀記憶體(Read only Memory,ROM)，利用查表法(Look-up Table,LUT)來得知係數，由表3知，面積大小隨著點數增加而增加，對於遞迴架構而言，其優點就是具有較小的面積，若採用LUT必然增加面積與功耗，則會與此特性矛盾。又一種方法係由電路自我產生，由簡易的電路並給予初值，藉由初值來計算其他所需的係數，此方法對於日後增加規格點數，其調整彈性較大，在晶片實現上所需的硬體也較小，本發明基於低面積、節能及多規格的觀點，故採取電路自我產生方式。
係數自我產生的方式是依據三角函數和角公式定理所發展出來的，其和角公式為：
cos
(α+β)=cos
(α)cos
(β)-sin
(α)sin
(β)。 (17)
sin
(α+β)=sin
(α)cos
(β)÷con
(α)sin
(β)。 (18)
RDFT架構電路之係數變化是由變數k決定，設θ=2π/N，則cos(kθ)及sin(kθ)可重新表式為：
將公式(19)及公式(20)依公式(17)、公式(18)展開，可得一遞迴關係式：
cos
(k
θ)=cos
((k
-1)θ)cos
(θ)-sin
((k
-1)θ)sin
(θ), (21)
sin
(k
θ)=sin
((k
-1)θ)cos
(θ)+cos
((k
-1)θ)sin
(θ)。 (22)
若當cos(θ)及sin(θ)已知初始值，則k=1,2,3,...,N-1所相對應的係數值都可藉由公式(21)及公式(22)產生。
因所提出的二維形式RDFT架構是同時採取Common Factor方法與Prime Factor方法的混合型，所以必有旋轉因子係數產生的問題。接續來探討旋轉因子如何同樣利用公式(17)、公式(18)產生。
由於旋轉因子係數變化是受變數n1
、k2
所控制，可知旋轉因子在同一個時間內需有兩種不同的係數值，其需求順序如圖8所示。
由圖8可知，係數改變方式為k2
(泛指)先為定值，依序遞增n1
的值，直到n1
=m-1的因子產生完畢後，再將k2
值加1或減1並且設n1
=0，重覆執行到結束。因此由這些動作得知需有三組初始值，二組負責用來計算由分別對應之n1
決定的因子，一組負責用來計算由k2
決定的因子，因子產生方式如下：設θ=2π/N、cos(θ')=cos()及cos(θ")=cos()，則旋轉因子可表示為：
將公式(23)、公式(24)依公式(17)、公式(18)展開，可得：
cos
(n 1
θ'
)=cos
((n 1
-1)θ'
)cos
(θ'
)-sin
((n 1
-1)θ'
)sin
(θ'
)。 (25)
sin
(n 1
θ'
)=sin
((n 1
-1)θ'
)cos
(θ'
)+cos
((n 1
-1)θ'
)sin
(θ'
)。 (26)
cos
(n 1
θ")=cos
((n 1
-1)θ")cos
(θ")-sin
((n 1
-1)θ")sin
(θ")。 (27)
sin
(n 1
θ")=sin
((n 1
-1)θ")cos
(θ")+cos
((n 1
-1)θ")sin
(θ")。 (28)
而cos
(θ'
)‧sin
(θ'
)‧cos
(θ")‧sin
(θ")的產生方式同樣也可由公式(17)、公式(18)式展開，可得：
cos
(k' 2
θ)=cos
((k' 2
-1)θ)cos
(θ)-sin
((k' 2
-1)θ)sin
(θ)。 (29)
sin
(k' 2
θ)=sin
((k' 2
-1)θ)cos
(θ)+cos
((k' 2
-1)θ)sin
(θ)。 (30)
cos
(k
"2
θ)=cos
((k
"2
+1)θ)cos
(-θ)-sin
((k
"2
+1)θ)sin
(-θ)=cos
((k
"2
+1)θ)cos
(θ)+sin
((k
"2
+1)θ)sin
(θ)。 (31)
sin
(k
"2
θ)=sin
((k
"2
+1)θ)cos
(-θ)+cos
((k
"2
+1)θ)sin
(-θ)=sin
((k
"2
+1)θ)cos
(θ)-cos
((k
"2
+1)θ)sin
(θ)。 (32)
若將cos
(θ)‧sin
(θ)‧cos
(θ'
)‧sin
(θ'
)‧cos
(θ")‧sin
(θ")給定初始值，則所有的旋轉因子都可藉由公式(25)至公式(32)推衍得知。
前述已說明如何藉由給定的初值來計算出所有的係數值，包含Common Factor方法所需的旋轉因子部分，但卻都沒有提到如何使用現有的硬體架構來計算出所有的係數。
由公式(21)至公式(22)可知每一個係數都需有兩次的乘法運算，若直接利用乘法器來支援此部分的計算，則需有四個之多，這將會是很大的負擔，且不利於節能、低面積的設計，同時也不兼具綠能設計的概念。為了改善乘法器的效率，係以採用乘法器共用的方法來解決乘法器的問題，對於一組RDFT電路架構而言共有2個實數乘法器，故只需兩個額外週期來負擔，基於此方法圖5可修改為圖9所示。圖9係本發明cos係數共用乘法器之示意圖，其中圖9僅列出cos係數共用乘法器之設計，而sin係數只要將4對1多工器之10、11輸入交換即可。圖9中coeff_se1及coeff_se2程式碼分別為：
至於旋轉因子可藉由共用乘法器之設計來完成，但旋轉因子在同一時間內卻需兩組不同的係數值，由公式(29)至公式(32)可發現要八次的乘法運算，若對於2-D形式架構而言單純由第一級來支援則需四個週期來負擔，這將會造成第一級與第二級的週期差距越來越大，導致管線的效率大大地下降，因本架構第二級安排有兩套的RDFT架構，所以會有4個實數的乘法器，對旋轉因子的處理可降為二個週期，故由第二級來處理旋轉因子為最佳之選擇，其共用乘法器之設計方式可參考圖9。
有關產生係數的問題及產生方式已能完整由所提出的方案解決，最後將基於此方案下來說明本發明所提之架構硬體實現後是如何動作的。硬體架構是在滿足這些條件下所實現的，其條件有：
2.c
皆為偶數。
3.c
與m
互值時，採取Prime Factor方法，反之則Common Factor驗算法。
4.若採取Common Factor驗算法時，則需滿足N 121，此條件是如何得知，將於稍後內容中做說明。
5.管線化第一級負責c
點DFT轉換，第二級負責m
點轉換。
6.對於Common Factor方法之旋轉因子問題一律在管線之第二級解決。
硬體動作說明如下：
在重置(Reset)後，第一級硬體於一開始將會同時運算k 2
=0‧c
/2之DFT轉換，分別由RDFT電路及圖6之累加電路架構來負責，運算完成後累加電路將會被禁能(Disable)，屆時只剩RDFT電路動作，接續運算k 2
=1,2,...,c
/2-1之轉換，電路同時會產出k 2
=c
-1,c
-2,...,c
/2+1之DFT係數，對於每次k 2
值的遞增，電路會閒置二個週期來產生下一筆係數值，所以對第一級而言單一k 2
值轉換需((c
+1)×m
)+2個週期，因有c
/2次轉換故總需(N
×c
+N
+2c
)/2個週期。
第二級部分包含了兩組RDFT電路，一組負責前一級k 2
=0,1,...,c
/2-1轉換結果，另一組負責k 2
=c
/2‧c
-1,c
-2,...,c
/2+1轉換結果，因採取混合型架構，所以此級硬體動作將會有不同動作方式：
1.採取Prime Factor方法
此方法的硬體動作方式與第一級RDFT電路動作方式大致相同，因此可依據前一級週期評估方式，得知單一k 1
值轉換需(m
+1+2)個週期，完成所有k 1
值轉換總需求週期為(m
+1+2)×[m
/2]-2，因最後一筆值轉換後不需再算下一筆係數，所以扣除2個週期。
2.採取Common Factor方法
因級與級之間資料轉移需乘上旋轉因子，由於第一級完成單一k 2
值轉換需((c
+1)×m
)+2個週期，相較於第二級完成運算所需週期(m
+1+2)×(m
/2)-2約多兩倍週期，而因子的運算需4m
個週期，其中2個週期是被使用處理因子的產生，另2個週期則是被使用處理轉移的資料乘因子的運算，其可藉由這段多餘的週期來處理旋轉因子，此時c
‧m
值符合公式(33)之關係式：
假設管線處在於最佳效率下(此條件下對於不等式為最差情況)，即c=m。
將公式(33)式整理可得c
‧m
值為：
(c,m
)=(8,
8)or
(1,
1)。
在此條件下，硬體動作被規劃為先花4m
個週期處理旋轉因子問題，再接續運算m
點DFT轉換，其中RDFT硬體動作大致也相似於第一級，因沒有下一級的考量，所以沒有使用簡易累加電路來負責k 1
=m
/2之轉換，故總需求週期為4m
+(m
+1+2)×((m
+2)/2)-2，因第二級所需週期增加了(m
+3)個週期數，故公式(33)中不等式需修改為：
同樣地，將公式(34)整理可得c
‧m
值為：
由c
‧m
的結果，可知採Common Factor方法時，規格點數需符合N 121之條件。
將上述之硬體動作說明，可整理出分別採取Prime Factor方法及Common Factor方法完成轉換所需的計算週期，因管線化的關係部分時間將會重疊，故其所得式子為：
(N
×c
+N
+2c
)/2+(m
+3)×[m
/2]-2。 (35)
(N
×c
+N
+2c)
/2+(m
+3)×(m
/2)+5m
+1。 (36)
當DFT轉換規格點數為N，若以G. Goertzel在American mathematical monthly,pp. 34-35,1958所發表的論文"An algorithm for the evaluation of finite trigonometric series"中所提的方法進行轉換，其計算週期需求為N
×(N
+1)個。若以Van et al.在IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E SERIES A,vol. 90,p. 1644,2007所發表的論文"VLSI Architecture for the Low-Computation Cycle and Power-Efficient Recursive DFT/IDFT Design"中所提的方法進行轉換，當輸入資料已完成前處理下，其計算週期需求為N 2
/2。對於本發明提出的架構而言，其計算週期需求如公式(37)及公式(38)，其中N
=c
×m
，且若c
‧m
為互質時，使用公式(37)來計算所需週期，反之則使用公式(38)來計算。
(N
×c
+N
+2c
)/2+(m+3)×[m/2]-2。 (37)
(N
×c
+N
+2c
)/2+(m
+3)×(m
/2)+5m
+1。 (38)
比較對象除上述的兩篇文獻外，並且將Van et al.於04年發表的文獻及Lei et al.近年所提出與本論文相關的文獻，一同納入比較對象。至於比較資料，在此主要是針對DRM應用所需規格點數來進行比較，因點數同時具有二的冪次方點以及非二的冪次方點數，其比較結果如表4所示。其中，[1]係G. Goertzel在American mathematical monthly,pp. 34-35,1958所發表的論文"An algorithm for the evaluation of finite trigonometric series"，[2]係L. VAN and C. YANG在2004,pp. 357-360所發表的論文"High-speed area-efficient recursive DFT/IDFT architectures"，[3]係Van et al.在IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E SERIES A,vol. 90,p. 1644,2007所發表的論文"VLSI Architecture for the Low-Computation Cycle and Power-Efficient Recursive DFT/IDFT Design"，[4]係L. Shin-Chi,et al在Circuits and Systems II: Express Briefs,IEEE Transactions on,vol. 56,pp. 921-925,2009所發表的論文"Low Computational Complexity,Low Power,and Low Area Design for the Implementation of Recursive DFT and IDFT Algorithms"，[5]係S.-C. Lai,et al.在Circuits and Systems II: Express Briefs,IEEE Transactions on,pp. 1-5,2010所發表的論文"Low-Computation cycle,Power-Efficient,and Reconfigurable Design of Recursive DFT for Portable Digital Radio Mondiale Receiver"。
藉由表4之結果可進一步算出週期改善率，如表5所示。依據表5所示，可明顯發現本發明提出的架構其整體效率相較於其他文獻至少都有1.95倍以上的改善率。
基於上述的說明，假設輸入音框長度N為8的倍數，若以C. Hwang-Cheng and L. Jie-Cherng在Signal Processing Letters,IEEE,vol. 3,pp. 116-118,1996所發表的論文"Regressive implementations for the forward and inverse MDCT in MPEG audio coding"，其計算週期需求為N 2
/2個。若以C. Che-Hong,et al.在Circuits and Systems II: Analog and Digital Signal Processing,IEEE Transactions on,vol. 50,pp. 38-45,2003所發表的論文"Recursive architectures for realizing modified discrete cosine transform and its inverse"，在不包含前、後處理之下，其計算週期需求為N 2
/16個。若以S. F. Lei,et al.在Circuits and Systems II: Express Briefs,IEEE Transactions on,vol. PP,pp. 1-5,2010所發表的論文"Low Complexity and Fast Computation for Recursive MDCT and IMDCT Algorithms"，其計算週期需求為N 2
/32個，但其為了降低硬體實現的成本，同樣使用了乘法器共用的概念，因此計算週期數增加N
/4個，總計算週期變為(N
/8+1)(N
/4)個。
相較於本發明的架構而言，若轉換點數N
藉由前、後處理程序，可使得N
點IMDCT轉換變為以N
/4點DFT為核心架構之轉換，其核心轉換所需週期可由公式(37)修改得知，如下式所示。
(N'
×c'
+N'
+2c'
)/2+(m'
+3)×m'
/2-2， (39)
其中，N
=4N'
,N'
=c'
×m'
。
同樣地，其中，[6]係C. Hwang-Cheng and L. Jie-Cherng在Signal Processing Letters,IEEE,vol. 3,pp. 116-118,1996所發表的論文"Regressive implementations for the forward and inverse MDCT in MPEG audio coding"。[7]係C. Che-Hong,et al.在Circuits and Systems II: Analog and Digital Signal Processing,IEEE Transactions on,vol. 50,pp. 38-45,2003所發表的論文"Recursive architectures for realizing modified discrete cosine transform and its inverse"。[8]係S. Lai,et al.在IEEE Transactions on Circuits and Systems II: Express Briefs,vol. 56,pp. 793-797,2009"Common architecture design of novel recursive MDCT and IMDCT algorithms for application to AAC,AAC in DRM,and MP3 codecs"。[9]係S. F. Lei,et al.在Circuits and Systems II: Express Briefs,IEEE Transactions on,vol. PP,pp. 571-575,2010所發表的論文"Low Complexity and Fast Computation for Recursive MDCT and IMDCT Algorithms"。而比較資料主要還是針對DRM應用，其應用包含了1920點、240點之AAC格式壓縮，對於公式(39)式中c'
‧m'
值可由表5.2.1得知，比較結果如表6所示。
表6比較結果，主要是針對核心部分來做探討，其原因是為了得到精確的週期數，故將前、後處理部分忽略掉。在表中可明顯發現本發明所提之架構，具有較少的運算週期，改善率至少都在4.39倍以上。
習知技術係利用記憶元件來儲存事先已算好的係數，供轉換時查詢使用，然而記憶元件對於晶片實現面積有極大影響，因此係數需求量可被視為另一種硬體效能指標。
係數評估方式可藉由各方法之轉移函數來評估，然而對於不同的轉移函數將可能同時擁有Cosine係數及Sine係數或者只有單一種係數之需求。其評估結果如表7所示。
在IMDCT轉換部分，係數評估方式可採取與DFT之轉移函數評估法，其可直接觀看架構方塊圖來進行評估，此方式好處為較為直覺且容易發現哪些系數可共用，以減少評估上的錯誤。其評估結果如表8所示。
由表7及表8之比較結果，可知本發明所提出的架構無論是在DFT轉換或者應用於在IMDCT轉換上對於係數需求量皆有最小的需求，這間接地說明了此架構在晶片實現上能有較小的面積需求，以達到低成本的效益。
除了記憶元件會對晶片面積有所影響外，其架構硬體需求也是其中一種因素考量，藉由評估結果再進一步去推算出各種方法之計算複雜度。
因複雜度是基於硬體評估之結果求得，所以硬體評估將為首要工作。其評估結果如表9所示。其中，[10]為K. Dong-Sun,et al.在Consumer Electronics,IEEE Transactions on,vol. 54,pp. 1590-1594,2008所發表的論文"Design of a mixed prime factor FFT for portable digital radio mondiale receiver"。
有了表9結果，可進一步來評估計算複雜度，其評估結果如表10及表11所示。
由表11可知，對於遞迴式架構而言，其加法複雜度方面至少有1.89倍的改善率，最大改善率可達12.72倍，在乘法複雜度方面至少有1.87倍的改善率，最大改善率可達12.63倍。
IMDCT部分，[6]中Chiang and Liu的方法架構包含3個實數加法器及2個實數乘法器。[7]中Chen et al.的方法架構在不含前、後處理情況下，包含7個實數加法器及4個實數乘法器。[9]中Lei et al.的方法架構在不含前、後處理情況下，包含6個實數加法器及2個實數乘法器，本發明是基於DFT為核心來實現IMDCT，若在不含前、後處理情況下，其硬體需求有14個實數加法器及6個實數乘法器，完整的硬體比較結果如表12所示。
接著藉由表12之結果，來評估各種IMDCT方法之計算複雜度，其評估方式將採取與先前評估方式相同。對於所有演算法之計算複雜度評估結果如表13及表14所示。
由表14可知，在加法複雜度方面至少有13.51倍的改善率，最大改善率可達107.53倍，在乘法複雜度方面至少有8.08倍的改善率，最大改進率可達64倍。
根據前面章節方法的介紹、推導，到硬體的規劃、改良，經由這一連串的探討，得以發展出RDFT架構電路，並藉由Synopsys公司之Design compiler Tool合成，再透過Cadence公司之SoC Encounter Tool完成APR(Auto Placement and Route,APR)，將此RDFT架構電路晶片實現，其晶片數據如表15所示。
其中晶片功率消耗為RDFT規格點數設定N
=288且操作頻率為25Mhz的情況下，經由Prime Power測得之模擬結果。將此數據結果與其他論文結果進一步比較。其結果為公式(40)，將藉由公式(40)式作正規化排除製程因素再進行比較，並由公式(41)計算可得一客觀的性能指標，比較結果如表16所示。
由前述比較可知，本發明之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統係可實現出具有低面積、低複雜度及高效能的RDFT，由先前比較結果可得知，對於288點來說，本發明技術與最新Lai et al. RDFT架構[5]比較，其改善率在運算週期方面足足降低49.5%，在運算複雜度方面加法運算節省47.5%、乘法運算節省48.7%。除此之外，還擁有節能、可重覆利用及可組態化之綠能設計概念，它能輕易地被使用於任何規格點數之DFT轉換，同時還扮演著MDCT/IMDCT核心，達到RDFT能善加被重覆利用，以增進使用率。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
110‧‧‧修正型離散餘弦正轉換系統
120‧‧‧修正型離散餘弦反轉換系統
130‧‧‧資料順序移位編排單元
140‧‧‧資料重新排序單元
150‧‧‧第一旋轉運算單元
160‧‧‧N/4個點之離散傅立葉轉換單元
170‧‧‧第二旋轉運算單元
180‧‧‧解交錯運算單元
205‧‧‧第一多工器
210‧‧‧第一加法器
215‧‧‧第一乘法器
220‧‧‧第一移位暫存器
225‧‧‧第二多工器
230‧‧‧第一遲延器
235‧‧‧第二乘法器
240‧‧‧第三多工器
245‧‧‧第三乘法器
250‧‧‧第四多工器
255‧‧‧第二加法器
260‧‧‧第二遲延器
圖1係本發明之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、及反轉換之系統之之示意圖。
圖2係本發明之該N/4個點之離散傅立葉轉換單元之示意圖。
圖3係一習知改良型RDFT架構之示意圖。
圖4係圖3改良之共用乘法器之RDFT架構方塊圖。
圖5為圖4共用乘法器之示意圖。
圖6係本發明累加電路之示意圖。
圖7係本發明利用多工器使RDFT硬體計算結果之示意圖。
圖8係本發明旋轉因子在同一個時間內需有兩種不同的係數之需求順序的示意圖。
圖9係本發明cos係數共用乘法器之示意圖。
110．．．修正型離散餘弦正轉換系統
120．．．修正型離散餘弦反轉換系統
130．．．資料順序移位編排單元
140．．．資料重新排序單元
150．．．第一旋轉運算單元
160．．．N/4個點之離散傅立葉轉換單元
170．．．第二旋轉運算單元
180．．．解交錯運算單元
Claims (7)
- 一種以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其包含：一資料順序移位編排單元，其接收N個輸入數位訊號，對該N個數位訊號執行順序移位編排，以產生N個第一暫時訊號，當中，N為4的倍數之正整數；一第一資料重新排序單元，連接至該資料順序移位編排單元，對該第一暫時訊號執行資料重新排序運算，以產生N/4個第二暫時訊號；一第一旋轉運算單元，連接至該第一資料重新排序單元，對該N/4個第二暫時訊號執行一第一旋轉運算，以產生N/4個第三暫時訊號；一N/4個點之離散傅立葉轉換單元，連接至該第一旋轉運算單元，對該N/4個第三暫時訊號執行離散傅立葉轉換，以產生N/4個第四暫時訊號，該N/4個點之離散傅立葉轉換單元包含：一第一多工器，用以接收該N/4個第三暫時訊號與一第二乘法訊號，並產生一第一多工訊號；一第一加法器，連接至該第一多工器，以對該第一多工訊號與一第二遲延訊號進行加法運算，以產生該第四暫時訊號；一第一乘法器，連接至該第一加法器，以對該第四暫時訊號與一餘弦函數訊號進行乘法運算，以產生一第一乘法訊號； 一第一移位暫存器，連接至該第一乘法器，以對該第一乘法訊號進行移位運算，以產生一第一移位訊號；一第二多工器，連接至該第一乘法器及該第一移位暫存器，接收該第一乘法訊號及該第一移位訊號，以輸出一第二多工器訊號；一第一遲延器，連接至該第一加法器，以對該第四暫時訊號進行遲延運算，以產生一第一遲延訊號；一第二乘法器，連接至該第一遲延裝置，以對該第一遲延訊號與一正弦函數訊號進行乘法運算，以產生該第二乘法訊號；一第三多工器，連接至該第一遲延裝置及該第二乘法器，接收該第一遲延訊號及該該第二乘法訊號，以輸出一第三多工器訊號；一第三乘法器，連接至該第三多工器，以對該第三多工器訊號與-1進行乘法運算，以產生一第三乘法訊號；一第四多工器，連接至該第二多工器，接收該第二多工器訊號及該第二遲延訊號，以輸出一第四多工器訊號；一第二加法器，連接至該第三乘法器及該第四多工器，以對該第三乘法訊號與該第四多工器訊號進行加法運算，以產生一第二加法訊號；以及 一第二遲延器，連接至該第二加法器，以對該第二加法訊號進行遲延運算，以產生該第二遲延訊號；一第二旋轉運算單元，連接至該N/4個點之離散傅立葉轉換單元，對該N/4個由第四暫時訊號及第二加法訊號組成執行一第二旋轉運算，以產生N/4個第五暫時訊號；一解交錯(de-interleave)運算單元，連接至該第二旋轉運算單元，對該N/4個第五暫時訊號執行一解交錯運算，以產生N個輸出訊號；以及一第二資料重新排序單元，連接至該第一旋轉運算單元，該第二資料重新排序單元接收N/2個輸入數位訊號，對該N/2個輸入數位訊號執行資料重新排序運算，以產生N/4個第六暫時訊號並輸出至該第一旋轉運算單元，當中，N為4的倍數之正整數。
- 如申請專利範圍第1項所述之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其中該資料順序移位編排單元以下列公式表示：
- 如申請專利範圍第2項所述之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其中該第一資料重新排序單元以下列公式表示：
- 如申請專利範圍第3項所述之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其中，該第一旋轉運算單元對該N/4個第二暫時訊號x n 所執行第一旋轉運算以下列公式表示：
- 如申請專利範圍第4項所述之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其中，該第二旋轉運算單元對N/4個第四暫時訊號所執行第二旋轉運算以下列公式表示：
- 如申請專利範圍第5項所述之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其中，該解交錯(de-interleave)運算單元對該N/4個第五暫時訊號 (k) 所執行解交錯運算以下列公式表示：
- 如申請專利範圍第6項所述之以離散傅立葉轉換為核心之修正型離散餘弦正轉換、反轉換之系統，其中該第二資料重新排序單元以下列公式表示：X k =X (2k )+iX (N/2 -2k -1 )，當中，X k 為該N/4個第六暫時訊號，X(k) 為該N/2個輸入數位訊號。
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| LOW-COST AND SHARED ARCHITECTURE DESIGN OF RECURSIVE DFT/IDFT/IMDCT ALGORITHMS FOR DIGITAL RADIO MONDIALE SYSTEM，SHIN-CHI LAI ETC.，2010 SIXTH INTERNATIONAL CONFERENCE ON INTELLIGENT INFORMATION HIDING AND MULTIMEDIA SIGNAL PROCESSING ，OCT. 2010。 * |
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