TWI420584B - 半導體晶圓和切割晶圓的方法 - Google Patents
半導體晶圓和切割晶圓的方法 Download PDFInfo
- Publication number
- TWI420584B TWI420584B TW099140385A TW99140385A TWI420584B TW I420584 B TWI420584 B TW I420584B TW 099140385 A TW099140385 A TW 099140385A TW 99140385 A TW99140385 A TW 99140385A TW I420584 B TWI420584 B TW I420584B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- field
- offset
- fields
- dicing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000005520 cutting process Methods 0.000 title description 3
- 239000012212 insulator Substances 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 5
- 238000003698 laser cutting Methods 0.000 claims description 5
- 235000012431 wafers Nutrition 0.000 description 112
- 238000000926 separation method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 238000005457 optimization Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 229920000271 Kevlar® Polymers 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000004761 kevlar Substances 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Dicing (AREA)
Description
本發明關於一種偏置場柵格,特別是關於一種用於高效率晶圓佈局的偏置場柵格。
半導體晶圓(例如矽、鍺、和III-V材料晶圓)被使用在積體電路的製造,其中,晶圓有效率地做為基板。使用各種半導體製程(例如光微影(譬如形成圖案、蝕刻、沉積等)、磊晶、摻雜、拋光、和其他已知製程)在基板上形成微電子裝置。在單一晶圓上通常形成許多相同的電子裝置;每一晶圓上的裝置數目從數十至數百甚至數千個,取決於裝置晶粒的尺寸。
一旦裝置被形成在晶圓上,可使用各種晶圓探針技術電性地測試裝置,然後將裝置分類為通過和未通過的晶粒。然後可將晶圓分離(singulate)成個別的晶粒。可使用已知的技術(例如畫切(scribing)和裂片(breaking)、切塊(dicing)或線鋸、或雷射切割(cutting))來執行分離製程。使用垂直的笛卡兒柵格刻繪(delineating)個別的晶粒,以在分離製程期間,可用線性的方式橫越此標準柵格切割晶粒。在分離製程以後,可將個別晶粒包膠進入合適的晶片封裝內,以提供離散的積體電路。
一種方法,包含:接收晶圓,多個相同的晶粒形成在該晶圓上,該晶圓具有場的偏置柵格,每一個場由一或更多個晶粒組成;將該晶圓黏附至切塊膠帶;和將該晶圓切塊成個別晶粒。
一種半導體晶圓,包含:非笛卡兒柵格之列和行的場,其中,多個該等列彼此偏置或多個該等行彼此偏置;和多個相同的晶粒,其形成在該晶圓上,每一個場包括一或更多個該晶粒。
提供技術用於有效率的晶圓佈局,其包括使用偏置柵格以將可利用之晶圓空間的使用最佳化。因此,相對於標準垂直柵格,本發明可增加在晶圓上製造相同晶粒的數目。取決於晶圓尺寸和晶粒佔位面積(footprint),該增加可在1%至5%的範圍內;當在數千個晶圓上投影時,該增加的量很顯著。
概述
如上文所述,在一晶圓上製造之相同積體電路晶粒,通常以線性方式橫越標準垂直柵格而分離。可用相同的方式製造數以千計的晶圓,以生產數十萬的個別晶粒。然而因為場大小分級的交易且晶圓切塊需要防止使用給定的區域而限制了工業標準笛卡兒佈局,所以當印刷每一晶圓時,每一晶圓沿著外徑邊緣的顯著部分被浪費掉。不完整的晶粒且有時候甚至是完整晶粒可能在此區域內被印刷,以保持均勻的製造作業。但是在此邊緣除外區域內通常不會產生完整的晶粒,且不完整的晶粒因為無法利用所以在切塊作業中被拋棄。此邊緣區域有時候被留下當作空白的矽,其在切塊後被丟棄。就單一晶圓或非商業作業而言,雖然被浪費之晶圓的量相對地小,但是在大量商業生產期間,浪費變成很可觀。
因此,且依據本發明的實施例,提供了偏置微影場佈局,其增加可容納在單一晶圓上之晶粒的數目保守地達約1%至2%或更多。藉由增加額外的登錄記號(例如)至場畫切位置,可增加能被印刷之每一列場的彈性(flexibility)。此增加之自由度位準也允許將每一列所能包含的晶粒數目最佳化,且直接轉化為增加每一晶圓之產出晶粒數目。此外,提供的技術允許以非笛卡兒座標的方式切塊成個別晶粒。然而,如果注意偏置柵格線,則也可使用傳統的分離技術。
該等技術可被體現在(例如)半導體處理設備中,建構該設備用於執行微影場佈局和之後在該等場內印刷(形成裝置)。形成在晶圓上之裝置的實際類型除非相同,否則並未特別相關。所形成的裝置可例如為處理器、記憶體裝置、電晶體、或邏輯電路。顯然地,晶圓上可形成許多其他的微電子裝置,不論該裝置是離散組件或包括有許多組件的電路。所揭露的方法適於在大規模生產微電子元件或甚至以較小規模生產之環境的製造室實施(例如定製建立的矽晶片(custom built silicon))。簡言之,本文所提供之偏置柵格技術可用於在任何生產環境中最佳化或改善晶圓的使用。
例如因為如果場列可(經由本文所述的偏置柵格)放在中央使得每一晶圓之整個表面的個別晶粒更平衡,則所增加之產量的結果是產量輸出最佳化。此外,可更快速達成場對齊製程。特別地,當典型的微影工具印刷晶圓上的晶粒時,工具預先對齊在適當位置的每一個場。使用機器視覺以判明目標晶圓的登錄記號,可完成該預先對齊。因為習知的場柵格未偏置,所以一些登錄記號位在晶圓外側,此使得對齊製程更複雜,因為需要額外的處理。然而,由於本文所述的偏置柵格,所以更多的場可被印刷在晶圓的內側,且因此可使更少的登錄記號位在晶圓外側。因此,對齊製程可更快。請注意,即使是1%的工具速率改善,也可轉化為長期地節省數百萬元,取決於所使用的工具數目和產出量。
因此,對於微影場佈局的現行解決之道,在生產晶粒期間未最佳化地使用可利用之晶圓表面,以致因為需要將方形或矩形晶粒容納在圓形基板之整個頂部表面的垂直或笛卡兒柵格內,而留下被浪費的空間。此導致沿著基板之邊緣被浪費的區域。本文所提供的技術可被用於最佳化個別場列(或行)的配置,藉此將每一晶圓上可獲得之晶粒生產量最大化。此生產量增加可為例如每一晶圓多約1.5%的晶粒(或更多,取決於所形成之裝置的特點),且不必或極少改變工廠處理作業和實質相同的成本就可完成。
偏置微影場佈局
圖1a例示由於需要對齊線性笛卡兒系統內的每一個場而在印刷晶圓上被浪費的空間。如同已知者,因為從一列或行至下一列或行沒有偏置,所以笛卡兒柵格包括具有相等尺寸方形的多個行和列(圖1a例示最清楚)。在此範例的情況中,所希望的場是一個晶粒寬乘以二個晶粒高。結果的佈局是每一晶圓提供116個場(FPW)和每一晶圓提供228個晶粒(DPW)。請注意在頂部和底部兩位置處的浪費空間。雖然本文所提供的技術可被應用於任何的晶圓尺寸,且不管所形成之晶粒的尺寸,但是為了此範例,假設晶粒尺寸為約0.130平方毫米,且晶圓是12吋晶圓。
如圖1b所示,依據本發明的一範例實施例,藉由上下移動各場的行,相同尺寸的晶元可增加大數目的相同晶粒。獲得一場的每一行,通常在該行的頂部標註+1。更詳細地說,結果佈局提供120 FPW(增加四個場,或3.45%)和234 DPW(增加六個晶粒,或2.6%)。可使用習知的微影工具印刷此種偏置圖案。請注意,儘管增加通常被拋棄的不完整晶粒(從4至6個),但是還是獲得上述百分比的增加。再者,請注意,大幅減少在晶圓之頂部和底部兩位置的浪費空間。再者,請注意在其他實施例中,可(向左或向右)移動列。
因此在本實施例的情況中,當只使用在Y軸上的最佳化,就12吋晶圓的場佈局改善可增加約2.6%的DPW。基於本說明書可瞭解,取決於例如晶圓尺寸和晶粒尺寸的因素,在其他實施例中,最佳化可應用在X軸。在整個柵格中的晶粒尺寸和場尺寸兩者通常可保持恆定。請注意,場可為一或更多個晶粒。
雖然未明確顯示在圖1b中,但是當產生登錄圖案時,用於偏置柵格的登錄記號架構(其包括在各場角隅之間的中間登錄記號)可沿著場的X軸或Y軸使用。一般而言,當各相鄰的場在偏置座標系統內被印刷且在一起以產生一個完整的登錄記號時,形成了登錄圖案。在圖2a-b、3、4a-b中將更詳細討論具有中間記號的登錄記號架構。
可用例如任何數目之合適半導體材料(譬如矽、鍺、III-V材料)製成晶圓。基板可呈塊狀、或呈在絕緣體組態上的半導體(例如絕緣體上的矽(SOI)、或絕緣體上的矽鍺(SiGeOI))。基板的頂部表面可被產生應變或沒產生應變。基於本說明書可瞭解,取決於例如所形成之裝置和所希望之材料系統等因素,此處可使用任何數目之合適的晶圓組態。
登錄記號
圖2a例示2晶粒乘以3晶粒(2×3)之陣列的裝置場範例,和在場之每一角隅具有登錄記號的習知場發展。
使用任何數目之適當符號、形狀、和組態(包括從簡單至複雜的設計),可實施登錄記號本身。例如在一實施例中,可實施簡單的登錄記號為‘X’、‘+’、‘^’、‘→’、‘O’、‘--’或任何其他記號、或適於對齊多個物件(在本例子中是偏置場)中之兩物件的此等記號的組合。在另一實施例中,可用組合性的圖案來實施複雜的登錄記號,該圖案具有可和其他記號之類似特徵重疊的主要及次要特徵,以利高精密對齊,該高精密對齊可為必要或不必要,取決於例如晶粒的尺寸及畫切線寬度、和切塊工具的因素。在一個此種例子中,複雜的登錄記號可包括較小的形狀(例如圓)、和/或在較大形狀(例如方形)內的碼(例如字母/數字),以致當對齊其他此等複雜的登錄記號時,可看見每一個別記號的碼,以顯示相鄰的登錄記號,該等登錄記號組成整個登錄圖案。從本說明書可瞭解,可用任何類型的登錄記號來實施本發明的實施例。
在圖2a所示的特殊範例中,顯示場之左下角隅的登錄記號(大致以字母A表示)。圖2b顯示當四個個別相鄰場的全部四個對應角隅(大致以字母A,L,E,X分別表示)印刷在標準笛卡兒座標系統內且在一起以產生一個完整登錄記號時,這些習知登錄記號看起來的樣子。請注意,可用任何希望的部件建構每一晶粒,且可使用任何數目之適當半導體製程製造每一晶粒。
圖3例示圖2a-b之範例裝置場,但是在本發明實施例的偏置柵格中。只顯示2晶粒×3晶粒陣列之底部兩晶粒。未顯示每一晶粒的組態,但是如同前述,可使用各種適當的半導體製程以任何希望的部件/材料來實施晶粒的組態。在此範例情況中,依據本發明的實施例,在X軸上進行偏置柵格最佳化。如同此範例實施例中所示,除了原始的角隅登錄記號L以外,總共七個中間登錄記號沿著場畫切的X軸重複,且各登錄記號彼此等距離,以利在圖案化期間將各場互鎖在一起。在此範例中,中間登錄記號包括A及L部分,其可和下面一列的E及X部分匹配。然而,記得其他實施例可在每一中間點使用簡單的登錄記號,例如線(系列的線)或符號(例如‘X’或‘+’)。此外,如同基於本說明書可瞭解者,其他的實施例可具有較少(例如2至6)或較多的登錄記號(例如8至14),只要他們彼此等距離。
一般而言,登錄記號的數目大致取決於下列因素:例如場的長度、和與沿著相同X軸相鄰但偏置之場的各登錄記號其中之一配合或對齊之機會的希望數目。在所示的實施例中,每一場包括角隅登錄記號和三個中間登錄記號,且四個全部彼此等距離地分開。在另一實施例中,每個場側邊可有二至三個登錄記號,包括在場之角隅的任何原始登錄記號。在另一實施例中,在登錄記號重複處的頻率可被設定為儘可能地高(只受可用於一個排在另一個後面地印刷登錄記號的空間所限制)。在任何此等情況中,請注意如果等距離隔開,一旦一組相鄰的登錄記號對齊,則其餘之登錄記號組的列或行也會對齊。
因此可用任何適當類型和/或數目的登錄記號來建構場。因為以等距離的方式設置登錄記號,所以當場的列或行在X或Y軸移動時,可容易獲得沿著該等軸的相鄰場之登錄記號間的對齊。因此,(例如)下一列沿著X軸之多個登錄記號可容易對齊相鄰上一列中的對應記號。類似地,(例如)左側行沿著Y軸之多個登錄記號可容易對齊相鄰右側行中的對應記號。請注意,如果需要的話,可將其他的場特徵(例如特定的計量學/檢測/測試位置)移動和/或重調大小,以允許***中間登錄記號。
圖4a和4b例示本發明之實施例,其相鄰的頂部和底部場彼此偏置,但使用多個登錄記號對齊。假設場是如圖2a所示的2×3陣列,但是如同基於本說明書可瞭解者,可使用任何的場組態。在此範例情況中,各場彼此偏置達兩個對齊記號。
如同可進一步看到者,總共11個登錄記號顯示在此範例組態中,雖然不是全部設置在兩個場之間。(相對於底部場列,)頂部場列沿著X軸向右偏置達兩個登錄記號。因此,在底部場的頂部之左角隅登錄記號和第一個中間登錄記號,並不直接涉入此兩特殊場的對齊。在頂部場之底部的左角隅登錄記號,對齊在底部場之頂部的第二中間登錄記號(中間#2)。如果各登錄記號之間等距離隔開,則沿著X軸供每一場用之下一組六個登錄記號自動對齊。如果兩個場之間偏置,則在頂部場的底部之右角隅登錄記號和第七個中間登錄記號,並不直接涉入此兩特殊場的對齊。表1摘要登錄記號的對齊。請注意,標註x的登錄記號不加入此兩個場的對齊。
如同前述、及圖3和4a-b之範例實施例所示,中間登錄記號可被添加至界定每一場的畫切線內(或其他適當位置)。請注意,如果只要在X軸最佳化,則只需要將中間登錄記號添加至X的列;或者如果只要在Y軸最佳化,則只需要將中間登錄記號添加至Y的行。
偏置柵格的分離
一旦具有如同本文所描述之偏置場柵格的晶圓被完全印刷,則經由任何數目的適當分離製程,可釋出個別晶粒。如同前述,典型的分離製程包括畫切和裂片、切塊或線鋸、或雷射切割。依據本發明的各種實施例,如同典型的做法,可使用這些製程或其組合中的任一者,但是需進一步考慮柵格的偏置性質。例如,且依據一個特殊範例實施例,提供一種方法用於從非笛卡兒柵格分離晶粒。圖5a至5f描繪該方法,也會依次討論該等圖中的每一圖。
如同可看到者,該方法包括(例如從製造室)接收已印刷的晶圓,該晶圓具有如同本文所述和圖5a所示之偏置場柵格。該晶圓可為任何尺寸的晶圓,且具有形成在其上的複數相同晶粒。然後,如同用於標準笛卡兒柵格晶圓的習知做法和圖5b所示,將晶圓黏附至切塊膠帶。
可使用標準雷射畫切技術來畫切笛卡兒柵格的直線,在晶圓的內部不需轉彎。但是由於本文所述的偏置柵格,在X或Y軸的畫切線中通常會有至少一個轉彎(例如90度轉角)。因此,可修飾雷射畫切以適合此等轉彎,以便避免過衝(overshoot)超過轉彎點和/或在晶圓上的任一點/區域內過度雷射(例如當變慢以進行轉彎時)。
更詳細地,當進行90度轉彎切割時,通常在進行轉彎時改變雷射工作台的速率(例如工作台減速、停止、變更方向、和在新的方向加速)。為了解決兩個議題,雷射和工作台系統可有效率地彼此通訊,同時維持晶圓之每單位面積的脈衝一致(特別是在轉彎附近)。如同圖5c所示,雷射和雷射工作台彼此通訊,以在工作台變慢以進行轉彎時,保持每單位面積的脈衝恆定。為了公差,當進行轉彎時,每單位面積的脈衝稍微變化(例如+/-20%或更少)。雖然先前未使用在半導體產業中,但是習知的雷射系統提供此功能,且可容易建構習知的雷射系統來執行該功能。
具有偏置柵格之晶圓一旦被雷射畫切,可使用切塊工具將各晶圓切塊成個別晶粒。特別地且如圖5d所示,可使用切塊鋸沿著每一列的畫切線切割(假設沿著X軸提供最佳化),藉此釋放每一列。一旦釋放了列,接下來藉由垂直於先前的切割列畫切線進行切割,可將該列切塊成個別的晶粒。但是不在這個時候進行這些垂直的切割,而是將所有的列切塊,然後重新對齊該等列,以有效率地消除該等列之間的偏置,且藉此允許穿過所有的列進行垂直切割。參考圖5e和5f討論此隨後的對齊和切塊。如同可容易瞭解者,如果沿著Y軸提供最佳化,則初始的切塊會沿著行畫切線,以釋放整行的晶粒。就如同該等列,一旦釋放了行,則可對齊該等行以消除偏置,以便藉由垂直於先前的切割行書切線進行切割,而將那些行切塊成個別的晶粒。如同習知所進行者,切塊鋸經過晶圓和經過支撐切塊膠帶的一部分(例如膠帶厚度的四分之一或一半)而進行切割,以防止晶粒在進行初始切割後移動和防止各晶粒在完全分離時掉落。
一旦完成在最佳化軸的切塊作業,可將沿著最佳化軸切塊的晶粒長條暫時舉升離開切塊膠帶,然後再向下放回切塊膠帶上,但是和其相鄰的長條對齊。當針對每一長條重複此製程,偏置柵格有效率地轉換至笛卡兒柵格,藉此使第二次切割完成分離製程。在習知方面,一旦完成切塊作業,藉由吸取杯和凸輪裝置分別拾取每一晶粒使其脫離切塊膠帶,其中的凸輪將每一晶粒從切塊膠帶的底部依序向上推送進入吸取杯。依據本發明的一個實施例,當一組凸輪從該長條的底部向上推時,同時利用一系列建構用於舉升該長條的吸取杯來完成舉升離開。可設計凸輪使其例如具有一系列的輪子,該等輪子和緩地滑過長條的底部,且從給定的長條釋放切塊膠帶,同時減少被拾取之晶圓長條上的拉伸應力。可用抗磨耗材料(例如Kevlar)來製成輪子。圖5e例示一個此種範例實施例,其可用於舉升長條離開切塊膠帶。請注意,所顯示的凸輪(例如輪子)僅用於示範之用,實際上凸輪是在被舉升離開切塊膠帶之長條的下方,因此看不到凸輪。
圖5f示範如何移動長條進入笛卡兒格式,並將其放回至切塊膠帶上。在一實施例中,使用自動化機器視覺對齊系統來執行長條的此對齊,使得長條在切塊工具的切割規格內重新對齊。一旦長條完成對齊,便可執行其餘的切塊程序(如同參考圖5d所討論者),以切塊成每一個別的晶粒。分離製程可進一步包括拾取每一被釋放的晶粒,和將其定位在個別的晶粒盤內。
基於本說明書,可容易瞭解許多實施例和組態。例如,本發明的一個範例實施例提供一種方法,該方法包括接收一晶圓,多個相同的晶粒形成在該晶圓上,該晶圓具有場的偏置柵格,每一個場由一或更多個晶粒組成。該方法繼續將晶圓黏附至切塊膠帶,且將晶圓切塊成個別晶粒。「將晶圓切塊成個別晶粒」可例如包括雷射畫切晶圓以提供畫切線供後續切塊之用。在一個特別的此種例子中,完成「雷射畫切晶圓以提供畫切線」,同時維持晶圓之每單位面積的雷射脈衝一致,晶圓之每單位面積的雷射脈衝變化20%或更少。「將晶圓切塊成個別晶粒」可進一步包括沿著X或Y軸其中之一內的畫切線進行切塊,以便經過晶圓和局部進入切塊膠帶進行切割,藉此製成多個晶圓長條。「將晶圓切塊成個別晶粒」可進一步包括暫時舉升晶圓長條使其離開切塊膠帶,且將晶圓長條向下放回切塊膠帶上,但是對齊其相鄰的長條,並重複暫時舉升和放回,直到場的偏置柵格有效地轉換至笛卡兒柵格。「將晶圓切塊成個別晶粒」可進一步包括沿著在X或Y軸中之另一者內的畫切線進行切塊,以便經過晶圓和局部進入切塊膠帶進行切割,藉此製成多個分離的晶粒。
本發明的另一範例實施例提供半導體晶圓。該晶圓包括非笛卡兒柵格之列和行的場,其中,多個列彼此偏置或多個行彼此偏置。該晶圓進一步包括形成在該晶圓上之多個相同的晶粒,每一個場包括一或更多個晶粒。晶圓可例如包括在每一個場周圍的場畫切,且每一場畫切的至少一側邊包括角隅登錄記號和在各角隅登錄記號之間的中間登錄記號,其中,一個場的一子組角隅和中間登錄記號對齊另一相鄰場的一子組角隅和中間登錄記號。在一些例子中,晶圓只具有一種晶粒類型形成在其上。在一些例子中,相對於和該晶圓之晶圓尺寸及場尺寸相同的第二晶圓,該晶圓具有較大數目的場,但是具有笛卡兒柵格之列和行的場。在一特定的特殊例子中,多個列彼此偏置。在另一特定的特殊例子中,多個行彼此偏置。整個柵格的場尺寸可恆定。晶圓可例如為普通晶圓(體矽晶圓;bulk wafer)或在絕緣體組態上的半導體。
本發明的另一例示實施例提供半導體晶圓。在此例子中,晶圓包括非笛卡兒柵格之列和行的場,其中,多個列彼此偏置或多個行彼此偏置,且整個柵格之場的尺寸是恆定的。該晶圓進一步包括在每一個場周圍的場畫切,且每一場畫切的至少一側邊包括角隅登錄記號和在各角隅登錄記號之間的中間登錄記號,其中,一個場的一子組角隅和中間登錄記號對齊另一相鄰場的一子組角隅和中間登錄記號。該晶圓進一步包括形成在該晶圓上之多個相同的晶粒,每一個場包括一或更多個晶粒。其中,晶圓只具有一種晶粒類型形成在其上。相對於相同晶圓尺寸和場尺寸的第二晶圓,一晶圓具有較大數目的場,但是具有笛卡兒柵格之列和行的場。在一特定的特殊例子中,多個列彼此偏置。在另一特定的特殊例子中,多個行彼此偏置。整個柵格的場尺寸可恆定,且晶圓可例如為普通晶圓(體矽晶圓;bulk wafer)或在絕緣體組態上的半導體(例如在絕緣體上的矽,或SOI)。
為了例示和描述而提呈本發明之前述範例實施例的描述,無意耗盡或限制本發明於所揭露的精確形式。可基於本說明書做許多的修飾和變化。本發明的範圍無意受此詳細的描述所限制,反而是希望由所附的請求項所限制。
圖1a例示由於需要對齊線性笛卡兒系統內的每一個場而浪費印刷晶圓上的空間。
圖1b例示本發明實施例以非笛卡兒柵格之列和行的場所建構的晶圓。
圖2a例示角隅登錄記號,且圖2b例示由四個角隅登錄記號在一起所形成的登錄圖案。
圖3例示本發明實施例以角隅和中間登錄記號兩者所建構之範例裝置場。
圖4a和4b例示本發明實施例相鄰頂部和底部場的範例,其彼此偏置但使用多個登錄記號對齊。
圖5a至5f例示本發明實施例從非笛卡兒柵格分離晶粒的方法。
Claims (16)
- 一種切割晶圓的方法,包含:接收晶圓,多個相同的晶粒形成在該晶圓上,該晶圓具有場的偏置柵格,每一個場由一或更多個晶粒組成;將該晶圓黏附至切塊膠帶;和將該晶圓切塊成個別晶粒,包括雷射畫切該晶圓,以提供畫切線供後續切塊之用,沿著X或Y軸其中之一內的畫切線切塊,以便經過該晶圓和局部進入該切塊膠帶切割,藉此製成多個晶圓長條,暫時舉升晶圓長條離開該切塊膠帶,且將該晶圓長條向下放回該切塊膠帶上,但是對齊其相鄰的長條,和重複該暫時舉升和放回,直到場的該偏置柵格有效地轉換至笛卡兒柵格。
- 如申請專利範圍第1項之方法,其中完成雷射畫切該晶圓以提供畫切線,同時維持該晶圓之每單位面積的雷射脈衝一致,該晶圓之每單位面積的該雷射脈衝變化20%或更少。
- 如申請專利範圍第1項之方法,其中將該晶圓切塊成個別晶粒包括:沿著在該X或Y軸中之另一者內的畫切線切塊,以便經過該晶圓和局部進入該切塊膠帶切割,藉此製成多個分離的晶粒。
- 一種半導體晶圓,包含:非笛卡兒柵格之列和行的場,其中,多個該等列彼此偏置或多個該等行彼此偏置;和多個相同的晶粒,其形成在該晶圓上,每一個場包括一或更多個該晶粒;和在每一個場周圍的場畫切,且每一場畫切的至少一側邊包括角隅登錄記號和在該等角隅登錄記號之間的中間登錄記號,其中,一個場的一子組該等角隅和中間登錄記號對齊另一相鄰場的一子組該等角隅和中間登錄記號。
- 如申請專利範圍第4項之半導體晶圓,其中該晶圓只具有一種晶粒類型形成在其上。
- 如申請專利範圍第4項之半導體晶圓,其中相對於和該晶圓之晶圓尺寸及場尺寸相同的第二晶圓,該晶圓具有較大數目的場,但是具有笛卡兒柵格之列和行的場。
- 如申請專利範圍第4項之半導體晶圓,其中多個該等列彼此偏置。
- 如申請專利範圍第4項之半導體晶圓,其中多個該等行彼此偏置。
- 如申請專利範圍第4項之半導體晶圓,其中整個該柵格的場尺寸是恆定的。
- 如申請專利範圍第4項之半導體晶圓,其中晶圓是普通晶圓(bulk wafer)。
- 如申請專利範圍第4項之半導體晶圓,其中晶圓是在絕緣體組態上的半導體。
- 一種半導體晶圓,包含:非笛卡兒柵格之列和行的場,其中,多個該等列彼此偏置或多個該等行彼此偏置,且整個該柵格的場尺寸是恆定的;在每一個場周圍的場畫切,且每一場畫切的至少一側邊包括角隅登錄記號和在該等角隅登錄記號之間的中間登錄記號,其中,一個場的一子組該等角隅和中間登錄記號對齊另一相鄰場的一子組該等角隅和中間登錄記號;和多個相同的晶粒形成在該晶圓上,每一個場包括一或更多個該晶粒,其中該晶圓只具有一種晶粒類型形成在其上;其中相對於和該晶圓之晶圓尺寸及場尺寸相同的第二晶圓,該晶圓具有較大數目的場,但是具有笛卡兒柵格之列和行的場。
- 如申請專利範圍第12項之半導體晶圓,其中多個該等列彼此偏置。
- 如申請專利範圍第12項之半導體晶圓,其中多個該等行彼此偏置。
- 如申請專利範圍第12項之半導體晶圓,其中晶圓是普通晶圓(bulk wafer)。
- 如申請專利範圍第12項之半導體晶圓,其中晶圓是在絕緣體組態上的半導體。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/646,459 US8148239B2 (en) | 2009-12-23 | 2009-12-23 | Offset field grid for efficient wafer layout |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201137961A TW201137961A (en) | 2011-11-01 |
TWI420584B true TWI420584B (zh) | 2013-12-21 |
Family
ID=44149891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099140385A TWI420584B (zh) | 2009-12-23 | 2010-11-23 | 半導體晶圓和切割晶圓的方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8148239B2 (zh) |
EP (1) | EP2517227A4 (zh) |
KR (1) | KR101370114B1 (zh) |
CN (1) | CN102656668B (zh) |
TW (1) | TWI420584B (zh) |
WO (1) | WO2011087572A2 (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8148239B2 (en) | 2009-12-23 | 2012-04-03 | Intel Corporation | Offset field grid for efficient wafer layout |
EP3063794B1 (en) * | 2013-10-29 | 2021-05-05 | Lumileds LLC | Separating a wafer of light emitting devices |
US9165832B1 (en) | 2014-06-30 | 2015-10-20 | Applied Materials, Inc. | Method of die singulation using laser ablation and induction of internal defects with a laser |
US9093518B1 (en) * | 2014-06-30 | 2015-07-28 | Applied Materials, Inc. | Singulation of wafers having wafer-level underfill |
CN109429528B (zh) * | 2016-06-02 | 2023-07-07 | 环球仪器公司 | 半导体晶粒偏移补偿变化 |
WO2018102645A1 (en) * | 2016-12-01 | 2018-06-07 | Avery Dennison Retail Information Services, Llc | A mixed structure method of layout of different size elements to optimize the area usage on a wafer |
EP3985715A4 (en) * | 2020-06-01 | 2022-11-09 | Changxin Memory Technologies, Inc. | DESIGN PROCESS FOR WAFER LAYOUT AND EXPOSURE SYSTEM FOR LITHOGRAPHY MACHINE |
CN111830793B (zh) * | 2020-06-22 | 2023-07-18 | 中国科学院微电子研究所 | 晶圆曝光投影图的设定方法及*** |
EP3992715B1 (en) | 2020-09-09 | 2023-05-31 | Changxin Memory Technologies, Inc. | Wafer chip layout calculation method, medium and apparatus |
CN114239467A (zh) * | 2020-09-09 | 2022-03-25 | 长鑫存储技术有限公司 | 晶圆的晶片布局计算方法、装置、介质与设备 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7488668B2 (en) * | 2004-07-23 | 2009-02-10 | Panasonic Corporation | Manufacturing method for semiconductor devices, arrangement determination method and apparatus for semiconductor device formation regions, and program for determining arrangement of semiconductor device formation regions |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3169837A (en) * | 1963-07-31 | 1965-02-16 | Int Rectifier Corp | Method of dicing semiconductor wafers |
JPS59220947A (ja) | 1983-05-30 | 1984-12-12 | Sharp Corp | 半導体装置の製造方法 |
US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
US5128737A (en) * | 1990-03-02 | 1992-07-07 | Silicon Dynamics, Inc. | Semiconductor integrated circuit fabrication yield improvements |
JPH0465859A (ja) * | 1990-07-06 | 1992-03-02 | Fujitsu Ltd | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 |
US5340772A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die |
JP2874682B2 (ja) * | 1997-03-12 | 1999-03-24 | 日本電気株式会社 | 半導体装置 |
US6303899B1 (en) * | 1998-12-11 | 2001-10-16 | Lsi Logic Corporation | Method and apparatus for scribing a code in an inactive outer clear out area of a semiconductor wafer |
US6420245B1 (en) * | 1999-06-08 | 2002-07-16 | Kulicke & Soffa Investments, Inc. | Method for singulating semiconductor wafers |
JP2001148358A (ja) * | 1999-11-19 | 2001-05-29 | Disco Abrasive Syst Ltd | 半導体ウェーハ及び該半導体ウェーハの分割方法 |
US6521513B1 (en) * | 2000-07-05 | 2003-02-18 | Eastman Kodak Company | Silicon wafer configuration and method for forming same |
AUPR174800A0 (en) * | 2000-11-29 | 2000-12-21 | Australian National University, The | Semiconductor processing |
JP4330821B2 (ja) * | 2001-07-04 | 2009-09-16 | 株式会社東芝 | 半導体装置の製造方法 |
US6784070B2 (en) * | 2002-12-03 | 2004-08-31 | Infineon Technologies Ag | Intra-cell mask alignment for improved overlay |
JP4856931B2 (ja) | 2004-11-19 | 2012-01-18 | キヤノン株式会社 | レーザ割断方法およびレーザ割断装置 |
US8148239B2 (en) | 2009-12-23 | 2012-04-03 | Intel Corporation | Offset field grid for efficient wafer layout |
-
2009
- 2009-12-23 US US12/646,459 patent/US8148239B2/en not_active Expired - Fee Related
-
2010
- 2010-11-19 CN CN201080059026.3A patent/CN102656668B/zh not_active Expired - Fee Related
- 2010-11-19 EP EP20100843415 patent/EP2517227A4/en not_active Withdrawn
- 2010-11-19 KR KR1020127016135A patent/KR101370114B1/ko active IP Right Grant
- 2010-11-19 WO PCT/US2010/057381 patent/WO2011087572A2/en active Application Filing
- 2010-11-23 TW TW099140385A patent/TWI420584B/zh not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7488668B2 (en) * | 2004-07-23 | 2009-02-10 | Panasonic Corporation | Manufacturing method for semiconductor devices, arrangement determination method and apparatus for semiconductor device formation regions, and program for determining arrangement of semiconductor device formation regions |
Also Published As
Publication number | Publication date |
---|---|
US20110147897A1 (en) | 2011-06-23 |
KR20120099261A (ko) | 2012-09-07 |
CN102656668A (zh) | 2012-09-05 |
KR101370114B1 (ko) | 2014-03-04 |
EP2517227A2 (en) | 2012-10-31 |
WO2011087572A3 (en) | 2011-09-15 |
WO2011087572A2 (en) | 2011-07-21 |
TW201137961A (en) | 2011-11-01 |
CN102656668B (zh) | 2015-02-25 |
US8148239B2 (en) | 2012-04-03 |
EP2517227A4 (en) | 2015-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI420584B (zh) | 半導體晶圓和切割晶圓的方法 | |
US11121093B2 (en) | Methods for selectively forming identification mark on semiconductor wafer | |
US8043928B2 (en) | Efficient provision of alignment marks on semiconductor wafer | |
US20120043664A1 (en) | Implementing multiple different types of dies for memory stacking | |
EP0921555A2 (en) | A method of implementing electron beam lithography using uniquely positioned alignment marks and a wafer with such alignment marks | |
CN108122801B (zh) | 晶圆标记方法及晶圆标记*** | |
JP2006523949A (ja) | 非長方形状のダイを有する半導体ウェハ | |
CN102799060A (zh) | 虚设图案以及形成虚设图案的方法 | |
US6713843B2 (en) | Scribe lines for increasing wafer utilizable area | |
US10615075B2 (en) | Dicing a wafer | |
TWI704431B (zh) | 投影曝光裝置、投影曝光方法、投影曝光控制程式、以及曝光用光罩 | |
US7915087B2 (en) | Method of arranging dies in a wafer for easy inkless partial wafer process | |
JP2004336055A (ja) | ウェハダイシングのための方法 | |
JP6301565B1 (ja) | マイクロチップをウェーハーから切り離して該マイクロチップを基板上に装着する方法および装置 | |
CN104716066A (zh) | 一种侦测图形底部光刻胶残留的缺陷检测方法 | |
CN104849970B (zh) | 用于背面光刻工艺的对准标记及其对准方法 | |
KR102620433B1 (ko) | 웨이퍼 맵의 형성 방법 | |
US20170352564A1 (en) | Semiconductor method and associated apparatus | |
US20130252428A1 (en) | Photo-etching and Exposing System | |
US9761468B2 (en) | Device and method for wafer taping | |
US11587889B2 (en) | Reduced pattern-induced wafer deformation | |
Fukushima et al. | Advanced Tape Expansion/Assembly Technology for FOWLP and Micro-LED Display | |
US6784974B1 (en) | Exposure method and exposure apparatus | |
KR20070077575A (ko) | 스크라이브 래인 내의 키 배치 방법 | |
JP2001274067A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |