TWI419462B - Ｄ類放大器電路 - Google Patents

Description

D類放大器電路

本發明係有關一種D類放大器電路，尤指一種其內部電路可調變循環電流以減少訊號失真之D類放大器電路。

D類放大器的載波頻率(carrier frequency)，即脈波寬度調變訊號產生器的工作週期，一般係介於200kHz至2MHz之間。在最高輸出功率下，整個週期內訊號為高準位；在50%之最高輸出功率下，訊號有半週期的時間為高準位，且準位隨所需音量(audio level)呈線性遞減。因輸出功率正比於輸出脈波寬度，故訊號的失真程度也正比於與所需脈波寬度相較下有效脈波寬度的誤差大小。對於大訊號的情形時，雖然誤差較小，但小輸入訊號的情形時，誤差便較大。以D類放大器所使用的傳統CMOS製程來說，最小可輸出至約50±10奈秒的脈波寬度。

另，因人耳聽覺具有相當大的動態範圍，若欲聽到未失真之輸出訊號，總誤差訊號比(即所謂的總諧波失真加噪訊值(Total Harmonic Distortion Plus Noise,THD＋N))需達到約－60dB。而脈波寬度調變系統的最大脈波寬度與最小脈波寬度需具有1000：1以上的線性比例才能達到上述表現，例如前者為2微秒時，後者需小至2奈秒。但如前所述，目前的製程能力僅提供約50奈秒的最小脈波寬度顯然無法達到就人耳聽覺的不失真標準。在一般的D類放大器中，未修正之大訊號失真約在－35dB至－45dB之間，但失真率亦隨著訊號準位降低而迅速升高。目前已發展出數種技術來試圖線性化輸出級電路，以便減少失真並改善小訊號的表現。三種主要的誤差修正技術如下：(a)從D類輸出級饋至輸入積分器之回授技術；(b)隱修正脈波(dummy correction pulses)技術(例如：輸出51奈秒之正脈波及50奈秒之負脈波而產生1奈秒之有效輸出脈波)；以及(c)搭配回授之積分三角式(Sigma－Delta)雜訊整形(noise shaping)技術。

對輸出級進行雜訊整形以便使用較寬之脈波時，訊號中的誤差分量遂可藉由雜訊整形技術移至可聞頻帶(audible frequency band)以上。雜訊重整技術一般能對訊號之線性範圍產生約20dB的改善幅度，優於僅利用脈波寬度調變系統本身所能達到的改善幅度，且大訊號的失真分量也可調整至介於－50dB至－60dB之間。

在由美國專利號第6,211,728號所揭露的脈波寬度調變系統中，當系統處於第三及第四操作模式(state of operation)時，導通週期的脈波寬度正比於訊號強度，而關閉週期(Off period)中濾波電感器內部由導通脈波所感應出的電流可在H型橋式電路的NMOS元件或PMOS元件其中一做循環，即分別為習知的低側或高側循環(Low/High side circulation)。

本發明之主要目的在於提供一種D類放大器電路。

本發明揭露一種D類放大器電路，包含有第一及第二控制電路、負載以及第一至第六開關元件。第一至第六開關元件耦接負載。第一及第二控制電路分別用以提供第一及第二脈波寬度調變訊號。第一及第二開關元件各具有耦接第一電壓準位之一第一端、耦接負載之一第二端及耦接第一控制電路之一控制端。第三及第四開關元件各具有耦接第二電壓準位之一第一端、耦接負載之一第二端及耦接第一控制電路之一控制端。第五及第六開關元件各具有耦接參考電壓準位之一第一端、耦接負載之一第二端及耦接第二控制電路之一控制端。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

本發明所述之誤差修正技術可適用於高側或低側循環設計。然為說明方便起見，於下列二實施例中以應用於低側循環設計為例做說明。

第一實施例

請參照第1圖，其係本發明第一實施例之D類放大器電路100之示意圖。D類放大器電路100包括相互耦接之D類放大器110及調變電路120。D類放大器110之第一控制電路112用以提供第一脈波寬度調變(Pulse Width Modulation,PWM)訊號至D類放大器110之四個開關元件，即四個電晶體MP1,MP2,MN1,MN2，以控制此些開關元件之開關動作。於本實施例中，電晶體MP1,MP2皆為PMOS，電晶體MN1,MN2皆為NMOS。D類放大器110更包括一負載115，負載115例如為一電感器。

如第1圖所示，電晶體MP1,MP2之源極耦接一第一電壓準位Vcc，汲極耦接負載115，閘極則耦接第一控制電路112。另一方面，電晶體MN1,MN2之源極耦接一第二電壓準位(例如接地準位)，汲極亦耦接負載115，閘極則耦接第一控制電路112。負載115上會感應出電流，而且當D類放大器110處於關閉週期時，此電流會呈循環狀態，此時可以藉由改變由NMOS電晶體所組成的調變電路120的有效尺寸來調變該電流。

調變電路120包括第二控制電路122及兩個開關元件，即電晶體MN3,MN4。於本實施例中，電晶體MN3,MN4皆為NMOS。此外，如第1圖所示，電晶體MN3,MN4之源極係耦接第二電壓準位(例如接地準位)，汲極耦接負載115，閘極則耦接第二控制電路122。利用此調變結構之作用，調變電路120可產生－30dB至－70dB之間的訊號。然而此範圍係對應一般PWM系統的一階誤差分量。所以第二控制電路122所產生之第二PWM訊號可直接修正第一控制電路112產生之第一PWM訊號中的誤差，並因而減少整個D類放大器電路100的前向通道誤差。

傳統上，尚可利用負回授設計來進一步減少D類放大器的訊號失真。然而，結合高增益雜訊整形調變器及其大輸出誤差時，負回授之設計容易造成處理小輸入訊號時調變器的振盪，且此振盪經常與載波頻率混合形成突波雜訊(spurs)或音頻雜訊(tones)。因為音頻雜訊相當容易被聽出，尤其是由小輸入訊號或零輸入訊號(即沒有其他遮罩訊號存在)所造成之音頻雜訊，所以是音訊放大器極欲避免之雜訊。然而，若整體的前向通道誤差能夠減少，與輸入訊號相關的回授誤差亦得以減少，進而降低回授迴路之振盪趨勢。回授迴路之振盪趨勢經常為人所詬病的就是大多數D類放大器都會處理到的尖細聲音，尤其是當輸入的低準位訊號具有高準位暫態時(如電影中的槍聲或音樂中的鐃鈸聲)。因此，本發明第一實施例之D類放大器電路100可再應用負回授設計而不會有上述問題。

第二實施例

請參照第2圖，其係本發明第二實施例之D類放大器電路200之示意圖。與第一實施例不同之處在於，D類放大器電路200之調變電路130使用兩個為PMOS之電晶體MP3,MP4作為開關元件。此外，如第2圖所示，電晶體MP3,MP4之源極耦接第一電壓準位Vcc而非第二電壓準位，汲極耦接負載115，閘極則耦接第二控制電路132。利用調變電路130之作用，D類放大器電路200同樣可改善習知問題，並應用負回授等設計。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200．．．D類放大器電路

110．．．D類放大器

112．．．第一控制電路

115．．．負載

120、130．．．調變電路

122、132．．．第二控制電路

MN1~MN4、MP1~MP4．．．電晶體

第1圖係本發明第一實施例之D類放大器電路100之示意圖。

第2圖係本發明第二實施例之D類放大器電路200之示意圖。

100．．．D類放大器電路

110．．．D類放大器

112．．．第一控制電路

115．．．負載

120．．．調變電路

122．．．第二控制電路

MN1~MN4、MP1~MP2．．．電晶體

Claims (6)

1. 一種D類放大器電路，包含有：一第一控制電路，用以提供一第一脈波寬度調變(Pulse Width Modulation,PWM)訊號；一負載；一第一開關元件，具有一第一端、一第二端及一控制端，該第一端耦接一第一電壓準位，該第二端耦接該負載，該控制端耦接該第一控制電路且接收該第一PWM訊號；一第二開關元件，具有一第一端、一第二端及一控制端，該第一端耦接該第一電壓準位，該第二端耦接該負載，該控制端耦接該第一控制電路且接收該第一PWM訊號；一第三開關元件，具有一第一端、一第二端及一控制端，該第一端耦接一第二電壓準位，該第二端耦接該負載，該控制端耦接該第一控制電路且接收該第一PWM訊號；一第四開關元件，具有一第一端、一第二端及一控制端，該第一端耦接該第二電壓準位，該第二端耦接該負載，該控制端耦接該第一控制電路且接收該第一PWM訊號；一第二控制電路，用以提供一第二PWM訊號；一第五開關元件，具有一第一端、一第二端及一控制端，該第一端耦接一參考電壓準位，該第二端耦接該負載，該控制端耦接該第二控制電路且接收該第二PWM訊號；以及一第六開關元件，具有一第一端、一第二端及一控制端，該第一端耦接該參考電壓準位，該第二端耦接該負 載，該控制端耦接該第二控制電路且接收該第二PWM訊號。
2. 如申請專利範圍第1項所述之D類放大器電路，其中該第一及第二開關元件為PMOS電晶體，且該第一及第二開關元件之該些第一端係為源極，該第一及第二開關元件之該些第二端係為汲極，該第一及第二開關元件之該些控制端係為閘極。
3. 如申請專利範圍第1項所述之D類放大器電路，其中該第三及第四開關元件為NMOS電晶體，且該第三及第四開關元件之該些第一端係為源極，該第三及第四開關元件之該些第二端係為汲極，該第三及第四開關元件之該些控制端係為閘極。
4. 如申請專利範圍第1項所述之D類放大器電路，其中該參考電壓準位為該第二電壓準位，該第五及第六開關元件為NMOS電晶體，且該第五及第六開關元件之該些第一端係為源極，該第五及第六開關元件之該些第二端係為汲極，該第五及第六開關元件之該些控制端係為閘極。
5. 如申請專利範圍第1項所述之D類放大器電路，其中該負載為一電感元件。
6. 如申請專利範圍第1項所述之D類放大器電路， 其中該參考電壓準位為該第一電壓準位，該第五及第六開關元件為PMOS電晶體，且該第五及第六開關元件之該些第一端係為源極，該第五及第六開關元件之該些第二端係為汲極，該第五及第六開關元件之該些控制端係為閘極。