TWI418067B - A crystal oscillator with a layout structure for miniaturized dimensions - Google Patents

Description

針對微型化尺寸設有佈局結構之晶體振盪器

本發明係有關一種壓電裝置，特別是有關一種振盪器壓電裝置。

利用石英晶體壓電元件作為振盪器是目前精確性和穩定性最佳的振盪器，國際電工委員會(IEC)將石英晶體壓電元件振盪器分為4類：石英時脈晶體振盪器(Simple Package Crystal Oscillator,SPXO)、電壓控制石英晶體振盪器(Voltage Controlled Crystal Oscillator,VCXO)、溫度補償石英晶體振盪器(Temperature Compensated Crystal Oscillator,TCXO)、恆溫槽控制石英晶體振盪器(Oven Controlled Crystal Oscillator,OCXO)，隨著電子產業的蓬勃發展，電子產品進入多功能、高性能及輕巧化的研發方向，封裝技術為了滿足半導體晶片高積集度以及微型化的封裝要求，過去的線路佈局方式已不敷使用，過去習知之振盪器線路佈局方式，可參閱第1A圖至第1D圖，第1A圖及第1B圖以說明習知之振盪器圖案化線路示意圖及電性接點示意圖，第1C圖及第1D圖以說明尺寸微型化之振盪器圖案化線路示意圖及電性接點示意圖。如第1A圖及第1B圖所示，習知晶體振盪器10之線路佈局，由於在過去晶體振盪集成電路12及平台14面積尺寸較大，在平台14之材料強度可允許之壁厚下，可有較大之凹槽空間，故可具有較大使用之佈局空間，在平台14之製程能力不造成複數圖案化線路16彼此之間短路的情況下，圖案化線路16得以進行佈局電性接點18在晶體振盪集成電路12周圍，而在壓電元件進行測試的製程過程當中，所需圖案化電性單元17也會具有足夠的接觸面積，因此壓電元件在測試製程過程中可達到一定的良率。接續如第1C圖及第1D圖所示，當晶體振盪器10之尺寸再進一步微型化的發展之下，以習知技藝下設計的電性接點18採取佈局在晶體振盪集成電路12的周圍，因為凹槽空間之侷限，以及平台14之製程能力限制，將使得壓電元件製程中必要之圖案化電性單元17的接觸面積變得非常地狹小，而圖案化電性單元17接觸面積狹小，進而造成壓電元件在測試製程有難以進行測試的困境而產生測試上的良率不佳之缺失。因此，如何提高封裝基板在有限空間裡之佈線密度以達到微型化的需求，並取得圖案化電性單元之面積最大化即為本發明之欲研究改善之方向所在。

有鑑於此，本發明係針對上述之問題，提出一種針對微型化尺寸設有佈局結構之晶體振盪器，以解決石英時脈晶體振盪器、可程式化石英晶體振盪器、電壓控制石英晶體振盪器及溫度補償晶體振盪器因過去習知技藝線路佈局難以微型化之缺失。

本發明之主要目的係在提供一種針對微型化尺寸設有佈局結構之晶體振盪器，利用每一第一圖案化線路之電性接點以及晶體振盪集成電路所相連接之電性導通接點於第一凹槽之中心對稱集中，因此能在有限之平台的空間裡，得以提高線路佈局之靈活性，以解決過去習知晶體振盪器因微型化所造成封裝製程上的所造成低良率之缺失。

本發明之另一目的係在提供一種針對微型化尺寸設有佈局結構之晶體振盪器，利用電性接點以及電性導通接點由外向第一凹槽之中心對稱集中，且使電性接點位於晶體振盪集成電路下方處，因此第一凹槽可騰讓出足夠的佈局空間，可使至少二圖案化電性單元之圖案可擴張至最大化，因此本發明得以解決過去習知在微型化尺寸之有限空間下，因為必須預留壓電元件製程中必要測試腳位，無法提供晶體振盪器在測試製程過程中所必要接觸腳位能具有足夠的接觸面積，而造成測試製程上的良率不佳。

本發明之再一目的係在提供一種針對微型化尺寸設有佈局結構之晶體振盪器，晶體振盪集成電路之腳位透過覆晶封裝與平台上的圖案化線路接合，因此透過晶體振盪集成電路腳位之間的相對位置縮短，得以具有較高的量產實現性，微型化將更能帶來成本下降，此微型化之佈局結構，將使得製程之可實現性大增但依舊可持續晶體振盪集成電路之尺寸下降以取得成本優勢。相對降低覆晶封裝的平台之平行度要求，進而降低平台之規格要求與成本。

為達上述之目的，本發明提供一種針對微型化尺寸設有佈局結構之晶體振盪器，至少包括：具有第一凹槽及第二凹槽之平台，複數內部引線，佈局在平台內部，晶體振盪集成電路，設置於第一凹槽近中央位置上，晶體振盪集成電路電性連接內部引線，以及複數第一圖案化線路，佈局於第一凹槽，電性連接內部引線，其中，每一第一圖案化線路具有一電性接點，電性接點由外向第一凹槽之中心對稱集中，且使電性接點位於晶體振盪集成電路下方處。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明係為一種針對微型化尺寸設有佈局結構之晶體振盪器，可運用在石英時脈晶體振盪器、可程式化石英晶體振盪器、電壓控制石英晶體振盪器以及溫度補償石英晶體振盪器之佈局結構，在進行線路佈局時，利用圖案化線路所具有電性接點由外往第一凹槽之中心對稱集中，且使電性接點位於晶體振盪集成電路下方處，因此能在有限之平台的空間裡，得以提高線路佈局之靈活性，因此第一凹槽可騰讓出足夠的佈局空間，可使至少二圖案化電性單元之的圖案可擴張至最大化，而增加晶體振盪器在進行測試壓電元件所須之圖案面積，進而提高晶體振盪器之測試良率。利用本發明可使得振盪器不再受困於過去所採用電性接點佈局在晶體振盪集成電路周圍而造成佈線空間不足，使得晶體振盪器之圖案化線路難以微型化之窘境。

本發明之實施方式，首先，同時參閱第2圖、第3A圖及第3B圖，以說明本發明之晶體振盪器立體圖、圖案化線路示意圖及電性接點示意圖，如第2圖所示，本發明提出一種設有佈局結構之晶體振盪器20，至少包括：可以選用陶瓷材質以進行製作之平台22，平台22具有第一凹槽23，第一凹槽23上設有複數第一圖案化線路24，在此的第一圖案化線路之實施態樣可使用鈦、鋁、金、鎳、銅、銀、鉑、鋨、鋰、鉻、銫或鎢之單層與多層金屬結構材質予以施作；如第3A圖及第3B圖所示，其中每一個第一圖案化線路24皆具有一個電性接點26，電性接點26由外往第一凹槽23之中心對稱集中，且使電性接點26位於晶體振盪集成電路28下方處，在複數圖案化線路24當中設有至少二圖案化電性單元30，圖案化電性單元30之一端係為電性接點26，電性圖案化單元30於另一端係為可進行測試之圖案，由於電性接點26由外往第一凹槽23之中心對稱集中，因此第一凹槽23可騰讓出有足夠的佈局面積，可使得圖案化電性單元30另一端之圖案面積擴張至最大化，因此，透過此線路佈局方式將可提高晶體振盪器之測試良率，其中在此電性接點26可使用為電性接觸墊(land)、凸塊焊墊(bump pad)或打線焊墊(wire bonding pad)等封裝方法進行構裝，其中凸塊焊墊可以是金凸塊(Au Bump)或是錫凸塊(Solder Bump)，而第一圖案化線路24之圖案於此實施方式及圖式上的說明是以形成一凸形狀進行解釋，但第一圖案化線路24之圖案形狀並非為限制條件，亦可呈現其他如複數多邊形，甚至至多可成為一圓形。另外，本發明所揭露之複數第一圖案化線路24所具有的電性接點26之技術特徵，在此實施方式是以六個第一圖案化線路24即具有以六個電性接點26做為舉例說明，然而，實施方式若是改以四個電性接點或是六個以上電性接點之設有佈局結構之晶體振盪器(圖未示)，其實施方式之技術特徵亦同於實施方式所記載：將每一個第一圖案化線路24之電性接點26由外往第一凹槽23之中心點對稱集中，且使電性接點26位於於晶體振盪集成電路28之下方處，複數第一圖案化線路24皆至少有二圖案化電性單元30，圖案化電性單元30之一端係為電性接點26，於另一端之圖案可擴張至最大化，至於其他結構之部份，在此則不再贅述。

同時參閱第4圖、第5A圖及第5B圖，以說明本發明之晶體振盪器主要元件剖視圖、底視立體分解圖及上視立體分解圖，如第4圖所示，本發明之設有佈局結構之晶體振盪器20所採用的平台22係為具有第一凹槽23及第二凹槽33之雙凹槽結構，複數內部引線34佈局在平台22內部，以及利用可為石英時脈晶體振盪器控制晶片、可程式化石英晶體振盪器控制晶片、電壓控制石英晶體振盪器控制晶片或是溫度補償石英晶體振盪器控制晶片其中之一類型的晶體振盪集成電路28，設置於第一凹槽23接近中央位置上；如第5A圖所示，晶體振盪集成電路28具有複數電性導通接點35透過交連元件36可電性連接至電性接點26，而在此的交連元件36可使用為電性接觸墊(land)、凸塊焊墊(bump pad)或打線焊墊(wire bonding pad)等封裝方法進行構裝，其中凸塊焊墊可以是金凸塊(Au Bump)或是錫凸塊(Solder Bump)；如第5B圖所示，本發明設有至少二第二圖案化線路37，佈局於第二凹槽33，其中第二凹槽33上可使用具有高導電性之導電銀膠以製作成第一耦合元件38及第二耦合元件40，本發明可使用石英晶片做為壓電元件41，設置於該第二凹槽33中，並且可利用物理氣相沉積或化學氣相沉積或濺鍍之製造方式進行沉積第一塗層電極42及第二塗層電極44於壓電元件41上，隨後，如第4圖、第5A圖及第5B圖所示，第二圖案化線路37透過內部引線34可電性連接圖案化電性單元30、第一耦合元件38及第一塗層電極42，另一第二圖案化線路37’同樣透過內部引線34可電性連接另一個圖案化電性單元30、第二耦合元件40及第二塗層電極44，因此壓電元件41得以產生壓電效應，並透過至少二圖案化電性單元30進行測試，完成壓電元件41之製程測試，其中在此的第二圖案化線路、第一塗層電極及第二塗層電極之實施態樣可使用鈦、鋁、金、鎳、銅、銀、鉑、鋨、鋰、鉻、銫或鎢之單層與多層金屬結構材質；如第4圖及第5A圖所示，本發明可使用底膠46可固定並強化晶體振盪集成電路28接合強度於第一凹槽23上，並且可保護第一凹槽23、晶體振盪集成電路28、電性導通接點35及該交連元件36，如第4圖及第5A圖所示，本發明設有複數導通電極48，設置於平台22之表面50上，以電性連接內部引線34並電性連接一外部電路(圖未示)，因此，晶體振盪集成電路28可藉由外部電路(圖未示)取得一外部電壓源與石英時脈晶體振盪器、可程式化石英晶體振盪器、電壓控制石英晶體振盪器或溫度補償石英晶體振盪器之不同類型之晶體振盪器20形成振盪迴路，透過內部引線34電性連接壓電元件41可驅動並進行控制壓電元件41產生頻率信號或是可使溫度補償石英晶體振盪器進行補償壓電元件41之溫度效應，並使壓電元件41產生壓電效應而得到一參考頻率並且透過導通電極48可輸出一參考頻率至外部電路(圖未示)，另，在此之導通電極48之實施態樣可使用鈦、鋁、金、鎳、銅、銀、鉑、鋨、鋰、鉻、銫或鎢之單層與多層金屬結構材質予以施作；最後如第5B圖所示，本發明可利用可為金屬材質之封裝板52，設置於平台22之金屬表面56上，可進行密封第二凹槽33以及屏蔽電磁干擾(ElectroMagnetic Interference，EMI)。

參閱第6A圖及第6B圖以說明本發明之晶體振盪器增設金屬環立體分解圖及增設金屬環剖視圖，如圖所示，在平台22之金屬表面56上利用封裝板52即可達到屏蔽電磁干擾之效果，但本發明可透過增設金屬環58，設置於金屬表面56上與封裝板52之間，再以封裝板52固接金屬表面56，以增加電磁干擾屏蔽效果與高溫封銲過程中的高溫之熱應力緩衝。

本發明所採用之壓電元件材質係為石英晶片，其中石英晶片係為AT角度切割晶片或是音叉晶片(Tuning Fork)；其中AT角度切割晶片是在各種不同種類的切割角度方式中的一種，AT角度切割的石英晶片適用在數MHz到數佰MHz的頻率範圍，是石英晶片應用範圍最廣範及使用數量最多的一種切割應用方式，也是大量生產的技術上也是很好達成的一種作業方式。

惟以上所述之實施例僅為本發明之較佳實施例，藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，並非用以局限本發明實施之範圍。舉凡運用本發明申請專利範圍所述之構造、形狀、特徵及精神所為之均等變化及修飾，皆應包括於本發明申請專利之範圍內。

10．．．晶體振盪器

12．．．晶體振盪集成電路

14．．．平台

16．．．圖案化線路

17．．．圖案化電性單元

18．．．電性接點

20．．．晶體振盪器

22．．．平台

23．．．第一凹槽

24．．．第一圖案化線路

26．．．電性接點

28．．．晶體振盪集成電路

30．．．圖案化電性單元

33．．．第二凹槽

34．．．內部引線

35．．．電性導通接點

36．．．交連元件

37．．．第二圖案化線路

37’．．．第二圖案化線路

38．．．第一耦合元件

40．．．第二耦合元件

41．．．壓電元件

42．．．第一塗層電極

44．．．第二塗層電極

46．．．底膠

48．．．導通電極

50．．．表面

52．．．封裝板

56．．．金屬表面

58．．．金屬環

第1A圖為習知之晶體振盪器圖案化線路示意圖。

第1B圖為習知之晶體振盪器電性接點示意圖。

第1C圖為尺寸微型化之晶體振盪器圖案化線路示意圖。

第1D圖為尺寸微型化之晶體振盪器電性接點示意圖。

第2圖為本發明之晶體振盪器立體圖。

第3A圖為本發明之晶體振盪器圖案化線路示意圖。

第3B圖為本發明之晶體振盪器電性接點示意圖。

第4圖為本發明之晶體振盪器主要元件剖視圖。

第5A圖為本發明之晶體振盪器底視立體分解圖。

第5B圖為本發明之晶體振盪器上視立體分解圖。

第6A圖為本發明之晶體振盪器增設金屬環立體分解圖。

第6B圖為本發明之晶體振盪器增設金屬環剖視圖。

20．．．晶體振盪器

22．．．平台

26．．．電性接點

28．．．晶體振盪集成電路

30．．．圖案化電性單元

Claims (19)

1. 一種針對微型化尺寸設有佈局結構之晶體振盪器，至少包括：一平台，該平台具有一第一凹槽及一第二凹槽；複數內部引線，佈局在該平台內部；一晶體振盪集成電路，設置於該第一凹槽近中央位置上，該晶體振盪集成電路電性連接該內部引線；以及複數第一圖案化線路，佈局於該第一凹槽，電性連接該內部引線，其中該每一第一圖案化線路具有一電性接點，該電性接點由外向該第一凹槽之中心對稱集中，且使該電性接點位於該晶體振盪集成電路下方處，且該等第一圖案化線路中有至少二圖案化電性單元，每一該圖案化電性單元之一端為該電性接點，另一端之圖案則擴張至最大化。
2. 如請求項1所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括至少二第二圖案化線路，佈局於該第二凹槽，其中該第二凹槽上設置一第一耦合元件及一第二耦合元件。
3. 如請求項2所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括一壓電元件，設置於該第二凹槽中，該壓電元件具有一第一塗層電極及一第二塗層電極，該第一塗層電極電性連接該第一耦合元件及該內部引線，該第二塗層電極電性連接該第二耦合元件及該內部引線，使該壓電元件產生壓電效應。
4. 如請求項2所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該第一耦合元件及該第二耦合元件可為導電銀膠。
5. 如請求項1所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該 晶體振盪器可分為石英時脈晶體振盪器(Simple Package Crystal Oscillator,SPXO)或稱為(Clock Crystal Oscillator,CXO)、可程式化石英晶體振盪器(Programmable Crystal Oscillator,PCXO)、電壓控制石英晶體振盪器(Voltage Controlled Crystal Oscillator,VCXO)以及溫度補償石英晶體振盪器(Temperature Compensated Crystal Oscillator,TCXO)。
6. 如請求項1所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該晶體振盪集成電路種類可分為石英時脈晶體振盪器控制晶片、可程式化石英晶體振盪器控制晶片、電壓控制石英晶體振盪器控制晶片或溫度補償石英晶體振盪器，其中該晶體振盪集成電路具有複數電性導通接點。
7. 如請求項6所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括複數交連元件，該交連元件電性連接該電性導通接點以及該電性接點，其中該交連元件可為電性接觸墊(land)、凸塊焊墊(bump pad)或打線焊墊(wire bonding pad)，其中該凸塊焊墊可以是金凸塊(Au Bump)或是錫凸塊(Solder Bump)。
8. 如請求項7所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括一底膠，可固定並強化該晶體振盪集成電路接合強度於該第一凹槽上，並可保護該第一凹槽、該晶體振盪集成電路、該電性導通接點及該交連元件。
9. 如請求項3所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括複數導通電極，設置於該平台之表面上，以電性連接該內部引線及電性連接一外部電路，其中該導通電極之實施態樣可使用鈦、鋁、金、鎳、銅、銀、鉑、鋨、鋰、鉻、銫或鎢之單層與多層金屬結構材質予以施作。
10. 如請求項9所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該晶體振盪集成電路藉由該外部電路可取得一外部電壓源，且可與石英時脈晶體振盪器、可程式化石英晶體振盪器、電壓控制石英晶體振盪器或溫度補償石英晶體振盪器形成振盪迴路驅動壓電元件以產生頻率信號，或可使溫度補償石英晶體振盪器進行補償該壓電元件之溫度效應以及可輸出一參考頻率至該外部電路。
11. 如請求項1所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該電性接點可為電性接觸墊(land)、凸塊焊墊(bump pad)或打線焊墊(wire bonding pad)，其中該凸塊焊墊可以是金凸塊(Au Bump)或錫凸塊(Solder Bump)。
12. 如請求項1所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該平台之材質可為陶瓷。
13. 如請求項1所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括一封裝板，設於該平台之金屬表面上，以密封該第二凹槽以及屏蔽電磁干擾。
14. 如請求項13所述之針對微型化尺寸設有佈局結構之晶體振盪器，更包括一金屬環，設於該平台之金屬表面上，並固接該封裝板。
15. 如請求項13所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該封裝板係為金屬材質。
16. 如請求項3所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該壓電元件材質係為石英晶片。
17. 如請求項16所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該 石英晶片可為AT-CUT晶片或音叉晶片(Tuning Fork)。
18. 如請求項2所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該第一圖案化線路及第二圖案化線路之材質可為鈦、鋁、金、鎳、銅、銀、鉑、鋨、鋰、鉻、銫或鎢之單層與多層金屬結構。
19. 如請求項3所述之針對微型化尺寸設有佈局結構之晶體振盪器，其中該第一塗層電極及一第二塗層電極之材質可為鈦、鋁、金、鎳、銅、銀、鉑、鋨、鋰、鉻、銫或鎢之單層與多層金屬結構。