TWI418028B - 具有台面邊界終端的垂直接面場效電晶體及其製造方法 - Google Patents
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Description
本發明係關於一種半導體裝置及其製造方法，尤其係關於一種具有台面邊界終端的垂直接面場效電晶體(JFETs, junction field effect transistors)。
目前，一種包含有簫特基二極體與正本負二極體之單塊裝置已成為習知技術(參考如美國專利第6,861,723號與B.J. Baliga在1987年9月所出版之「美國電機電子工程師學會電子裝置期刊」第9冊第8卷第407頁至第409頁中所發表的「高壓正本負混合二極體/簫特基整流器之分析」)。而美國專利第6,573,128號中還揭露了一種碳化矽接面勢壘簫特基二極體(TBS，Junction Barrier Schottky)/簫特基正本負混合二極體(MPS，Merged P-I-N Schottky)柵極，係透過於對晶膜生長層進行電漿蝕刻定義p型島狀區，進而於此p型島狀區上沈積簫特基金屬而形成。但是，由於p型區上缺少p型歐姆接觸，所以這種結構在衝擊電流中無法有效地形成自我保護，同時，由於p型區之攙雜濃度較低，所以這種結構無法進行充分的電導調節。
而美國專利第6,104,043號及第6,524,900號中所揭露之接面勢壘簫特基二極體/簫特基正本負混合二極體，係具有透過離子植入法所形成之高攙雜p型區。但是，若透過美國專利第6,104,043
號中所揭露之方法形成高攙雜p型區之歐姆接觸，則即使在高溫下進行熱退火處理之後，所殘留的植入損傷也會降低少數載子生命週期，進而對這種結構之漂移區內的電導調節產生影響。
美國專利第4,982,260號中所揭露之方法係為：透過對由擴散所形成之高攙雜p型阱進行蝕刻，進而對p型發射區進行定義。但是，由於即使在極高之溫度下，攙雜物在碳化矽中的擴散速度也是非常緩慢的，所以在實際狀況中，僅可透過離子注入法於n型碳化矽內形成p型阱，因此這種方法中存在上述缺陷。
美國專利第6,897,133號中所揭露之方法係為：透過於n型材料中蝕刻出溝槽並於溝槽內填入p型晶膜生長材料，而後進行化學機械拋光製程或其他平化處理步驟，藉以形成p型發射區。但在正常作業條件下，這種裝置所具有的接面場效電晶體區域會對電流傳導構成很大的限制。
此外，W.V.Muench與I. Plaffeneder在1977年9月出版的應用物理期刊」的第48卷中所發表的「蒸氣生長碳化矽p-n接面中的崩潰電場」中揭露了一種應用台面邊界終端之碳化矽裝置。但是，由於難以對碳化矽進行蝕刻並消除蝕刻製程所造成之損害，因此這種用於矽的台面邊沿終端技術無法適用於碳化矽裝置技術(例如，可參照美國專利第5,449,925號與V.E.Chelnokov、A.M.Strel'chuk、P.A.Ivanov、G.Lentz及C.Parniere等人在1994年出版的「第6屆國際電力半導體裝置及積體電路研討會報告」之
253頁至256頁中所發表的「以碳化矽p-n結構作為電力整流器」)。同時，(美國專利第6,897,133號、K.V.Vasilevskki、K.Zekentes、A.V.Zorenko以及L.P.Romanov等人在2000年10月出版的「美國電機電子工程師學會電子裝置期刊」第21卷第485頁至第487頁中所發表的「四氫碳化矽p+-n-n+型崩突二極體中電子漂移電壓之實驗性測定」以及L.Yuan、J.A.Cooper、Jr.、M.R.Melloch以及K.J.Webb等人在2001年6月出版的「美國電機電子工程師學會電子裝置期刊」第6冊第22卷之第266頁至268頁中所發表的「碳化矽型崩渡振盪器之實驗性測定」)中還揭露了於四氫-碳化矽二極體中應用台面終端之方法。
因此，目前仍然需要對半導體裝置之性能進行改進。
鑒於以上的問題，本發明的主要目的在於提供一種半導體裝置，此半導體裝置係包含：n型基板；第一n型半導體材料層，係位於此n型基板上，其中此第一n型半導體材料層不與其下方之n型基板一同展開，藉以形成台面，而此台面係具有上表面與側壁；複數個n型凸起區，這些n型凸起區係包含有n型半導體材料頂層，係位於台面的上表面上之n型半導體材料底層上，其中，n型凸起區還具有：上表面，係包含有n型半導體材料頂層，以及側壁，側壁係包含有由n型半導體材料頂層所組成之上方側壁與由n型半導體材料底層所組成之下方側壁；多個p型區，係
位於n型凸起區之間及附近以及n型凸起區之下方側壁上；第一介電層，係位於n型凸起區之側壁上、n型凸起區之間及附近的p型區上以及此台面之側壁上；一個或多個附加介電材料層，係位於台面側壁上的第一介電層上以及台面之上表面上的n型凸起區之間及附近；多個源極歐姆接觸，係位於n型凸起區之上表面上；閘極歐姆接觸，係位於植入p型層上；汲極歐姆接觸，係位於基板上，且此汲極歐姆接觸，係位於與第一n型半導體材料層之相對一側的基板上；一個或多個源極金屬層，係位於源極歐姆接觸上；一個或多個閘極金屬層，係位於閘極歐姆接觸上；以及一個或多個汲極金屬層，係位於汲極歐姆接觸上。
本發明之另一方面還提供了一種半導體裝置的製造方法，係包含：透過光罩中之多個開口對第一n型半導體材料層進行選擇性蝕刻，藉以形成多個凸起區並曝露出下方的第二n型半導體材料層，其中第二n型半導體材料層係位於第三n型半導體材料層上，此第三n型半導體材料層係位於n型基板上；於光罩中透過開口向第二n型半導體材料層所曝露出之表面中植入p型攙雜物，藉以形成多個植入p型區；移除此光罩；於此裝置之外圍區域中對第三n型半導體材料層進行選擇性蝕刻，藉以曝露出下方的n型基板，進而形成台面，此台面係具有多個側壁與上表面，其中凸起區與植入p型區係位於此台面之上表面上；分別於台面之側壁上、與台面側壁相鄰之基板所曝露出的表面上、台面之上
表面上的植入p型區上以及凸起區之上表面與側壁上形成第一介電層；對介電層進行選擇性蝕刻，藉以曝露出凸起區之上表面以及與凸起區相鄰的台面之上表面上的植入p型區之至少一部分；於凸起區之所曝露出之上表面上形成多個源極歐姆接觸；於台面之上表面上所曝露出的植入p型區上形成閘極歐姆接觸；於第三n型半導體材料層對側的n型基板上形成汲極歐姆接觸；於台面之上表面上的凸起區之間及附近、該等台面側壁上以及該台面旁之基板上形成一個或多個附加介電層；對所述一個或多個附加介電層進行選擇性蝕刻，藉以曝露出源極歐姆接觸與閘極歐姆接觸；於這些源極歐姆接觸上形成一個或多個源極金屬層；於閘極歐姆接觸上形成一個或多個閘極金屬層；以及於汲極歐姆接觸上形成一個或多個汲極金屬層。
本發明其他的優點、目的和特徵將在如下的說明書中部分地加以闡述，並且本發明其他的優點、目的和特徵對於本領域的普通技術人員來說，可以透過本發明如下的說明得以部分地理解或者可以從本發明的實踐中得出。本發明的目的和其他優點可以透過本發明所記載的說明書與申請專利範圍以及附圖中特別指明的結構得以實現和獲得。
依據本發明之一實施例，這種半導體裝置係包含有：單塊積體簫特基勢壘二極體；以及以並聯方式相連的多個正本負(PiN)接
面二極體。此處，「第1圖」中示出了一種示範性半導體裝置。在正常作業條件下，這種裝置可作為一個簫特基勢壘二極體，而使其中大部分電流流經簫特基接觸。而當存在衝擊電流時，由於高電流密度處之電導調節可顯著地降低漂移電阻，所以可使大部分電流流經p-n接面。這種現象可透過下面的數學表達式進行描述，此數學表達式可透過正向電流密度JF來計算正本負接面二極體之基區的具體電阻：
其中，μn與μp分別為電子遷移率與電洞遷移率，τa係為雙極壽命，而t與N分別表示漂移區(基區)之厚度與攙雜濃度。在進行正常作業(即，不存在電導調節)之條件下，可透過下列公式來選取作為目標阻隔電壓Vb及最大平面接面電場E1DMAX之函數的厚度t與濃度N的最佳值。
「第2圖」中示出了上述裝置之製造方法之大體步驟：
生長晶膜堆疊層。
朝n型層2方向向下對p型層3進行選擇性電漿蝕刻，藉以形成p型島狀區，並朝n型基板1方向向下對n型層2與p型層3進行選擇性電漿蝕刻，藉以形成裝置台面，而後可透過熱氧化處理與選擇性沈積附加介電層，藉以形成介電堆疊層4。其中，熱氧化處理步驟可消除因對碳化矽進行電漿蝕刻所造成的表面損毀。其中，n型基板1可為n型碳化矽基板，而此n型基板1之攙雜濃度可大於1×1018每立方厘米。n型層2可為晶膜生長碳化矽層(n型)，具有代表性地，此n型層2之厚度可為0.75μm至100μm，而此n型層2之攙雜濃度可為5×1014每立方厘米至1×1017每立方厘米。p型層3可為晶膜生長碳化矽層(p型)，具有代表性地，此p型層3之厚度可為0.2μm至5μm，而此p型層3之攙雜濃度可大於5×1018每立方厘米。同時，此介電堆疊層4可為一個或多個介電堆疊層。
於此n型基板1之背面形成歐姆接觸5，藉以形成連接至n型材料的歐姆接觸，即與n型碳化矽材料相接觸，而後可選擇性地於p型島狀區上形成歐姆接觸6，藉以形成連接至p型材料的歐姆接觸，即p型碳化矽材料相接觸。
沈積簫特基接觸7與正面最終金屬(final metal)8，藉以形成金屬堆疊層，而後沈積背面最終金屬9，藉以完成背面金屬化處理。
其中，金屬化步驟(3)、(4)係包含：對介電堆疊層4進行選擇性蝕刻(如：濕式蝕刻)，藉以在沈積金屬與移除因對碳化矽進行電漿蝕刻所引起的表面損毀之前曝露出碳化矽表面。
「第3圖」示出了本發明一實施例之裝置中高攙雜p型區域30之示範性的布局圖。雖然，「第3圖」中僅示出了一個方形區域，但是此p型區域之形狀、數量及面積都是可以改變的。圖中示出了外圍p型環32與裝置台面邊沿34。其中，此外圍p型環32係用於在裝置邊沿上產生最強電場時保護半導體接面。而由於簫特基二極勢壘可發射熱離子場，所以在施加相同電場時金屬-半導體接面所產生之漏電流可明顯地高於p-n接面所產生之漏電流。
如「第1圖」所示，為了免於遭受強電場之影響，上述裝置採用了台面邊界終端。理論上，用於消除因二維效應而增強之電場的最為有效之方法係為對主接面與電壓阻隔層進行台面蝕刻。假設台面側壁上不存在界面電荷，則可透過一維帕松方程式計算出此裝置中的電場分佈。
由於，無須進行難以控制並且昂貴的製造步驟，如為了形成鋁植入接面終端擴展(JTE，junction termination extension)型邊緣終端所進行的高溫離子植入與後期植入退火製程，所以從製造之觀點上來看，上述方法較為簡單。同時，由於當施加反向偏壓時，台面終端裝置內之乏區無法進行側向延伸，所以與其它終端
技術相比，這種方法可以更加有效地利用面積，進而降低了製造成本並且提高了產量。
雖然存在著許多優點，但是這種方法需要進行徹底的側壁鈍化處理，藉以最大化地減小台面側壁上或台面側壁附近的界面阱密度與所儲存的固定電荷之數量。「第4A圖」與「第4B圖」中示出了反向偏壓達到600伏特時，界面電荷對於具有台面終端之四氫碳化矽正本負二極體之側壁上的電場分佈之影響。具體而言，「第4A圖」為具有台面終端之四氫碳化矽正本負二極體之剖面圖。「第4B圖」示出了反向偏壓為600伏特時，不同的界面電荷密度延台面側壁所形成之電場分佈的曲線圖。如「第4B圖」所示，在鈍化層中存在一定數量之負電荷是有益的，因為這些負電荷可進一步減小延台面側壁所形成之最大的電場。但實際上，碳化矽裝置中用於鈍化處理之二氧化矽內的固定電荷通常都是正電荷，並且透過於鈍化層中所注入之界面阱與電子所引入的負電荷可引起記憶效應並危及到這種裝置的高溫性能。
為了說明延台面側壁之電場分布之一維性質，可將表面電場作為所施加之反向偏壓的函數，藉以進行研究。
「第5圖」示出了當不存在表面電荷時，反向偏壓為100伏特至900伏特之狀況中的一組台面表面電場分佈曲線。如「第5圖」所示，表面電場可隨所施加之反向偏壓一起進行線性增長，同時電場分佈延台面側壁保持適當的線性，而沒有受到所施加之
偏壓的影響。
四氫碳化矽正本負二極體係具有一個電壓阻隔層，當崩潰電壓VB為600伏特時，此電壓阻隔層可使最大平面接面電場E1DMAX達到1.8百萬伏特/厘米，同時這種二極體還應用了平台蝕刻，藉以形成邊沿終端。在製造過程完成後，可透過吉时利(Keithley)237電源測量單元與太克(Tektronix)576曲線掃描器在氟性冷卻液(如：FluorinertTM
)中進行片上電流-電壓測量。而在測試中，具有這兩種類型邊沿終端之裝置都顯示出了可逆的累增崩潰。「第6圖」示出了用太克576曲線掃描器於台面終端二極體上測量到的非破壞性累增崩潰。其中，可使反向偏壓以25伏特的幅度遞增，藉以對崩潰電壓進行晶圓級測量。「第7A圖」中示出了具有代表性的崩潰電壓VB圖像，其中可透過下列公式依據所測得的外延層參數(epi parameter)與崩潰電壓計算出最大的一維電場E1DMAX。
在具有台面終端之二極體上，電場之平均值係為2.4百萬伏特/厘米且標準差σ=35千伏特/厘米。而距平均值如此小的標準差所對應的最大一維電場E1DMAX之均勻度係為1.45%。「第7B
圖」中示出了最大一維電場E1DMAX的崩潰電壓VB圖像。在實驗中所獲得的大小為2.4百萬伏特/厘米之最大一維電場E1DMAX係為A.O.Konstantinov、Q.Wahab、N.Nordell以及U.Lindefelt等人在1997年7月7日所出版的「物理期刊」之第1冊第71卷第90頁至第92頁中所發表的「四氫碳化矽中的臨界電場與離子化速率」中所給出的四氫碳化矽中臨界電場之〞理論值〞的93%。
雖然台面側壁上之電荷條件是未知的，但是模擬結果顯示此電場係以某種非線性方式進行增長，如「第4圖」與「第5圖」所示。在這種狀況中，電場可於正極接面處達到能夠引發累增崩潰之實際的臨界值。而於所有的三個基板上都接受了測試之台面終端裝置中的大多數裝置(接受測試之8222個裝置中的5584個裝置，或67.9%的裝置)表明：平均崩潰電壓之範圍為925伏特至975伏特。而「第8圖」中示出了，應用台面邊沿終端與其它邊沿終端技術所製造之二極體之產量分佈之比較結果。
雖然，上文描述了具有單層n型碳化矽半導體材料之裝置，但是這種裝置還可以包含有多層n型碳化矽半導體材料。例如，此裝置可包含有：第一n型碳化矽半導體材料層，係與碳化矽基
板層相接觸；以及第二n型碳化矽半導體材料層，係位於第一n型碳化矽半導體材料層上方。其中，第二n型碳化矽半導體材料層之攙雜濃度係低於第一n型碳化矽半導體材料層之攙雜濃度。
此處，還提供了一種具有台面終端之垂直接面場效應電晶體(VJFET，vertical junction field effect transistor)。「第9圖」為這種類型的裝置之示意圖。如「第9圖」所示，這種裝置係包含：n型基板11；以及第三n型半導體材料層12，係位於此n型基板上。同時，由於此第三n型半導體材料層不與位於其下方之n型基板11一同展開，進而可形成具有上表面與側壁的台面。如「第9圖」所示，此裝置還包含有複數個n型凸起區，係位於此台面之上表面上。其中，各n型凸起區係包含有第一n型半導體材料層14，而第一n型半導體材料層14係位於台面之上表面上的第二n型半導體材料層13上。同時，各n型凸起區還包含有：上表面；上方側壁，係包含第一n型半導體材料層14；以及下方側壁，係包含有第二n型半導體材料層13。此裝置還包含有p型區17，係位於n型凸起區之間且與這些n型凸起區相鄰，同時，此p型區17還可沿這些凸起區之下方側壁形成。如「第9圖」所示，此裝置還包含有第一介電層18(如，二氧化矽層)，係位於凸起區之側壁上、凸起區之間的p型層上以及台面之側壁上。如「第9圖」所示，此裝置還包含有一個或多個附加介電層18a，係位於台面側壁上之第一介電層18上以及台面上表面上的凸起區之間。同時，
源極歐姆接觸19a，係形成於凸起區之上表面上；閘極歐姆接觸19b，係位於所植入的p型區17上；以及汲極歐姆接觸19c，係位於n型基板11上與第三n型半導體材料層12相對的一側。此外，源極金屬層20a，係形成於源極歐姆接觸上；閘極金屬層20b，係形成於此閘極歐姆接觸19b上；以及汲極金屬層20c係形成於汲極歐姆接觸19c上。
此處，「第10A圖」至「第10I圖」中示出了「第9圖」所示之半導體裝置的製造方法。如「第10A圖」所示，第一n型半導體材料層14係位於第二n型半導體材料層13上，此第二n型半導體材料層13係位於n型基板11上的第三n型半導體材料層12上。其中，可透過晶膜生長方式形成第二n型半導體材料層與第三n型半導體材料層。同時，可透過於第二n型材料層上進行晶膜生長或於此第二n型材料層中注入n型攙雜物而形成第一n型材料層。其中，此第一n型半導體材料層14，係為晶膜生長層或植入層(n型)，此第一n型材料層14厚度係大於0.1μm和/或其攙雜濃度係大於1×1018每立方厘米。第二n型半導體材料層13之厚度係為0.5μm至5μm和/或其攙雜濃度係為5×1015每立方厘米至5×1017每立方厘米。而第三n型半導體材料層12之厚度係為1μm至350μm和/或其攙雜濃度係為2×1014每立方厘米至1×1017每立方厘米。而此n型基板11之攙雜濃度可大於1×1018每立方厘米。
如「第10B圖」所示，可於第一n型半導體材料層14之上表面上形成植入光罩層15。此處，植入光罩層15可為透過如電漿輔助化學氣相沈積法(PECVD，plasma enhanced chemical vapor deposition)所形成之二氧化矽層，此植入光罩層15之厚度可大於1.5μm。如「第10B圖」所示，還可以選擇性地於此植入光罩層15上形成蝕刻光罩16。此蝕刻光罩16可包含有鎳(Ni)，而此蝕刻光罩16之厚度係大於500埃。
如「第10C圖」所示，可透過蝕刻光罩16上所形成之開口對植入光罩層15與第一n型半導體材料層14進行選擇性蝕刻，藉以在下方的植入光罩層15中形成相對應的開口，並同時形成凸起區，進而曝露出下方的第二n型半導體材料層。如「第10C圖」所示，在對植入光罩層15與第一n型半導體材料層14進行選擇性蝕刻的同時，還可以部分地對第二n型半導體材料層13進行蝕刻。
如「第10D圖」所示，可透過植入光罩層15中之開口向第二n型半導體材料層13所露出之表面中植入p型攙雜物，藉以形成p型區17。其中，此p型區17之厚度可大於0.1μm和/或其攙雜濃度可大於1×1018每立方厘米。
如「第10E圖」所示，而後可以移除此蝕刻光罩16與植入光罩層15。
如「第10F圖」所示，可對此第三n型半導體材料層12進行選擇性蝕刻，藉以在裝置之外圍區域中曝露出位於下方的n型基板11，進而形成台面。如「第10F圖」所示，可於此台面之側壁上、基板所曝露出之表面上、此台面上表面所植入之p型區上以及凸起區之側壁與上表面上形成第一介電層18。其中，可透過熱法生長二氧化矽形成此第一介電層18。且此台面之側壁上與凸起區之側壁上的第一介電層18之厚度係大於500埃。
而後，可對此第一介電層18進行選擇性蝕刻，藉以曝露出此凸起區之上表面以及此凸起區旁的台面上表面上所植入之p型區的一部分。如「第10G圖」所示，可於此凸起區所曝露出之上表面上形成源極歐姆接觸19a。又如「第10G圖」所示，可於此台面之上表面上所曝露出的植入之p型區上形成閘極歐姆接觸19b，並於與第三n型半導體材料層相對一側的n型基板上形成汲極歐姆接觸19c。
如「第10H圖」所示，而後可於台面之上表面上的凸起區之間及附近、台面之側壁上以及與台面相鄰的基板上形成介電層18a。雖然「第10H圖」中僅示出了一個附加的介電層18a，但也可以應用多個附加的介電層。又如「第10H圖」所示，可於源極歐姆接觸19a、閘極歐姆接觸19b與汲極歐姆接觸19c上分別形成源極金屬層20a、閘極金屬層20b與汲極金屬層20c，藉以形成「第10I圖」中所示出之裝置。雖然，「第10H圖」中所示出之源極金
屬層與汲極金屬層係為單層金屬，但也可應用多層金屬。
「第11A圖」與「第11B圖」中示出了延「第9圖」所示之垂直接面場效應電晶體裝置之側壁所形成的電場。其中，「第11A圖」示出了裝置上台面側壁附近的界面電荷Qint。如圖所示，台面側壁上之介電材料的介電常數ε係為3.9，此介電常數係為二氧化矽之介電常數。「第11B圖」為延台面側壁之電場(百萬伏特/厘米)的曲線圖，其中三種不同的界面電荷值(即，2×1012cm-2、0cm-2以及-2×1012cm-2)與到台面頂部邊沿之距離呈函數關係。如「第11B圖」所示，位於鈍化層中之負電荷可降低延台面側壁之最大電場。
此處，雖然用於形成歐姆接觸之示範性材料係為鎳。但是，對於碳化矽而言也可以使用其它的歐姆接觸材料。
同時，對於碳化矽而言，適當的n型攙雜物係包含：氮與鄰。其中，氮係為優選的n型攙雜物。且對於碳化矽而言，適當的p型攙雜物係為硼與鋁。其中鋁係為優選的p型攙雜物。但是，上述材料僅為示範性材料，而對碳化矽而言，可以應用任何的n型攙雜物或p型攙雜物。
雖然，上文闡述了此裝置中各層之具體的攙雜水平與各層之厚度，但是也可以改變各層之攙雜水平與厚度，藉以依據具體的用途製造出具有所需特性之裝置。
在碳化矽基板上之各層進行晶膜生長之同時，可在原處對碳化矽層進行攙雜。同時，可透過習知技術中的任何晶膜生長方法形成碳化矽層，其中，習知的晶膜生長方法係包含有：化學氣相沈積法、分子束法以及昇華晶體衍生法。其中，在進行晶膜生長的同時，可透過在原處進行攙雜而形成攙雜碳化矽層，進而在進行晶膜生長的同時使攙雜物原子混合於碳化矽中。
雖然本發明以前述之較佳實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
1、11‧‧‧n型基板
2‧‧‧n型層
3‧‧‧p型層
4‧‧‧介電堆疊層
5、6‧‧‧歐姆接觸
7‧‧‧簫特基接觸
8‧‧‧正面最終金屬
9‧‧‧背面最終金屬
11‧‧‧n型基板
12‧‧‧第三n型半導體材料層
13‧‧‧第二n型半導體材料層
14‧‧‧第一n型半導體材料層
15‧‧‧植入光罩層
16‧‧‧蝕刻光罩
17‧‧‧p型區
18‧‧‧第一介電層
18a‧‧‧介電層
19a‧‧‧源極歐姆接觸
19b‧‧‧閘極歐姆接觸
19c‧‧‧汲極歐姆接觸
20a‧‧‧源極金屬層
20b‧‧‧閘極金屬層
20c‧‧‧汲極金屬層
30‧‧‧高攙雜p型區域
32‧‧‧外圍p型環
34‧‧‧裝置台面邊沿
Qint‧‧‧界面電荷
ε‧‧‧介電常數
VB‧‧‧崩潰電壓
第1圖為本發明一實施例之半導體裝置的剖面圖；第2圖為第1圖所示之半導體裝置之製造方法的流程圖；第3圖為裝置台面上p型區之示範性布局圖；第4A圖為具有台面終端之四氫碳化矽正本負二極體之剖面圖；第4B圖為反向偏壓為600伏特時對於不同的界面電荷密度而言，延台面側壁之電場分佈曲線圖；第5圖為假設界面電荷密度為零時，延台面側壁之電場分佈的動態曲線圖；
第6圖示出了於具有厚度為5.7μm且攙雜濃度1.25×1016cm-3之基極層的台面終端二極體上所測得之非破壞性累增崩潰；第7A圖與第7B圖為晶圓圖，圖中示出了在同一基板上所測出之崩潰電壓以及所計算出的E1DMAX，其中進行測量的反向偏壓之幅度係為25伏特，此圖中未示出崩潰電壓小於850伏特之裝置；第8圖示出了四氫碳化矽正本負二極體與其它邊沿終端技術之產量分佈的比較結果；第9圖為具有台面終端之垂直接面場效應電晶體的示意圖；第10A圖至第10I圖示出了具有第9圖中所示的台面終端之垂直接面場效應電晶體的製造方法；第11A圖為垂直接面場效應電晶體之台面終端區域的剖面圖，此圖同時示出了界面電荷區域；以及第11B圖為沿第11A圖所示之垂直接面場效應電晶體之台面側壁的電場分佈圖。
1‧‧‧n型基板
2‧‧‧n型層
7‧‧‧蕭特基接觸
8‧‧‧正面最終金屬
Claims (27)
- 一種半導體裝置，係包含：一n型基板；一第一n型半導體材料層，係位於該n型基板上，其中該第一n型半導體材料層不與其下方之n型基板一同展開，藉以形成一台面，該台面係具有上表面與側壁，其中該台面之該上表面與該側壁形成一台面邊沿；複數個n型凸起區，係位於該台面之上表面上，該等n型凸起區係包含一n型半導體材料頂層，該n型半導體材料頂層係位於該台面的上表面上之一n型半導體材料底層上，該等n型凸起區還具有：一上表面，係包含該n型半導體材料頂層；以及側壁，係包含由n型半導體材料頂層所組成之一上方側壁與由n型半導體材料底層所組成之一下方側壁；多個p型區，係位於台面之該上表面上，且該等p型區位於該等n型凸起區之間及附近以及n型凸起區之下方側壁上，其中該等p型區與該台面之台面邊沿相鄰；一第一介電層，係位於該等n型凸起區之側壁上、該等n型凸起區之間及附近的p型層上以及該台面之側壁上；一個或多個附加介電材料層，係位於該台面之側壁上以及該台面之上表面上的n型凸起區之間及附近；多個源極歐姆接觸，係位於該等n型凸起區之上表面上；一閘極歐姆接觸，係位於該植入p型層上； 一汲極歐姆接觸，係位於該n型基板上並與該第一n型半導體材料層相對；一個或多個源極金屬層，係位於該等源極歐姆接觸上；一個或多個閘極金屬層，係位於該閘極歐姆接觸上；以及一個或多個汲極金屬層，係位於該汲極歐姆接觸上。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型基板、該第一n型半導體材料層、該n型半導體材料頂層、該n型半導體材料底層以及該等p型區係分別包含有一寬能隙半導體材料。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型基板、該第一n型半導體材料層、該n型半導體材料頂層、該n型半導體材料底層以及該等p型區係分別包含有碳化矽。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型基板之攙雜濃度係大於1×1018每立方厘米。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型半導體材料層之攙雜濃度係為2×1014每立方厘米至1×1017每立方厘米。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一n型半導體材料層之厚度係為1μm至350μm。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型半導體材料底層之攙雜濃度係為5×1015每立方厘米至5×1017每立方厘 米。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型半導體材料底層之厚度係為0.5μm至5μm。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型半導體材料頂層之攙雜濃度係大於1×1018每立方厘米。
- 如申請專利範圍第1項所述之半導體裝置，其中該n型半導體材料頂層之厚度係大於0.1μm。
- 如申請專利範圍第1項所述之半導體裝置，其中該p型區之攙雜濃度係大於1×1018每立方厘米。
- 如申請專利範圍第1項所述之半導體裝置，其中該p型區之厚度係大於0.1μm。
- 如申請專利範圍第1項所述之半導體裝置，其中該第一介電層係為二氧化矽層，且該台面之側壁上以及該等n型凸起區之側壁上之該二氧化矽層的厚度係大於500埃。
- 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置還包含有多個附加介電材料層，該等附加介電材料層係位於該第一介電層上。
- 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置還包含有多個金屬層，該等金屬層係分別位於該等源極歐姆接觸、該閘極歐姆接觸與該汲極歐姆接觸上。
- 一種半導體裝置的製造方法，係包含： 透過一光罩中之多個開口對一第一n型半導體材料層進行選擇性蝕刻，藉以形成多個凸起區並曝露出下方的一第二n型半導體材料層，其中該第二n型半導體材料層係位於一第三n型半導體材料層上，該第三n型半導體材料層係位於一n型基板上；透過該光罩中之開口向該第二n型半導體材料層所曝露出之表面中植入p型攙雜物，藉以形成多個植入p型區；移除該光罩；於該裝置之外圍區域中對該第三n型半導體材料層進行選擇性蝕刻，藉以曝露出下方的n型基板，進而形成一台面，該台面係具有多個側壁與一上表面，其中該凸起區與該植入p型區係位於該台面之上表面上；分別於該台面之側壁上、與該台面側壁相鄰之基板所曝露出的表面上、該台面之上表面上的植入p型區上以及該等凸起區之上表面與側壁上形成一第一介電層；對該介電層進行選擇性蝕刻，藉以曝露出該等凸起區之上表面以及位於該凸起區旁該台面之上表面上的該植入p型區之至少一部分；於該凸起區之所曝露出之上表面上形成多個源極歐姆接觸；於該台面之上表面上所曝露出的植入p型區上形成一閘極 歐姆接觸；於該第三n型半導體材料層對側的該n型基板上形成一汲極歐姆接觸；於該台面之上表面上的該等凸起區之間及附近、該等台面側壁上以及該台面附近之基板上形成一個或多個附加介電層；對所述一個或多個附加介電層進行選擇性蝕刻，藉以曝露出該等源極歐姆接觸與該閘極歐姆接觸；於該等源極歐姆接觸上形成一個或多個源極金屬層；於該閘極歐姆接觸上形成一個或多個閘極金屬層；以及於該汲極歐姆接觸上形成一個或多個汲極金屬層。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該n型基板、該第一n型半導體材料層、該第二n型半導體材料層以及該第三n型半導體材料層係分別包含有一寬能隙半導體材料。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該n型基板、該第一n型半導體材料層、該第二n型半導體材料層以及該第三n型半導體材料層係分別包含有碳化矽。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該光罩係包含有：一蝕刻光罩層以及一植入光罩層，其中，該植入光罩層係位於該第一n型半導體材料層上。
- 如申請專利範圍第19項所述之半導體裝置的製造方法，其中該 植入光罩層係包含有二氧化矽，且該植入光罩層之厚度係大於1.5μm。
- 如申請專利範圍第19項所述之半導體裝置的製造方法，其中該蝕刻光罩層係包含有鎳，並且該植入光罩層係包含有二氧化矽。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中在蝕刻過程中，部分地對該第二n型半導體材料層進行蝕刻。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該第一介電層係包含有二氧化矽。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中在對該第一n型半導體材料層進行選擇性蝕刻之前，還包含：於該n型基板上以晶膜生長方式形成該第三n型半導體材料層；於該第三n型半導體材料層上以晶膜生長方式形成該第二n型半導體材料層；以及於該第二n型半導體材料層上以晶膜生長方式形成該第一n型半導體材料層。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中在對該第一n型半導體材料層進行選擇性蝕刻之前，還包含：於該n型基板上以晶膜生長方式形成該第三n型半導體材料層；於該第三n型半導體材料層上以晶膜生長方式形成該第二 n型半導體材料層；以及於該第二n型半導體材料層中植入n型攙雜物，藉以形成該第一半導體材料層。
- 如申請專利範圍第16項所述之半導體裝置的製造方法，其中在對該第一n型半導體材料層進行選擇性蝕刻之前，還包含：於該第三n型半導體材料層上形成一植入光罩層，該植入光罩層係包含有二氧化矽；透過該植入光罩層進行選擇性蝕刻，藉以於該植入光罩層中形成多個開口；以及於經過選擇性蝕刻之植入光罩層上選擇性地形成一蝕刻光罩層，進而形成該光罩，其中該蝕刻光罩層係包含有鎳。
- 如申請專利範圍第26項所述之半導體裝置的製造方法，其中該植入光罩層係透過電漿輔助化學氣相沈積法形成。
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