TWI416874B - 移位暫存裝置與主動陣列基板 - Google Patents

Description

移位暫存裝置與主動陣列基板

本發明是有關於一種移位暫存裝置與基板，且特別是有關於一種配置於基板的移位暫存裝置與主動陣列基板(active array substrate)。

近年來，隨著半導體科技蓬勃發展，攜帶型電子產品及平面顯示器產品也隨之興起。而在眾多平面顯示器的類型當中，液晶顯示器(Liquid Crystal Display,LCD)基於其低電壓操作、無輻射線散射、重量輕以及體積小等優點，隨即已成為顯示器產品之主流。也亦因如此，無不驅使著各家廠商針對液晶顯示器的開發技術要朝向微型化及低製作成本發展。

為了要將液晶顯示器的製作成本壓低，已有部份廠商透過非晶矽製程而直接在面板之玻璃基板上製作多級非晶矽移位暫存器(a-Si shift register)，藉以來取代習知所慣用的閘極驅動器(gate driver)，從而達到降低液晶顯示器之的製作成本的目的。

一般而言，每一移位暫存器中會設置一輸出電晶體，其在移位暫存器被開啟時導通。此時，輸出電晶體的汲極接收到的時脈訊號會由其源極輸出以作為掃描訊號，以藉由輸出時脈訊號來提升掃描訊號的電壓準位。然而，在輸出電晶體未導通時，輸出電晶體的汲極仍會接收到時脈訊號。此時，輸出電晶體等同於兩顆串聯的電容器，即電晶體的閘極與汲極間的等效電容器及電晶體的閘極與源極間的等效電容器，以致於輸出電晶體的源極會輸出漣波(ripple)，並且若漣波過大時，則可能會影響電路的運作。因此，為了降低漣波的大小，一般會在輸出電晶體的閘極及源極間並聯一較大電容值的電容器。由於此電容器須具有較大電容值，因此會佔有一定的佈局面積，進而影響移位暫存器內部線路佈局的彈性。

本發明提供一種移位暫存裝置，可提升輸出電晶體的閘極與源極之間的電容值，以降低其並聯的電容器的電容值。

本發明亦提供一種主動陣列基板，可降低輸出電晶體的閘極與源極並聯的電容器的面積，以降低移位暫存器的面積。

本發明提出一種移位暫存裝置，包括多個彼此串接的移位暫存器。各移位暫存器包括一啟始電晶體、一輸出電晶體、一電容器、一第一下拉電路及一第二下拉電路。啟始電晶體具有一第一閘極、一第一源極以及一第一汲極，其中第一閘極耦接至前一級移位暫存器，而第一源極耦接至一啟始訊號。輸出電晶體具有一第二閘極、一第二源極以及一第二汲極，其中第二閘極耦接至第一汲極，第二源極輸出一掃描訊號，而第二汲極耦接至一第一時脈訊號，並且第二閘極與第二源極之間的電容值(Cgs)大於第二閘極與第二汲極之間的電容值(Cgd)。電容器耦接於第二源極與第二閘極之間。第一下拉電路耦接至第二閘極。第二下拉電路耦接至第二源極。

在本發明之一實施例中，上述之第二閘極與第二源極之間的電容值(Cgs)與電容器之電容值(C)之比例介於1：100至37：100之間。

在本發明之一實施例中，上述之輸出電晶體為底閘極電晶體。

在本發明之一實施例中，上述之輸出電晶體為頂閘極電晶體。

在本發明之一實施例中，上述之第二源極包括多個彼此連接的源極分支，而第二汲極包括多個彼此連接的汲極分支，這些源極分支與這些汲極分支彼此電性絕緣，且這些源極分支的數量大於這些汲極分支的數量。

在本發明之一實施例中，上述之這些源極分支與第二閘極的重疊面積大於這些汲極分支與第二閘極的重疊面積。

在本發明之一實施例中，上述之輸出電晶體具有一半導體層，且半導體層與閘極的面積比例約為0.001至0.9。

在本發明之一實施例中，上述之第二閘極為一矩形閘極，而半導體層為一矩形半導體層。

在本發明之一實施例中，上述之矩形閘極為一正方形閘極，而半導體層為一正方形半導體層。

在本發明之一實施例中，上述之矩形閘極為一長方形閘極，而半導體層為一長方形半導體層。

在本發明之一實施例中，上述之這些源極分支與這些汲極分支的延伸方向平行於矩形閘極的二短邊，且這些源極分支與這些汲極分支分別從矩形閘極的二長邊延伸至半導體層上。

在本發明之一實施例中，上述之矩形閘極的至少一邊與矩形半導體層的一邊的最短距離大於3微米。

在本發明之一實施例中，上述之這些源極分支與這些汲極分支的延伸方向彼此平行。

在本發明之一實施例中，上述之半導體層包括多個彼此獨立之半導體圖案，且任二相鄰的半導體圖案之間維持一間隙。

在本發明之一實施例中，上述之間隙約為3微米至100微米。

本發明亦提出一種主動陣列基板，其包括一基板、一驅動電路及一主動陣列。基板具有一主動區以及一週邊電路區。驅動電路位於基板上並位於週邊電路區內，驅動電路包括如上所述之移位暫存裝置。主動陣列位於基板上並位於主動區內，與驅動電路電性連接。

基於上述，本發明的移位暫存裝置與主動陣列基板，其透過增加輸出電晶體的源極與閘極的重疊面積，以增加輸出電晶體閘極與源極間的電容值。藉此，可減少與輸出電晶體耦接的電容器的電容值，以降低電容器的面積。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依照本發明一實施例所繪示的主動陣列基板之上視示意圖。請參照圖1，主動陣列基板100包括基板102、驅動電路104與主動陣列。基板100具有主動區106以及週邊電路區108。基板110的材料例如為玻璃、塑膠或是其他合適的材質。主動陣列位於基板100上並位於主動區106內，與驅動電路104電性連接。主動陣列包括多個畫素結構110、與畫素結構110電性連接的多條資料線114與多條掃描線112。資料線114與掃描線112的材料例如為金屬。每一個畫素結構110電性連接於一條資料線114與一條掃描線112，以藉由資料線114與掃描線112而進行驅動。每個畫素結構110中主要具有薄膜電晶體110a與畫素電極110b。

驅動電路104位於基板100上並位於週邊電路區110內。驅動電路104包括源極驅動器116及移位暫存裝置118。移位暫存裝置118依序提供掃描訊號SC至掃描線112。源極驅動器116提供顯示資料至資料線114。在本實施例中，移位暫存裝置118包括多個彼此串接在一起的移位暫存器SR，而這些移位暫存器SR依據垂直啟始訊號VST、時脈訊號CK與XCK依序開啟並輸出掃描訊號SC，其中時脈訊號CK可與XCK相位差180度，亦即時脈訊號CK可時脈訊號XCK的反相訊號)，但其他實施例並不限制於此。

圖2為圖1依據本發明一實施例所繪示的移位暫存器的電路圖。請參照圖1及圖2，在本實施例中，移位暫存器SR包括啟始電晶體MS、輸出電晶體MO、電容器C1、電晶體M1及M2，其中啟始電晶體MS、輸出電晶體MO、電晶體M1及M2可以為一底閘極電晶體或一頂閘極電晶體。啟始電晶體MS的閘極及源極可耦接至前一級移位暫存器RS以接收啟始訊號SS，其中啟始訊號SS為前一級移位暫存器RS的掃描訊號SC。但若移位暫存器SR為第一個，則啟始電晶體MS的閘極及源極則耦接至一垂直啟動訊號VST。

輸出電晶體MO的閘極耦接至啟始電晶體MS的汲極，輸出電晶體MO的源極輸出對應的掃描訊號SC(n)。當移位暫存器為奇數的移位暫存器時，輸出電晶體MO的汲極耦接至時脈訊號CK；反之，則輸出電晶體MO的汲極耦接至時脈訊號XCK。其中，輸出電晶體MO的閘極與源極之間的等效電容器Cgs的電容值大於輸出電晶體MO的閘極與汲極之間的等效電容器Cgd的電容值。電容器C1耦接於輸出電晶體MO的閘極與源極之間，並且等效電容器Cgs之電容值與電容器C1之電容值的比例介於1：100至37：100之間。

電晶體M1的汲極耦接至輸出電晶體MO的閘極，電晶體M1的源極耦接至參考電壓VSS，電晶體M1的閘極耦接至後一級移位暫存器RS的掃描訊號SC(n+1)，其中電晶體M1可視為一下拉電路，以下拉輸出電晶體MO的閘極的電壓準位。電晶體M2的汲極耦接至輸出電晶體MO的源極，電晶體M2的源極耦接至參考電壓VSS。當移位暫存器為奇數的移位暫存器時，電晶體M2的閘極耦接至時脈訊號XCK；反之，則電晶體M2的閘極耦接至時脈訊號CK。其中，電晶體M2亦可視為一下拉電路，以下拉掃描訊號SC(n)的電壓準位。

圖3為本發明一實施例所繪示移位暫存器SR的運作時序圖。請參照圖1至圖3，在此以第一個移位暫存器為例，在期間T1中，啟始電晶體MS接收到啟始訊號SS(即垂直啟始訊號VST)，啟始電晶體MS會導通以將啟始訊號SS傳送至輸出電晶體MO的閘極。此時，啟始訊號SS會對電容器C1充電，以致於節點A的電壓準位會上升，並且當節點A的電壓準位大於輸出電晶體MO的臨界電壓時，輸出電晶體MO會導通。

在期間T2中，輸出電晶體MO會接收到時脈訊號CK，並且將時脈訊號CK輸出以作為掃描訊號SC(n)。如圖2所示，電容器C1與輸出電晶體MO形成自舉(bootstrap)組態，因此在時脈訊號CK輸出時脈訊號CK時，節點A的電壓準位會突然上升。換言之，在輸出電晶體MO輸出時脈訊號CK時，輸出電晶體MO的源極的電壓準位會等於時脈訊號CK，而電容器C1儲存的電位差仍然存在，以致於節點A的電壓準位會被抬升。

在期間T3中，電晶體M2會接收到時脈訊號XCK而導通，藉此下拉掃描訊號SC(n)的電壓準位為參考電壓VSS。並且，電晶體M1會接收到掃描訊號SC(n+1)而導通，藉此下拉節點A的電壓準位為參考電壓VSS。在期間T4中及其之後，雖然輸出電晶體MO處於不導通狀態，但輸出電晶體MO會相似於兩顆電容器串接，因此在時脈訊號CK的上升緣及下降緣時，節點A及掃描訊號SC(n)仍會產生漣波。由於節點A位於電路內部，因此可以忽略。但掃描訊號SC(n)的漣波可能造成薄膜電晶體110a錯誤的動作，因此掃描訊號SC(n)的漣波越小越好。

依據上述，本發明的電容器C1的電容值與等效電容器Cgs的電容值的總和會大於等效電容器Cgd的電容值，以此抑制掃描訊號SC(n)的漣波的大小。並且，本發明可透過修改輸出電晶體MO製程的光罩(此於稍後說明)，進而提升等效電容器Cgs的電容值。在等效電容器Cgs的電容值提升之後，則可對應的減少電容器C1的電容值，進而減少形成電容器C1的面積。

此外，其他移位暫存器SR的動作可參照上述說明，其不同之處在於運作時序上的不同，並且圖3中A’為繪示第二個移存暫存器的節點A的運作時序，本領域通常知識者可自行理解，則不再詳述。

圖4A為依照本發明一實施例所繪示的輸出電晶體MO之上視示意圖。請參照圖4A，輸出電晶體MO包括閘極400、閘絕緣層(為了便於說明，未繪示)、半導體層402、多個源極分支406、源極連接線410、多個汲極分支404與汲極連接線408。閘極400的材料例如為金屬。閘極400例如為矩形閘極。閘絕緣層配置於閘極400上，而閘絕緣層的材料例如為氧化矽、氮化矽或是其他合適的介電材料。

半導體層402配置於閘絕緣層上且位於閘極400上方，以作為通道層之用，而半導體層402的材料例如為非晶矽。半導體層402例如為矩形半導體層。半導體層402與閘極400的面積比例約為0.001至0.9。源極分支406透過源極連接線410彼此電性連接以形成源極，而汲極分支404透過汲極連接線408彼此電性連接以形成汲極，且源極分支406與汲極分支404彼此電性絕緣。源極分支406、源極連接線410、汲極分支404與汲極連接線408的材料例如為金屬。此外，源極分支406與汲極分支404的延伸方向彼此平行，且源極分支406與汲極分支404分別從閘極400的二個對邊延伸至半導體層402上，且交替排列於半導體層402上。如圖4A所示，源極分支406的數量大於汲極分支404的數量，進而使源極分支406與閘極400的重疊面積大於汲極分支404與閘極400的重疊面積，藉此可提升輸出電晶體MO的閘極與源極間的等效電容器Cgs的電容值。

詳細地說，在本實施例中，閘極400例如為正方形閘極，而半導體層402例如為正方形導體層。此外，採用增加閘極400的面積的方式以使半導體層402與閘極400的面積比例約為0.001至0.9。增加閘極400的面積的方式例如是使閘極400的一邊與半導體層402的一邊的最短距離大於3微米。

特別一提的是，在本實施例中，閘極400的一邊與半導體層402的一邊的最短距離大於3微米，使得半導體層402與閘極400的面積比例可以約為0.001至0.9。在另一實施例中，也可以是閘極的四邊與半導體層的四邊的最短距離皆大於3微米(如圖4B所示)，以進一步地增加閘極的面積(減小半導體層與閘極的面積比例)。此外，在圖4B中，閘極400’的每一邊與半導體層402的每一邊的最短距離可以彼此相同或不同。當然，在其他實施例中，也可以是閘極二邊與半導體層的二邊的最短距離皆大於3微米，或是閘極的三邊與半導體層的三邊的最短距離皆大於3微米，且這些最短距離可以相同或不同。

再者，在本實施例中，閘極400可往圖示下方延伸，以增加閘極400與源極分支406重疊的面積，甚至與源極連接線410重疊(如圖4C所示)。在圖示4C中，閘極400”往圖示下方延伸，致使源極連接線410位於閘極400”上，藉此可增加輸出電晶體MO的閘極與源極間的等效電容器Cgs的電容值。在本實施例中，源極連接線410與閘極400”為部份重疊，但在其他實施例中，源極連接線410與閘極400”可以為完全重疊，並且源極連接線410與閘極400”重疊的比例可自行調整。

圖4D為依照本發明另一實施例所繪示的輸出電晶體MO之上視示意圖。請參照圖4D，在輸出電晶體MO中，半導體層202’為多個彼此獨立的半導體圖案(未標示)，且任二個相鄰的半導體圖案之間維持一個間隙S，致使半導體層402’與閘極400的面積比例約為0.001至0.9。間隙S例如約為3微米至100微米，並且這些間隙S可以相同或不同。並且，在每一半導體圖案上，源極分支406的數量大於汲極分支404的數量，進而使源極分支406與閘極400的重疊面積遠大於汲極分支404與閘極400的重疊面積，藉此可大幅提升輸出電晶體MO的閘極與源極間的等效電容器Cgs的電容值。值得一提的是，在以上各個實施例中，閘極皆為正方形，但在其他實施例中，閘極與半導體層也可以皆為長方形。

圖4E為依照本發明另一實施例所繪示的底閘極薄膜電晶體之上視示意圖。請參照圖4E，在本實施例中，閘極400’’’與半導體層402”皆為長方形。源極分支406與汲極分支404的延伸方向例如平行於閘極400’’’的二個短邊，且源極分支404與汲極分支406分別從閘極400’’’的二個長邊延伸至半導體層402”上。此外，在圖4E中，其餘元件之間的配置關係皆與圖4B中的元件的配置關係相同，即閘極400’’’的四邊與半導體層402”的四邊的最短距離皆大於3微米，且這些最短距離可以相同或不同。

當然，在閘極400’’’與半導體層402”皆為長方形的情況下，也可以是閘極400’’’的一邊(二邊或三邊)與半導體層402”的一邊(二邊或三邊)的最短距離皆大於3微米；或是半導體層402”為多個彼此獨立的半導體圖案，且任二個相鄰的半導體圖案之間維持一個間隙；或是閘極400’’’的一邊(二邊或三邊)與半導體層402”的一邊(二邊或三邊)的最短距離皆大於3微米，且半導體層402”為多個彼此獨立的半導體圖案，且任二個相鄰的半導體圖案之間維持一個間隙。

圖5為圖1依據本發明另一實施例所繪示的移位暫存器的電路圖。請參照圖2及圖5，其不同之處在於本實施的移位暫存器SR更包括電晶體M3、M4、M5及電容器C2，與相同於圖2的元件其動作亦相似，在此則不再贅述。電晶體M3的閘極耦接至啟始電晶體MS的汲極，電晶體M3的源極耦接至參考電壓VSS。電容器C2耦接於時脈訊號CK(或XCK)與電晶體M3的汲極之間。電晶體M4的汲極耦接至啟始電晶體MS的汲極，電晶體M4的閘極耦接至電晶體M3的汲極，電晶體M4的源極耦接至參考電壓VSS2。電晶體M5的汲極耦接至輸出電晶體MO的源極，電晶體M5的閘極耦接至電晶體M3的汲極，電晶體M5的源極耦接至參考電壓VSS。

圖6為本發明另一實施例所繪示移位暫存器SR的運作時序圖。請參照圖5及圖6，在此同樣以第一個位移暫存器SR為例，在期間T1中，電晶體M3會接收到啟始訊號SS而導通，電晶體M4、M5則呈現不導通，電容器C2經由導通的電晶體M3而耦接至參考電壓VSS。在期間T2中，而導通的電晶體M3將電容器C2耦接於時脈訊號CK與參考電壓VSS之間，並且時脈訊號CK會對電容器C2充電，因此節點B會在時脈訊號CK上升緣出現突波。在期間T3中，電晶體M1及M2會導通，以分別下拉節點A及掃描訊號SC(n)的電壓準位，以致於電晶體M3會不導通。

在期間T4中，由於電晶體M3會不導通，因此時脈訊號CK可透過電容器C2拉抬節點B的電壓準位，以致於電晶體M4及M5會導通，而導通的電晶體M4會下拉節點A的電壓準位至參考電壓VSS2，而導通的電晶體M5會下拉掃描訊號SC(n)的電壓準位至參考電壓VSS。值得一提的是，在其他實施例中，電晶體M4的源極亦可耦接至參考電壓VSS，此可依據設計的需求而自行變更。

綜上所述，本發明的移位暫存裝置與主動陣列基板，其透過增加源極分支與閘極的重疊面積，甚至使源極連接線與閘極重疊，以增加輸出電晶體閘極與源極間的電容值。藉此，可減少與輸出電晶體耦接的電容器的電容值，以降低電容器的面積。並且，可藉由使輸出電晶體的半導體層與閘極的面積比例約為0.001至0.9，因此輸出電晶體產生高自發熱時，可以有效地提高散熱率，以避免因自發熱而導致元件的可靠度降低。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．主動陣列基板

102．．．基板

104．．．驅動電路

106．．．主動區

108．．．週邊電路區

110．．．畫素結構

110a．．．薄膜電晶體

110b．．．畫素電極

112．．．掃描線

114‧‧‧資料線

116‧‧‧源極驅動器

118‧‧‧移位暫存裝置

400、400’、400”、400'''‧‧‧閘極

402、402’、402”‧‧‧半導體層

404‧‧‧汲極分支

406‧‧‧源極分支

408‧‧‧汲極連接線

410‧‧‧源極連接線

A、B‧‧‧節點

C1、C2‧‧‧電容器

Cgs、Cgd‧‧‧等效電容器

CK、XCK‧‧‧時脈訊號

L‧‧‧長度

MS、MO、M1~M5‧‧‧電晶體

S‧‧‧間隙

SC、SC(n)、SC(n+1)‧‧‧掃描訊號

SR‧‧‧移位暫存器

SS‧‧‧啟始訊號

T1~T4‧‧‧期間

VSS、VSS2‧‧‧參考電壓

VST‧‧‧垂直啟始訊號

W‧‧‧寬度

圖1為依照本發明一實施例所繪示的主動陣列基板之上視示意圖。

圖2為圖1依據本發明一實施例所繪示的移位暫存器的電路圖。

圖3為本發明一實施例所繪示移位暫存器SR的運作時序圖。

圖4A為依照本發明一實施例所繪示的輸出電晶體MO之上視示意圖。

圖4B為依照本發明另一實施例所繪示的輸出電晶體MO之上視示意圖。

圖4C為依照本發明另一實施例所繪示的輸出電晶體MO之上視示意圖。

圖4D為依照本發明另一實施例所繪示的輸出電晶體MO之上視示意圖。

圖4E為依照本發明另一實施例所繪示的輸出電晶體MO之上視示意圖。

圖5為圖1依據本發明另一實施例所繪示的移位暫存器的電路圖。

圖6為本發明另一實施例所繪示移位暫存器SR的運作時序圖。

400．．．閘極

402．．．半導體層

404．．．汲極分支

406．．．源極分支

408．．．汲極連接線

410．．．源極連接線

L．．．長度

W．．．寬度

Claims (17)

1. 一種移位暫存裝置，包括：多個彼此串接的移位暫存器，各該移位暫存器包括：一啟始電晶體，具有一第一閘極、一第一源極以及一第一汲極，該第一閘極耦接至前一級移位暫存器，而該第一源極耦接至一啟始訊號；一輸出電晶體，具有一第二閘極、一第二源極以及一第二汲極，該第二閘極耦接至該第一汲極，該第二源極輸出一掃描訊號，而該第二汲極耦接至一第一時脈訊號，其中該第二閘極與該第二源極之間的電容值(Cgs)大於該第二閘極與該第二汲極之間的電容值(Cgd)；一電容器，耦接於該第二源極與該第二閘極之間，其中該第二閘極與該第二源極之間的電容值(Cgs)與該電容器之電容值(C)之比例介於1：100至37：100之間；一第一下拉電路，耦接至該第二閘極；以及一第二下拉電路，耦接至該第二源極。
2. 如申請專利範圍第1項所述之移位暫存裝置，其中該輸出電晶體為底閘極電晶體。
3. 如申請專利範圍第2項所述之移位暫存裝置，其中該第二源極包括多個彼此連接的源極分支，而該第二汲極包括多個彼此連接的汲極分支，該些源極分支與該些汲極分支彼此電性絕緣，且該些源極分支的數量大於該些汲極分支的數量。
4. 如申請專利範圍第2項所述之移位暫存裝置，其中該些源極分支與該第二閘極的重疊面積大於該些汲極分支與該第二閘極的重疊面積。
5. 如申請專利範圍第1項所述之移位暫存裝置，其中該輸出電晶體為頂閘極電晶體。
6. 如申請專利範圍第5項所述之移位暫存裝置，其中該第二源極包括多個彼此連接的源極分支，而該第二汲極包括多個彼此連接的汲極分支，該些源極分支與該些汲極分支彼此電性絕緣，且該些源極分支的數量大於該些汲極分支的數量。
7. 如申請專利範圍第5項所述之移位暫存裝置，其中該些源極分支與該第二閘極的重疊面積大於該些汲極分支與該第二閘極的重疊面積。
8. 如申請專利範圍第1項所述之移位暫存裝置，其中該輸出電晶體具有一半導體層，且該半導體層與該閘極的面積比例約為0.001至0.9。
9. 如申請專利範圍第1項所述之移位暫存裝置，其中該第二閘極為一矩形閘極，而該半導體層為一矩形半導體層。
10. 如申請專利範圍第9項所述之移位暫存裝置，其中該矩形閘極為一正方形閘極，而該半導體層為一正方形半導體層。
11. 如申請專利範圍第9項所述之移位暫存裝置，其中該矩形閘極為一長方形閘極，而該半導體層為一長方形半導體層。
12. 如申請專利範圍第11項所述之移位暫存裝置，其 中該些源極分支與該些汲極分支的延伸方向平行於該矩形閘極的二短邊，且該些源極分支與該些汲極分支分別從該矩形閘極的二長邊延伸至該半導體層上。
13. 如申請專利範圍第9項所述之移位暫存裝置，其中該矩形閘極的至少一邊與該矩形半導體層的一邊的最短距離大於3微米。
14. 如申請專利範圍第1項所述之移位暫存裝置，其中該些源極分支與該些汲極分支的延伸方向彼此平行。
15. 如申請專利範圍第1項所述之移位暫存裝置，其中該半導體層包括多個彼此獨立之半導體圖案，且任二相鄰的該些半導體圖案之間維持一間隙。
16. 如申請專利範圍第15項所述之移位暫存裝置，其中該間隙約為3微米至100微米。
17. 一種主動陣列基板，包括：一基板，具有一主動區以及一週邊電路區；一驅動電路，位於該基板上並位於該週邊電路區內，該驅動電路包括如申請專利範圍第1項至第17項中任一項所述之移位暫存裝置；以及一主動陣列，位於該基板上並位於該主動區內，與該驅動電路電性連接。