TWI413227B - 靜電放電保護電路及其操作方法 - Google Patents

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Description

靜電放電保護電路及其操作方法
本發明一般相關於積體電路的靜電放電(ESD)保護，較明確地說，相關於高壓容忍ESD保護電路。
積體電路(IC)在製造過程中、組裝及測試期間，或系統應用中會經受靜電放電(ESD)事件。在傳統IC ESD保護架構中，常使用特殊定位電路在數個電力供應匯流排間將ESD電流分流，藉此保護內部元件免於損壞。惟，某些IC容許高於內部電力供應電壓的電壓用於該IC板上待施加的特殊過程技術。可利用堆疊或串聯連接的主動MOSFET定位配置作為該高壓節點與一接地匯流排間的分流電路，而達成此高壓節點的ESD保護。
圖1以示意圖說明一先前技藝ESD保護電路101。ESD保護電路101包括一ESD匯流排(標示為"ESD BUS")、一輸出緩衝電力供應匯流排(標示為"VDD BUS")、一接地匯流排(標示為"VSS BUS")、一觸發電路103、一分流電路105、一輸出入(I/O)墊111，及二極體113及115。假設在該IC的正常操作期間，VDD BUS電力可達到一特定半導體製程技術的最大電力供應電壓。此限制暗示在正常操作中，不會橫越任何MOSFET(金屬氧化物半導體場效電晶體)的閘極氧化物而施加高於此最大供應電壓的任何電壓。在典型的高壓容忍I/O應用中，可由外部將該I/O墊驅動至兩倍於該最大供應電壓的電壓位準。因此，假設在正常操作中ESD BUS可因 I/O墊111經由二極體113而耦合至ESD BUS而維持在相同的高壓位準。在一示範IC應用中，在VDD BUS及ESD BUS上的電壓分別可達到2.75伏及5.5伏的最大電壓。分流電路105包括串聯的NMOSFET軌道定位電晶體107及109。觸發電路103耦合至ESD BUS、VDD BUS及VSS BUS。在IC正常操作期間，觸發電路103在電晶體107的閘極上提供與VDD BUS上的電壓相等的偏壓，及在電晶體109的閘極上提供與VSS BUS上的電壓相等的偏壓，以確保未橫越電晶體107或電晶體109的閘極氧化物而施加超過該最大供應電壓的電壓。當發生一ESD事件時，觸發電路103將一偏壓(相等於ESD BUS上局部供應此等電晶體的電壓)提供至兩電晶體107及109的閘極。I/O墊111分別經由大型ESD二極體113及115而耦合至ESD BUS及VSS BUS。若I/O墊111上有負ESD事件，二極體115則提供從VSS BUS至該I/O墊的高電流ESD路徑。當相對於VSS有正ESD事件施至I/O墊111時，所希望的高電流路徑係從I/O墊111經由二極體113至ESD BUS，及接著經由分流電路105至VSS匯流排。在此ESD事件期間，會有一實質的IR電壓降橫越二極體113，從I/O墊111至ESD BUS，及沿著二極體113與觸發電路103間的ESD BUS。因此，電晶體107及109的閘極收到比I/O墊111的電壓小的偏壓，其有效地增加電晶體107及109的導通電阻。為偏離該較高導通電阻，通常會使用大型的軌道定位電晶體。惟，並不想要使用大型軌道定位電晶體，原因是實施它們需要較多的晶片面積。因此，一ESD保護電路在該ESD電路尺寸減至最小時 亦要減少該ESD電流路徑的導通電阻的需求。
 先前申請案
本發明已於2003年10月10日在美國提出專利申請，申請號為10/684,112。
相關申請案
一相關專利申請案名稱為"Electrostatic Discharge Protection Circuitry and Method of Operation(靜電放電保護電路結構及其操作方法)"，發明人為James W.Miller等人，已於2004年4月20日領證，專利號6,724603且讓渡予本受讓人。
一般而言，本發明係提供一靜電放電(ESD)保護電路，以用於積體電路(IC)中的高壓容忍I/O電路。達成此目的係藉由提供從輸出入(I/O)墊至一觸發電路的路徑而與所希望的高電流ESD路徑分開。此分開路徑從I/O墊至一較小型升壓匯流排(BOOST BUS)包括一小型ESD二極體。該BOOST BUS係用以在一ESD事件期間供應該觸發電路電力。此路徑一ESD事件期間由於該觸發電路中的最小電流消散而有極小的電流流動。該觸發電路控制一分流電路，其具有數個較大型的串聯(或堆疊)定位NMOSFET。該分流電路提供從ESD BUS至VSS BUS的放電路徑。由於該觸發電路中的最小電流消散，因此從I/O墊至BOOST BUS，在I/O墊局部除一二極體壓降之外，僅有極小的IR電壓降。同樣地，從I/O墊至觸發電路，沿著BOOST BUS僅有極小的IR電壓降。最 終結果是增加兩串聯定位NMOSFET的閘極至源極電壓(VGS)，藉此減少各分流電晶體的導通電阻。此改良ESD效能，及減少實施堅固ESD保護電路所需的佈局面積。
圖2根據本發明以示意圖說明一ESD保護電路201。ESD保護電路201包括數個二極體213、215及217、I/O墊211、分流電路205及觸發電路203。二極體213在I/O墊211與一標示為"ESD BUS"的ESD匯流排間耦合。二極體215在I/O墊211與一標示為"VSS BUS"的接地匯流排間耦合。二極體217在I/O墊211與一標示為"BOOST BUS"的升壓匯流排間耦合。在一實施例中，二極體213及217例如可在一NWELL二極體中為P+主動，而二極體215可在一PWELL二極體中為N+主動。二極體217係小於二極體213及215。分流電路205包括數個串聯軌道定位電晶體207及209。電晶體207具有一汲極(耦合至ESD BUS)、一閘極及一源極。電晶體209具有一汲極(耦合至電晶體207的源極)、一閘極及一源極(耦合至VSS BUS)。在所示實施例中，電晶體207的源極及電晶體209的汲極係經由一中間電流端子221而耦合至一標示為"VDD BUS"的電力供應匯流排。在一施至VDD BUS的正ESD事件(相對於VSS)期間，中間電流端子221在此二匯流排間提供一直流ESD電流分流路徑。請注意，在其他數個實施例中，可無中間電流端子221。
在ESD保護電路201的一實施例中，ESD BUS可為一浮動匯流排，在IC內部，不會在IC上直接連接至任何外部墊。 在其他數個實施例中，ESD匯流排可直接連接至一外部墊(例如一5.0伏的高壓電力供應(HVDD)墊)。為移動與一ESD事件相關聯的高電流，通常大體上規定ESD BUS、VDD BUS及VSS BUS的尺寸，以沿著其長度將電阻及最終IR電壓降減至最小。由於在一ESD事件期間通常在BOOST BUS上耦合更小的電流，因此可使此匯流排的尺寸更小。亦可將VSS BUS耦合至IC的一矽基板(未顯示)，以容許該基板與該金屬VSS BUS並聯地導電。
觸發電路203具有：一第一輸入，耦合至BOOST BUS；一第二輸入，耦合至ESD BUS；一第三輸入，耦合至VDD BUS，及一第四輸入，耦合至VSS BUS。觸發電路203具有：一第一輸出208，耦合至電晶體207的閘極；及一第二輸出，耦合至電晶體209的閘極。在IC正常操作期間，觸發電路203在電晶體207的閘極上提供一偏壓(其等於VDD BUS上的電壓)，及在電晶體209的閘極上提供一偏壓(其等於VSS BUS上的電壓)，以確保未橫越電晶體207或電晶體209的閘極氧化物而施加一超過最大供應電壓的電壓。在此等偏壓條件下，應有少量(或無)MOSFET傳導通過電晶體207或209。當偵測到一ESD事件時，觸發電路203會將等於BOOST BUS上電壓的一偏壓提供至電晶體207及209的閘極，及分流電路205會在BOOST BUS與VSS BUS間提供一高電流路徑。以下將參照至圖3更詳細討論觸發電路203。
當相對於VSS的正ESD事件施至I/O墊211時，所希望的高電流ESD路徑係從墊211經由二極體218至ESD BUS局部用 於墊211，接著沿著ESD BUS至分流電路205，再經由分流電路205至VSS BUS。在一典型ESD事件期間，在墊211與VSS BUS間的最大ESD電流可為1至4安培。由於此高電流位準，通常大體上會有IR電壓降橫越二極體213，及沿著ESD BUS至分流電路205。例如，若依一定尺寸製作ESD BUS、VSS BUS、二極體213、電晶體207及電晶體209，俾在一4安培最大電流ESD事件期間I/O墊211電壓相對於VSS達到7伏，則分流電路205局部的ESD匯流排可相對於VSS達到3.5伏，或I/O墊211電壓的一半。在圖1的先前技藝電路中，該觸發電路已在分流電路的兩電晶體207及209的閘極施加此電壓(3.5伏)。加上BOOST BUS以提供觸發電路203電力，及利用圖2的二極體217，可將在I/O墊211的電壓的更大部分施至電晶體207及209的閘極。
在一ESD事件期間，觸發電路203僅驅動電晶體207及209的閘極(以下將參照至圖3更詳細說明)，及吸引極少電流。由於觸發電路在一ESD事件期間的極低電流需求，通常有最小IR電壓降橫越二極體217，及沿著BOOST BUS至觸發電路203。因此，以上引用的範例中，利用在I/O墊211上相對於VSS的7伏電壓，在觸發電路203局部的BOOST BUS上可見到相對於VSS約6伏的電壓。由於觸發電路203在一ESD事件期間由BOOST BUS供應電力，因此亦將由該觸發電路輸出該6伏至電晶體207及209的閘極上。
藉由與希望的高電流ESD路徑分開而提供從I/O墊211至觸發電路203的一路徑，定位電晶體207及209的閘極升壓至 局部ESD BUS電壓以上。此在圖1的ESD保護電路上係一重大改良。用於固定尺寸的串聯定位電晶體，圖2的升壓分流電路相較於圖1的分流電路，由於在兩定位電晶體上的VGS閘極-源極電壓)增加，而在ESD BUS與VSS BUS之間展現較小的導通電阻。此將在一ESD事件期間減低I/O墊上的電壓張力。或者，假設該分流電路導通電阻的設計目標固定，則與圖1的電路相比較，圖2的升壓電路將需要較小的定位電晶體尺寸以符合該目標導通電阻。
雖然圖2的ESD保護電路201僅顯示一I/O墊211與其數個ESD保護二極體213、215及217，但通常沿著BOOST BUS、VDD BUS、ESD BUS及VSS BUS分佈有複數個I/O墊。若出現多個I/O墊，觸發電路203及分流電路205會保護此複數個I/O墊。在其他數個實施例中，可沿著該四個匯流排設置多個觸發電路203及分流電路205，以保護至少一I/O墊。
圖3以示意圖說明圖2中觸發電路203的一實施例。觸發電路203包括一轉動速率偵測器301、一上拉電路303、一電流源305、一下拉級307、一重設級309、一輸出級311及一平衡電路313。暫態觸發電路203係用以經由輸出節點208控制NMOSFET 207的閘壓，及經由輸出節點210控制NMOSFET 209的閘壓。在正常、增加晶片操作電力期間，輸出節點208耦合至VDD BUS，及輸出節點210耦合至VSS BUS，藉此截止該等軌道定位NMOSFET 207及209。在VDD BUS電位的偏壓節點208及在VSS BUS電位的節點210，確保NMOSFET 207及209無一閘極氧化物受應力過度。意即，堆疊式電晶 體207及209未曝露至一電壓，其大於所用特定過程技術的最大供應電壓。在受偵測的暫態ESD事件期間，兩節點208及210皆耦合至BOOST BUS，藉此導通該等軌道定位NMOSFET 207及209，並能使分流電路205將ESD電流從ESD BUS及VDD BUS傳導至VSS BUS。
觸發電路203主要由BOOST BUS及VSS BUS供應電力；因此觸發電路203需要能維持高壓位準(高於最大供應電壓位準)，其可在本文提出的高壓容忍晶片應用的正常操作期間發生於BOOST BUS上。此需要一電路設計能保證在正常晶片操作期間，觸發電路203中使用的MOSFET裝置未在其容許最大操作電壓範圍之外受到偏壓，特別是相對於橫越其閘極氧化物的電壓。
觸發電路203包括一內部節點N4及連接至該內部節點N4的一轉動速率偵測器301。該轉動速率偵測器301包括：一RC級，包括PMOS電阻器325及NMOS電容器326；及一反相級，包括PMOS電阻器327、PMOS驅動電晶體328及NMOS電流源329。在正常晶片操作期間，內部節點N4經由平衡電路313的PMOS 346而耦合至VDD BUS。因轉動速率偵測器301在內部節點N4與VSS BUS之間連接，因此在轉動速率偵測器301的任何元件上無法發生高壓張力。在一受偵測的ESD事件期間，內部節點N4由上拉電路303往上拉至BOOST BUS電壓，上拉電路303由一電容上拉元件(包括PMOS電容器323)及一導電上拉元件(包括PMOS 321)所組成。該導電上拉元件在BOOST BUS上的電壓衝撞期間支援經由PMOS 323的電容耦合，及藉由一RC電路(包括PMOS電阻器319及PMOS電容器322)的輸出控制。在其他數個實施例中，在該電路中可少掉PMOS電容器323或導電上拉元件321中任一者。
用於表示一ESD事件的快速上升電壓衝撞，轉動速率偵測器301監控內部節點N4上的電壓(因此間接地監控BOOST BUS電壓)。當發生一ESD事件時，由NMOS電容器326使一RC節點N0保持靠近VSS。此藉由PMOS驅動器328將轉動速率偵測器的輸出節點N1提升至VSS以上。因此，啟動含串聯NMOS元件336及337的下拉級307，並將節點N2及N3下拉至VSS。此導通輸出級311中的大型PMOS電晶體341及342，並將兩輸出節點208及210上的電壓提升至BOOST BUS電壓。電晶體341及342作用為切換開關，分別在BOOST BUS與輸出208及210之間提供一電流路徑。
圖3所示轉動速率偵測器301在節點N1上僅提供約10奈米至20奈米的短電壓脈波。為達成該觸發電路合理的長導通時間(達到一微秒或一ESD事件的最大期間)，該輸出級即使在節點N1落回VSS後仍保持導通。達成此目標係藉由在輸出級311的兩PMOS元件341及342大的內部閘極電容，其在一ESD事件的偵測後延遲在節點N2及N3上的電壓上升。用於此等內部閘極電容的充電電流係由電流源305提供。電流源305包括一串聯NMOS級(包括電晶體333及334)及一PMOS電流鏡像(包括電晶體331及332)。為避免從BOOST BUS有直流漏電至VSS，因此僅在一ESD事件期間啟動電流 源305，其緩慢將PMOS 341及342的內部閘極電容充電。一旦在兩節點N2及N3上的電壓超過一輸出級反相器(包括)PMOS電晶體342及NMOS電晶體343)的切換點，該觸發電路輸出節點210即設定回VSS，並將輸出節點208設定成VDD。此亦啟動重設級309。重設級309包括PMOS電晶體339及340，其作用係將節點N2上的電壓重設成BOOST BUS電壓，及節點N3上的電壓重設成VDD，以確保輸出級311中的兩PMOS電晶體341及342完全載止。
圖3的平衡電路313包括三個PMOS電晶體315、345及346，其作用係在該晶片正常操作期間分別在BOOST BUS、輸出節點208及內部節點N4上提供界定完備的電壓位準。
圖4根據本發明另一實施例，以示意圖說明一分佈式ESD保護電路400。ESD保護電路400包括複數個ESD墊單元(由ESD墊單元421及441代表)。各ESD墊單元可為一I/O墊單元的一部分。該複數個ESD墊單元為提供複數個I/O墊適當的ESD保護，視需要而橫越一IC分佈。ESD墊單元421包括分流電路423，數個二極體431、433及435，及I/O墊429。ESD墊單元441包括分流電路443，數個二極體451、453及455，及I/O墊449。一定位電路401包括一觸發電路403及一分流電路405。分流電路405包括串聯定位電晶體407及409，分流電路423包括串聯定位電晶體425及427，及分流電路443包括串聯定位電晶體445及447。在一實施例中，觸發電路403類似於圖3的觸發電路203，並用以控制該複數個ESD墊單元各自分流電路的操作。觸發電路403的一輸出408耦合 至電晶體407的閘極，及一輸出410耦合至電晶體409的閘極。提供一標示為"TRIGGER BUS A"的觸發匯流排，將觸發電路403的輸出408耦合至電晶體425及445的閘極。提供一標示為"TRIGGER BUS B"的觸發匯流排，將輸出410耦合至電晶體427及447的閘極。請注意，圖4中僅說明一觸發電路403，惟，在其他數個實施例中，可多於一觸發電路403。又一實施例中，可獨立地設置觸發電路403(無定位電路405)，其輸出408及410可僅分別連接至TRIGGER BUS A及TRIGGER BUS B。
例如當相對於VSS的正ESD事件施至I/O墊429時，所希望的高電流ESD路徑係從墊429經由二極體433至墊429局部的ESD BUS，接著在兩方向中沿著ESD BUS，最後經由多個分流電路443、423及405而到達VSS BUS。由於觸發電路403在一ESD事件期間致能時吸引極小電流，因此橫越二極體435及沿著I/O墊429與觸發電路403間的BOOST BUS幾乎並無IR電壓降。同樣地，沿著觸發電路403與分流電路423及443間的TRIGGER BUS A及TRIGGER BUS B亦幾乎無IR電壓降。因此，觸發電路403能將多個分流電路元件的控制電極驅動至一電壓位準，其通常大於ESD BUS上的最大電壓位準。
觸發電路403直接驅動局部分流電路405中數個定位電晶體的閘極，及經由TRIGGER BUS A及TRIGGER BUS B驅動遠端分流電流423及443中數個定位電晶體的閘極。一分散式ESD保護電路400的優點為，一單一觸發電路403可驅動 多個遠端分流電流。在ESD單元421及441中需要相當大的額外佈局面積，將數個分開的觸發電路定位以獨特地驅動各分流電路。另一優點為，由於在I/O墊與該觸發電路之間沿著TRIGGER BUS A及TRIGGER BUS B的最小IR降，數個觸發電路可放置成與ESD期間待偵測的I/O墊離開一些距離。在一施至VDD BUS的正ESD事件(相對於VSS)期間，中間電流端子416、428、448在VDD BUS與VSS BUS之間提供數個直流ESD電流分流路徑。請注意，在其他數個實施例中，可無該等中間電流端子416、428、448。
目前為止，請了解已提供的ESD保護電路及方法可用於所有電路類型的墊單元保護，本發明的ESD保護電路亦可依比例縮放至較小的處理幾何結構。
因實施本發明的裝置大部分由熟諳此藝者習知的電子元件及電路所構成，為使了解及明白本發明的重大概念，及為了不混亂及轉移本發明的教示，因此除了上述認為必需的說明外，不再擴大範圍解釋電路細節。
在上述說明書中，已參照至數個特定實施例而說明本發明。惟熟諳此藝者應了解，不用背離本發明如以下請求項中所提出的範圍，亦可作出多種不同的修改及變動。例如，本文所述電晶體可在任何處理技術中實施。用於所述MOS電晶體，改變導電類型及相關聯的信號邏輯係可立即見到的變動。在某些情況中，可使用自然存在的寄生二極體，而非實施分離的二極體。在該等墊單元內及四周的觸發電路、上拉電路結構及二體，其實體定位不影響該電路結構 的功能亦可與所述者不同。因此，該說明書及附圖應視為說明性質(而非限制性質)，希望將所有此類修改均包含在本發明的範圍內。
以上已相關於數個特定實施例說明益處、其他優點及問題的解決方法。惟，該等益處、其他優點及問題的解決方法，及可導致任何益處、優點或解決方法較明確發生或形成的任何元件，不應解釋為任何或所有後附請求項的關鍵、必需或基本的特徵或元件。本文的用詞"包括"、"包含"或其任何其他變化，希望用以涵蓋一非排他的包容性，俾便包括一元件表單的過程、方法、物品或裝置，不僅包括該等元件，亦可包括其他在此類過程、方法、物品或裝置未明確列出或內在者。本文的用詞"一"或"一個"定義為一個或至少一個。本文的用詞"複數個"定義為兩個或至少兩個。本文的用詞"另一"定義為至少一第二個或更多。本文的用詞"包含"及/或"具有"定義同"包括"(即開放語言)。本文的用詞"耦合"定義同"連接"(雖然非必然是直接地，及非必然是機械地)。
201,400‧‧‧靜電放電保護電路
203,403‧‧‧觸發電路
205,405,423,443‧‧‧分流電路
207,209‧‧‧軌道定位NMOSFET
208,210‧‧‧輸出節點
211‧‧‧輸出入(I/O)墊
213,215,217‧‧‧ESD保護二極體
221,416,428,448‧‧‧中間電流端子
301‧‧‧轉動速率偵測器
303‧‧‧上拉電路
305‧‧‧電流源
307‧‧‧下拉級
309‧‧‧重設級
311‧‧‧輸出級
313‧‧‧平衡電路
315,319,332,339,340,341,342,345,346‧‧‧PMOS電晶體
321‧‧‧導電上拉裝置
322,323‧‧‧PMOS電容器
325,327‧‧‧PMOS電阻器
326‧‧‧NMOS電容器
328‧‧‧PMOS驅動電晶體
329‧‧‧NMOS電流源
333,334,343‧‧‧NMOS電晶體
336,337‧‧‧NMOS裝置
401‧‧‧定位電路
407,409,425,427,445,447‧‧‧電晶體
408,410‧‧‧輸出
421‧‧‧ESD墊單元
429,449‧‧‧I/O墊
431,433,435,451,453,455‧‧‧二極體
本發明係藉由數個範例加以說明，但未受附圖限制，附圖中相似參考數字表示相似元件。
圖1以示意圖說明一先前技藝ESD保護電路。
圖2根據本發明以示意圖說明一ESD保護電路。
圖3以示意圖說明與圖2的ESD保護電路配合使用的一觸發電路的實施例。
圖4根據本發明的另一實施例，以示意圖說明一分散式ESD保護電路。
熟諳此藝者應了解，附圖中的元件係為簡化及清楚而繪出，不必然依比例繪製。例如，圖中一些元件的面積可較其他元件誇大，以有助於改進對本發明實施例的了解。
201‧‧‧靜電放電(ESD)保護電路
203‧‧‧觸發電路
205‧‧‧分流電路
207,209‧‧‧軌道定位NMOSFET
208,210‧‧‧輸出節點
211‧‧‧輸出入(I/O)墊
213,215,217‧‧‧ESD保護二極體
221‧‧‧中間電流端子

Claims (3)

  1. 一種積體電路，包括：一第一匯流排；一第二匯流排；一第三匯流排；一第四匯流排；一分流電路，其包括複數個在堆疊配置中之電晶體，該分流電路具有複數個控制端子，一第一電流端子耦合至該第一匯流排，一第二電流端子耦合至該第二匯流排，及一中間端子耦合至該第四匯流排，其中令該分流電路導電，為來自一靜電放電(ESD)事件之電流，提供從該第一匯流排至該第二匯流排之放電路徑；一觸發電路，其具有一第一輸出，耦合至該分流電路之複數個控制端子之第一控制端子以提供一第一控制信號，及具有一第二輸出，耦合至該分流電路之複數個控制端子之第二控制端子以提供一第二控制信號，該觸發電路耦合至該第三匯流排；以及一墊子，該墊子耦合至該第一匯流排、第二匯流排及第三匯流排。
  2. 一種用於一靜電放電(ESD)保護電路之觸發電路，該觸發電路包括：一偵測電路，耦合至一接地匯流排與一內部節點，該偵測電路用以偵測一ESD事件；一內部節點，該偵測電路經由該內部節點偵測一ESD 事件；以及一上拉電路，耦合至該內部節點，一升壓匯流排，與一正電力供應電壓匯流排；其中在正常操作期間，該內部節點耦合至該正電力供應電壓匯流排；以及其中在一ESD事件期間，該內部節點經由一上拉電路而耦合至該升壓匯流排，在該ESD事件期間，該升壓匯流排係處於一較高於該正電力供應電壓匯流排之電壓。
  3. 一種操作(靜電放電)ESD電路之方法，該方法包括：對偵測一ESD事件作出回應，以一大體上等於一積體電路之一升壓匯流排電壓之電壓，分別將一第一控制信號及一第二控制信號提供至一分流電路之第一控制端子及第二控制端子，其中在該電壓之第一控制信號及第二控制信號令該分流電路導電，將該ESD事件之電流從一ESD匯流排放電至一接地匯流排；以及在一積體電路之正常操作期間，提供在一正電力供應電壓之該第一控制信號及在接地之該第二控制信號，其中在該ESD事件期間，該升壓匯流排之電壓高於該正電力供應電壓。
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