TWI412105B - 具有階層式電容器之積體電路系統及其製造方法 - Google Patents

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Description

具有階層式電容器之積體電路系統及其製造方法
本發明關於積體電路系統，尤關於一種包括階層式電容器的積體電路系統。
積體電路在當今的許多消費類電子產品，例如手機、攝像機、攜帶型音樂播放器、印表機、電腦、定位設備中都有應用。積體電路可包括主動元件、被動元件及其互連線的組合。
晶片上電容器(on-chip capacitor)是積體電路的重要元件。這些電容器用於多種目的，包括旁路(bypass)以及針對類比和射頻積體電路應用的電容匹配等。由於傳統的平面電容器(例如金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器)需要額外的製程步驟和遮罩(mask)，因此最近出現的具有叉指(inter-digitated)金屬結構的後段製程(back-end-of-line；BEOL)垂直自然電容器(vertical natural capacitor；VNCAP)已變成應用於先進CMOS和BiCMOS射頻技術之具吸引力的選擇。但是，隨著技術的不斷進步，人們期望增加VNCAP結構的單位電容並提升VNCAP結構的品質因子。
因此，設計人員開始利用最小長度寬度和間隔設計規則來開發VNCAP結構的金屬內電容，以增加VNCAP結構的單位電容。不幸的是，因為後段製程流程中低介電常數材 料和超低介電常數材料(例如為了減少RC延遲)的聚集，即使製造最小設計規則金屬線，仍大大降低了金屬內電容的增益。
因此需要提供一種可靠的積體電路系統、製造方法和元件設計來改善積體電路系統的VNCAP可靠性性能，增加單位電容，減小電阻和/或提升品質因子。鑒於日益加劇的商業競爭壓力以及不斷增長的消費者預期和市場上產品差異化的日漸縮小，解決上述問題變得極為迫切。此外，降低成本、提高效率和性能以及應付競爭壓力的需要更增加了解決上述問題的緊迫性。
長期以來人們一直在試圖解決上述問題，但現有發展未給出任何教導或啟示，因此，對於本領域的技術人員，上述問題一直未能得到解決。
本發明提供一種積體電路系統的製造方法，包括：提供包括前段製程電路的基板；採用第一設計規則在上述基板上方形成包括第一指狀結構和第二指狀結構的第一組金屬層，該第一組金屬層未形成指狀結構導通孔；採用第二設計規則在上述第一組金屬層上方形成包括第一指狀結構、第二指狀結構和指狀結構導通孔的第二組金屬層，該第二設計規則大於上述第一設計規則；互連上述第一組金屬層和第二組金屬層，以形成電容器。
本發明提供一種積體電路系統，包括：包括前段製程電路的基板；位於該基板上方的第一組金屬層，該第一組 金屬層包括第一指狀結構和第二指狀結構，且該第一組金屬層的構造遵循第一設計規則且不具有指狀結構導通孔；位於該第一組金屬層上方的第二組金屬層，該第二組金屬層包括第一指狀結構、第二指狀結構和指狀結構導通孔且該第二組金屬層的構造遵循第二設計規則，且該第二設計規則大於上述第一設計規則；以及上述第一組金屬層與第二組金屬層互連以形成電容器。
在本發明的某些實施例中，在上述步驟或元件之外可具有其他步驟或元件，或者採用其他步驟或元件替代上述步驟或元件。本領域的技術人員在參照附圖閱讀下列詳細說明之後將明白上述步驟或元件。
下面詳細描述實施例以使本領域的技術人員能夠製造和使用本發明。基於本揭露可使其他實施例顯而易見，並且可作系統、流程或機械的變化而不背離本發明範圍。
下面的描述中給出諸多特定細節以利於充分理解本發明。不過，顯而易見的是可在不具有這些特定細節的情況下實施本發明。為避免模糊本發明，對一些已知的電路、系統組構和流程步驟地均不作詳細揭露。
顯示系統實施例的附圖是半示意圖，並非按比例繪製。更詳細地說，為清楚起見，圖中對一些尺寸進行放大顯示。同樣，儘管為了描述方便，附圖部分的視圖通常都顯示類似的方位，但圖中的此類描述大多是隨意的。一般而言，可在任意方位下執行本發明。
出於清楚、簡化和便於理解的目的，對於所揭露的具有一些共同特徵的多個實施例，彼此類似的特徵通常採用類似的參考術語。
需要說明的是，這裏將術語“水平”定義為與基板傳統平面或表面平行的平面，而不考慮其定向。術語“垂直”指垂直於上述水平面的方向。“上方”、“下方”、“底部”、“頂部”、“側面”、“高於”、“低於”等術語都相對水平面定義，如附圖所示。術語“在…之上”意味著元件之間直接接觸。
這裏所用的術語“製程”包括形成所描述結構所需的金屬或光阻材料的沈積、圖案化、曝光、顯影、蝕刻、清洗和/或上述材料或光阻材料的移除等步驟。
這裏所用的術語“例子”或“例示”是指舉例說明。並不一定將“例子”或“例示”的實施例解釋為優於其他設計或實施例。
這裏所用的術語“第一”、“第二”、“第三”僅出於描述元件之間差別的目的，而不應解釋為限制本發明的範圍。
這裏所用的術語“間距”是指圖案中特徵之間邊到邊的距離。例如，可將“間距”定義為大致等於：(指狀結構的寬度)加(相鄰指狀結構元件之間的間隔)。
這裏所用的術語“導通孔(via)密度”是指導通孔(例如帶狀結構導通孔(strap via)和/或指狀結構導通孔(finger via))佔用的面積除以該導通孔與導通孔之間的 間隔的總面積。
這裏所用的術語“帶狀結構導通孔”是指直接接觸第一帶狀結構或第二帶狀結構的垂直相鄰組構的電性互連。
這裏所用的術語“指狀結構導通孔”是指直接接觸第一指狀結構或第二指狀結構的垂直相鄰組構的電性互連。
應當理解的是，附圖中代表導通孔的圓圈僅代表這些導通孔的中心，這些導通孔的形狀通常為正方形。
這裏所用的術語“最小尺寸”是指當前工藝技術節點所允許的最小可重複特徵尺寸。
出於揭露目的，這裏所用的術語“前段製程”(front-end-of-line；FEOL)指的是從初製晶圓(wafer start)直到接觸蝕刻(contact etch)的製程步驟，包括主動元件結構和被動元件結構的製造。
出於揭露目的，這裏所用的術語“後段製程”(back-end-of-line；BEOL)指的是從接觸金屬直到電性測試之前的完成晶圓的製程步驟，可包括BEOL金屬化層的形成，以在包括FEOL結構的基板上方形成電容器結構。
出於揭露目的，如果第一設計規則(design rule；DR)等於當前工藝技術節點所允許的最小可重複尺寸，則將其稱為1x組構，第二設計規則可為1x的2倍(2*1x)或者是2x組構，第三設計規則可為大於2x或者是“>2x”組構，例如4x。因此，本領域的技術人員很容易瞭解，如果1x設計規則最小尺寸約為50奈米，則2x設計規則最小尺寸約為100奈米，大於2x設計規則最小尺寸大致大於100 奈米，例如，4x設計規則最小尺寸約為200奈米。
應當理解的是，這裏所用的設計規則、定義和術語僅為例示，本領域的技術人員很容易理解可使用其他設計規則、定義和術語來描述上述技術、系統、元件和方法。
下列實施例通常涉及積體電路系統的形成，該積體電路系統包括由混合金屬層形成的後段製程階層式電容器結構，其中，一些金屬層形成有指狀結構導通孔，而另一些金屬層沒有形成指狀結構導通孔。表I提供了三種不同的65奈米六層VNCAP結構的實驗資料，上述三種結構分別為：1)M1x層和M2x層不具有指狀結構導通孔；2)M1x層和M2x層都具有指狀結構導通孔；3)M1x層不具有指狀結構導通孔，但M2x層具有指狀結構導通孔。
表I清楚描述了如何透過不具有導通孔的金屬層和具有導通孔的金屬層的混合來提高BEOL電容器結構的總單位電容(注意上述65奈米VNCAP設計的(3)結構)。而且， 本發明人發現，利用混合不具有導通孔的金屬層和具有導通孔的金屬層的VNCAP設計可不犧牲電容密度而提升電容器可靠性和射頻性能。
作為例示描述者，本實施例可藉由形成不具有指狀結構導通孔的第一組金屬化層(例如遵循1x設計規則鄰近基板形成的金屬化層)來製造BEOL階層式電容結構，以增加1x級的密度和電容。由於1x指狀結構能夠以1x最小設計規則形成而無需透過放寬規則來避免導通孔短路，因而1x級實現了密度和電容的增加。
在1x級上方(例如2x級和/或大於(>)2x級)形成的金屬化層可形成有指狀結構導通孔。更具體地說，在1x級上方形成的金屬層群組可包括位於金屬層群組內垂直相鄰的金屬層指狀結構之間的最佳化指狀結構導通孔密度，其中，各金屬層垂直堆疊群組使用加大的金屬線設計規則。
藉由使用與各金屬層群組及其導通孔相關的最小設計尺寸而以加大的金屬線設計規則來最佳化各金屬層群組的導通孔密度，藉此可最佳化垂直相鄰層之間的導通孔的總面積，降低導通孔電阻，並增加BEOL VNCAP結構的有效電容器板面積，從而提升VNCAP結構的可靠性。而且，藉由以加大的金屬線設計規則來最佳化各金屬層群組的導通孔密度，本實施例可克服因為增加導通孔密度而產生之VNCAP的下列相關問題：不同設計規則金屬線的使用，由於導通孔突出和/或錯位引起短路而導致的元件可靠性問題，以及由於BEOL電容器中聚積低介電常數材料和超低介 電常數(Lo-k)材料而導致的低單位電容。此外，這裏揭露的實施例藉由降低總導通孔電阻而增加和/或提升了BEOL電容器結構的品質因子。本領域的技術人員很容易瞭解，上述方面將有利於提升VNCAP的總體可靠性能。
第1至8圖例示形成積體電路系統的實施例，但其不應解釋為限制本發明。應當理解的是，現有技術中已知的多個製程可在第1至8圖之前或之後執行，這裏不作重複。而且，應當理解的是，可對下述製程和/或實施例作修改、添加和/或省略而不背離所請求保護主體的範圍。例如，下述製程和/或實施例可包括更多或更少的步驟或其他步驟。此外，可以任意順序執行步驟而不背離本發明的範圍。
而且，應當瞭解的是，本發明的積體電路系統可包括任意數目的主動元件結構和/或被動元件結構。該積體電路系統中的例示元件可包括處理器部件、記憶體部件、邏輯部件、數位部件、類比部件、混合信號部件、電源部件、射頻部件(例如RF CMOS電路)、數位信號處理器部件、電阻部件、電感部件、電容部件、微機電部件、光學感測器部件等等，並可根據實際需要進行多種構造和佈置。
此外，應當理解，可在一個媒介上一次準備一個或多個積體電路系統，並可在以後的製造階段將其分為單個或多個積體電路封裝元件。
第1圖顯示依據本發明實施例在後段製程製造階段的積體電路系統100的局部俯視圖，該積體電路系統100包括第一組金屬化層114。
通常，該積體電路系統110可包括在基板102上方形成的階層式VNCAP結構。舉例而言，基板102可以是自晶圓切割的單個晶片乃至300奈米的半導體晶圓，其中在該半導體晶圓上形成有任意數目的主動和/或被動元件結構(例如前段製程電路103)且可形成其互連線。
一般而言，上述VNCAP結構可由後段製程金屬層形成，例如金屬層M1-Mx，這裏的x為大於1的正整數。本領域的技術人員很容易瞭解，可以對這些金屬層分組以包括一個或多個由逐漸增大的金屬層構成的垂直堆疊群組，其中各群組中的金屬層彼此平行並與基板102平行。
本實施例描述在基板102上方形成的第一組金屬化層114，其包括第一帶狀結構104、第二帶狀結構106、第一指狀結構108、第二指狀結構110以及帶狀結構導通孔112。本領域的技術人員很容易瞭解，可在相同和不同金屬層的上述帶狀結構、指狀結構和導通孔之間形成介電材料(為了清楚起見未圖示)。第一組金屬化層114也可稱作金屬層。
通常，可將一個或多個第一組金屬化層114(例如第一金屬化層(M1)、第二金屬化層(M2)、第三金屬化層(M3)、第四金屬化層(M4)和/或第五金屬化層(M5))彼此垂直堆疊，從而形成一組金屬層。但是，應當瞭解的是，可以採用任意數目(例如一個或多個)的金屬化層來獲得具有策略上設計電容值的VNCAP結構。而且，本領域的技術人員很容易瞭解，與基板102直接相鄰的第一組金屬化層114(例 如第一金屬化層M1)可通過帶狀結構導通孔112與形成於基板102上面和/或內部的前段製程電路結構(例如主動元件和被動元件)電性連接。
在至少一個實施例中，具有相對極性的第一帶狀結構104和第二帶狀結構106可彼此錯開、平行或相對。這種情況下，第一帶狀結構104可具有第一極性(例如負極)並且第二帶狀結構具有第二極性(例如正極)，反之亦然。在一些實施例中，第一帶狀結構104和第二帶狀結構106可比第一指狀結構108和第二指狀結構110寬，以容納特定構造或密度的帶狀結構導通孔112。但是，本領域的技術人員很容易瞭解，第一帶狀結構104和第二帶狀結構106的形狀或尺寸只需由VNCAP結構的設計規格限制。而且，本領域的技術人員也很容易瞭解，可通過一個或多個帶狀結構導通孔112電性互連兩相鄰層(例如M1和M2)的第一帶狀結構104，並通過一個或多個帶狀結構導通孔112電性互連兩相鄰層的第二帶狀結構106。
作為例示描述而言，本實施例描述的第一帶狀結構104和第二帶狀結構106通過42個帶狀結構導通孔112將相鄰層的各帶狀結構與每一層的每一帶狀結構互連。但是，應當理解的是，本文上述實施例的帶狀結構導通孔112的數目不受前述例子的限制。在至少一個實施例中，帶狀結構導通孔112的數目可更多或更少，並可隨元件設計參數、改進單位電容的需要、提升品質因子的需要、降低導通孔電阻的需要和/或確保不同層的帶狀結構良好的電性 互連的需要而變化。而且，應當理解，用於連接兩相鄰層的第一帶狀結構104的帶狀結構導通孔112的數目不必與用於連接兩相鄰層的第二帶狀結構106的帶狀結構導通孔112的數目相同。
在至少一個實施例中，在第一帶狀結構104和/或第二帶狀結構106上方形成的帶狀結構導通孔112的數目和/或密度可大致等於第一組金屬化層114的最小設計規則所允許的帶狀結構導通孔112的最大數目或密度。本發明人發現，增加和/或最大化帶狀結構導通孔112的數目和/或密度可提升VNCAP的品質因子。
自第一帶狀結構104和第二帶狀結構106分別伸出第一指狀結構108和第二指狀結構110，其中，彼此交替的指狀結構連接至第一帶狀結構104和第二帶狀結構106，從而形成叉指(inter-digitated)結構。因此，第一指狀結構108和第二指狀結構110彼此分隔，並交替連接第一帶狀結構104或第二帶狀結構106，從而形成具有第一極性和第二極性的交替件/指狀結構。本領域的技術人員很容易瞭解，各第一組金屬化層114的第一指狀結構108和第二指狀結構110的數目可隨元件設計參數(例如當前的工藝技術節點)、改進單位電容的需要和/或提升品質因子的需要而變化。
第一組金屬化層114的設計通常依賴於設計規則最小尺寸(或基礎規則尺寸)。更詳而言之，可遵循1x最小寬度、1x最小間隔和/或1x最小間距設計規則來設計第一指 狀結構108、第二指狀結構110和帶狀結構導通孔112的任一個，1x最小寬度、1x最小間隔和/或1x最小間距設計規則可由所使用製程的設計規則確定。例如，1x設計規則最小尺寸可定義為當前工藝技術節點所允許的最小可重複特徵尺寸。不過，本領域的技術人員應瞭解，當當前工藝技術節點無法滿足設計規則最小尺寸時，可藉由使用比積體電路系統100的佈局設計中設計規則最小尺寸稍高的推薦規則值(例如放寬的設計規則1.5x)來提高良率，代價是減少了單位面積的電容。
在至少一個實施例中，第一指狀結構108、第二指狀結構110和帶狀結構導通孔112可藉由1x設計規則(DR)方案而形成。本揭露中也可將1x設計規則稱為第一設計規則。通常，指狀結構和導通孔之間的寬度、間隔和/或間距會保持在第一組金屬化層114的1x設計規則最小尺寸，以在降低總導通孔電阻的同時最大化指狀結構之間的密度和內層電容。
本領域的技術人員應當瞭解，如果1x設計規則最小尺寸約為50奈米，則2x設計規則最小尺寸約為100奈米，且4x設計規則最小尺寸約為200奈米，以此類推。本揭露中，可將2x設計規則和4x設計規則分別稱為第二設計規則和第三設計規則。由本揭露顯而易見，上述第一設計規則不同於第二和第三設計規則。一般而言，上述第二設計規則大於第一設計規則，而上述第三設計規則大於第二設計規則。在這種情況下，上述第一設計規則可代表當前工 藝技術節點形成特徵的最小尺寸。
不過，應當理解的是，各第一指狀結構108、第二指狀結構110和帶狀結構導通孔112的1x設計規則最小尺寸寬度、間隔和/或間距僅受用於形成叉指結構(例如第一組金屬化層114)的當前技術節點製程(例如45奈米、32奈米或更小)及製造設備的限制。
本發明人發現，使用1x設計規則最小尺寸的指狀結構和導通孔的互連在次90奈米製程中變得越來越複雜。通常，在次90奈米製程中，在1x設計規則最小尺寸形成的導通孔和指狀結構會出現突出或錯位，這些突出或錯位會導致短路，從而對VNCAP結構的可靠性產生不利影響。例如，由於各第一組金屬化層114中呈叉指排列的垂直堆疊指狀結構彼此平行，從一層至下一層的互連導通孔和/或指狀結構的任何錯位都會導致不希望看到的電容變化和短路。
本發明人藉由在第一組金屬化層114的第一指狀結構108和第二指狀結構110的相鄰層之間不形成任何導通孔來解決這個問題。例如，在第一金屬化層(M1)和第二金屬化層(M2)之間未形成任何導通孔以互連第一指狀結構108和第二指狀結構110的垂直堆疊指部。由此，本發明人找到了方法來避免因突出和/或錯位的導通孔所引起的短路、電容變化和可靠性問題。
而且，發明人發現，藉由形成第一指狀結構108和第二指狀結構110的垂直相鄰層(其間並無導通孔)，可遵循 1x設計規則最小尺寸可靠地形成第一組金屬化層114。由於在第一指狀結構108和第二指狀結構110的垂直相鄰層之間並無形成導通孔，因而無需藉由放寬第一組金屬化層114的1x設計規則最小尺寸來避免導通孔突出和/或錯位引起的短路、電容變化和可靠性問題。此外，透過形成在第一指狀結構108和第二指狀結構110的垂直相鄰層之間並無導通孔的VNCAP結構，使第一組金屬化層114的1x設計規則最小尺寸無需放寬，因而增加了第一組金屬化層114的密度和單位電容。
由於先前的方法總是試圖透過減少各1x級導通孔的間隔來增加導通孔數量，從而增加1x級內的單位電容，如表II例示的實驗資料所示，因此本發明非常值得注意。
此外，本發明人發現，藉由最大化形成在第一帶狀結構104和第二帶狀結構中的帶狀結構導通孔112的數目或密度，可以抵銷或改善由於在第一指狀結構108和第二指狀結構110的相鄰層之間未形成導通孔所帶來的不利影響(例如品質因子的降低)。最大化第一帶狀結構104和第二帶狀結構中的帶狀結構導通孔112的數目或密度有利於降低VNCAP結構的電阻，從而提升VNCAP結構的品質因子。例如，可使用1x設計規則最小尺寸和/或加大第一帶狀結 構104和第二帶狀結構106以容納更多的帶狀結構導通孔112，從而最大化帶狀結構導通孔112的數目或密度。
本領域的技術人員很容易瞭解，第一帶狀結構104、第二帶狀結構106、第一指狀結構108、第二指狀結構110和帶狀結構導通孔112可由提供低電阻至電流通路的導電材料所形成，例如金屬材料或半導體材料。而且，指狀結構的材料成分可彼此不同，帶狀結構和帶狀結構導通孔同樣如此。此外，指狀結構、帶狀結構和帶狀結構導通孔的材料成分也無需相同。
另外，沈積在階層式VNCAP結構周圍的介電材料可包括能夠承受電場並作為絕緣體使導體彼此隔離的任意類型的材料。在至少一個實施例中，上述介電材料可包括低介電常數材料，例如介電常數值約在3.9以下的介電材料。其他實施例中，介電材料可包括多種具有不同介電常數的介電材料，以最佳化VNCAP結構的電容值。
不過，應當理解的是，上述例子並非限制本發明，導電材料和介電材料的選擇僅受元件設計和製程的限制。
虛線方框4所界定的區域係由第4圖放大顯示，並於後文有進一步描述。
第2圖顯示依據本發明實施例在後段製程製造階段的積體電路系統100的局部俯視圖，該積體電路系統100包括第二組金屬化層210。第2圖所描述的構造類似第1圖，因此下面僅描述二者之間的區別，以避免贅述。
本實施例的第二組金屬化層210包括在第4圖的第一 組金屬層400上方形成的第一帶狀結構200、第二帶狀結構202、第一指狀結構204、第二指狀結構206以及帶狀結構導通孔208。本領域的技術人員很容易瞭解，可在相同或不同金屬層的帶狀結構、指狀結構和導通孔之間形成介電材料(未圖示)。第二組金屬化層210可稱為金屬層。在一個實施例中，第二組金屬化層210的金屬線的厚度是第1圖所示的第一組金屬化層114的金屬線的厚度的兩倍。
通常，可將一個或多個第二組金屬化層210，例如第五金屬化層(M5)、第六金屬化層(M6)和/或第七金屬化層(M7)，予以垂直堆疊而形成一組金屬層。但是，應當理解，可以採用任意數目的第二組金屬化層210來獲得具有期望電容值的VNCAP結構。
而且，本領域的技術人員很容易瞭解，與第一組金屬層400直接相鄰的第二組金屬化層210可通過帶狀結構與第一組金屬層400的頂部金屬層電性連接。例如，最底下的帶狀結構導通孔208連接第1圖中最上面的帶狀結構導通孔112(亦即，帶狀結構導通孔208橋接於第1圖的第一組金屬化層114和第二組金屬化層210之間)。在至少一個實施例中，與最上面的帶狀結構導通孔112互連的帶狀結構導通孔208可形成為雙鑲嵌(dual damascene)結構的一部分，其中，該雙鑲嵌結構形成帶狀結構導通孔208與第一帶狀結構200和/或帶狀結構導通孔208與第二帶狀結構202。
某些實施例中，第一帶狀結構200和第二帶狀結構202 可比第一指狀結構204和第二指狀結構206寬，以容納特定構造或密度的帶狀結構導通孔208。但是，本領域的技術人員很容易瞭解，第一帶狀結構200和第二帶狀結構202的形狀或尺寸僅受VNCAP結構的設計規格限制。由本揭露顯而易見，可通過一個或多個帶狀結構導通孔208電性互連兩相鄰層(例如M6和M7)的第一帶狀結構200，並通過一個或多個帶狀結構導通孔208電性互連兩相鄰層的第二帶狀結構202。
作為例示描述而言，本實施例描述的每一個第一帶狀結構200和第二帶狀結構202分別通過14個帶狀結構導通孔208使每一層的每一帶狀結構與相鄰層的各帶狀結構互連。但是，應當理解的是，本實施例所用的帶狀結構導通孔208的數目不受前述例子的限制。在至少一個實施例中，帶狀結構導通孔208的數目可更多或更少，並可隨元件設計參數、改進單位電容的需要、提升品質因子的需要、減小導通孔電阻的需要和/或確保不同層的帶狀結構良好的電性互連的需要而變化。而且，應當理解，用於連接兩相鄰層的第一帶狀結構200的帶狀結構導通孔208的數目不必與用於連接兩相鄰層的第二帶狀結構202的帶狀結構導通孔208的數目相同。
在至少一個實施例中，形成在第一帶狀結構200和/或第二帶狀結構202上方的帶狀結構導通孔208的數目和/或密度可大致等於依據2x最小尺寸設計規則組構所允許的帶狀結構導通孔208的最大數目或密度。本發明人發 現，增加和/或最大化帶狀結構導通孔208的數目和/或密度可提升VNCAP的品質因子。
儘管本實施例描述特定數目的第一指狀結構204和第二指狀結構206，但是本領域的技術人員很容易瞭解，各第二組金屬化層210可包括任意數目的第一指狀結構204和第二指狀結構206。例如，第一指狀結構204和第二指狀結構206的數目可隨元件設計參數(例如當前的工藝技術節點)、改進單位電容的需要和/或提升品質因子的需要而變化。
通常，第一指狀結構204、第二指狀結構206和帶狀結構導通孔208較宜具有可由所使用的製程設計規則(例如第二設計規則)所確定的最小寬度、最小間隔和最小間距。例如，在至少一個實施例中，可使用2x設計規則組構來形成第一指狀結構204、第二指狀結構206和帶狀結構導通孔208。通常，對於第二組金屬化層210而言，較宜將於2x設計規則組構的指狀結構和導通孔之間的寬度、間隔和/或間距保持在2x設計規則最小尺寸，以最大化指狀結構之間的密度和內層電容，並減小總導通孔電阻。
不過，應當理解，各第一指狀結構204、第二指狀結構206和帶狀結構導通孔208的2x設計規則最小尺寸寬度、間隔和/或間距僅受形成叉指結構(例如第二組金屬化層210)的當前技術節點(例如45奈米、32奈米或更小)的製程與製造設備的限制。而且，應當理解，第一指狀結構204、第二指狀結構206和帶狀結構導通孔208可根據設計 要求(例如為了提升VNCAP結構的品質因子或可靠性)單獨或集體形成超過2x設計規則最小尺寸的寬度或間隔尺寸(例如放寬的設計規則組構)。
對於本領域技術人員而言顯而易見的是，允許第一指狀結構204、第二指狀結構206和帶狀結構導通孔208的寬度或間隔尺寸超過2x設計規則尺寸的寬鬆設計容差有利於放寬系統的製程自由度，從而能夠使更多產品通過電性測試並滿足元件可靠性要求。
值得注意的是，藉由使用2x設計規則形成第二組金屬化層210，可最大限度地減輕在1x設計規則級所發生的由於導通孔突起或錯位引發的問題。因此，本發明人發現，可在第一指狀結構204和第二指狀結構206的垂直相鄰層之間形成一個或多個指狀結構導通孔212，並具有降低之導通孔突起和/或錯位的發生率。
通常，本實施例的各指狀結構導通孔212能以與彼此有關之方式形成，以使其構造有利於增加VNCAP結構的單位電容、減小電阻並提升品質因子。在至少一個實施例中，可形成具有大約為2x設計規則最小尺寸的寬度和間隔的各指狀結構導通孔212。本領域的技術人員很容易瞭解，指狀結構導通孔212的2x規則最小尺寸配置可最大化第二組金屬化層210的密度和電容。而且，應當理解，各指狀結構導通孔212的寬度、間隔和/或間距僅受形成垂直互連的叉指結構的當前技術節點(例如45奈米、32奈米或更小)製程與製造設備的限制。
此外，應當理解，指狀結構導通孔212可根據設計要求(例如為了提升VNCAP結構的品質因子或可靠性)單獨或集體形成為具有超過2x設計規則最小尺寸的寬度或間隔尺寸(例如採用保守地間隔開之導通孔的放寬的設計規則)。採用保守間隔構造的指狀結構導通孔212有助於避免相鄰的指狀結導通孔212之間發生短路。
一些實施例中，形成於第一指狀結構204和第二指狀結構206上方的各指狀結構導通孔212可相互錯開，以便剖視時兩相鄰指狀結構導通孔212不會重疊。藉由以不會與第二指狀結構206上方形成的相鄰指狀結構導通孔212的長度重疊之方式在第一指狀結構204上方形成各指狀結構導通孔212，可大大降低由指狀結構導通孔212錯位引起的短路風險，並增加電容。換句話說，如果在第一指狀結構204上方形成的各指狀結構導通孔212彼此間隔達向量X，則在第二指狀結構206上方形成的指狀結構導通孔212之間同樣彼此間隔達向量X，但相對第一指狀結構204上方形成的指狀結構導通孔212偏離大約1/2向量X。
此外，本領域的技術人員很容易瞭解，本實施例可採用包括導通孔封閉規則(enclosure rule)的設計規則技術，以確保沈陷金屬和覆蓋金屬以一定量封閉導通孔。換句話說，這些導通孔封閉規則確保各金屬層以一定量的額外金屬覆蓋導通孔，以確保該導通孔於經製造的兩金屬層間提供可靠連接。
虛線方框5界定的區域係於第5圖放大顯示，於後文 有進一步描述。
第3圖顯示依據本發明實施例在後段製程製造階段的積體電路系統100的局部俯視圖，該積體電路系統100包括第三組金屬化層310。第3圖所描述的構造類似第1圖和第2圖，下面僅描述它們之間的區別，以避免贅述。積體電路系統100可形成有第三組金屬化層310，也可不具有第三組金屬化層310。
本實施例的第三組金屬化層310包括在第5圖的第二組金屬層500上方形成的第一帶狀結構300、第二帶狀結構302、第一指狀結構304、第二指狀結構306以及帶狀結構導通孔308。本領域的技術人員很容易瞭解，可在相同或不同金屬層的帶狀結構、指狀結構和導通孔之間形成介電材料(未圖示)。第三組金屬化層310可稱為金屬層。
通常可將一個或多個第三組金屬化層310，例如第七金屬化層(M7)、第八金屬化層(M8)和/或第九金屬化層(M9)，予以垂直堆疊，從而形成一組金屬層。但是，應當理解，可以採用任意數目的第三組金屬化層310來獲得具有期望電容值的VNCAP結構。
而且，本領域的技術人員很容易瞭解，與第二組金屬層500直接相鄰的第三組金屬化層310可通過帶狀結構與第二組金屬層500的頂部金屬層電性連接。例如，最底下的帶狀結構導通孔308可連接第2圖中最上面的帶狀結構導通孔208(亦即，帶狀結構導通孔308橋接於第2圖的第二組金屬化層210和第三組金屬化層310之間)。在至少一 個實施例中，與最上面的帶狀結構導通孔208互連的帶狀結構導通孔308可形成為雙鑲嵌(dual damascene)結構的一部分，該雙鑲嵌結構形成帶狀結構導通孔308和第一帶狀結構300和/或帶狀結構導通孔308和第二帶狀結構302。
某些實施例中，第一帶狀結構300和第二帶狀結構302可比第一指狀結構304和第二指狀結構306寬，以容納特定構造或密度的帶狀結構導通孔308。但是，本領域的技術人員很容易瞭解，第一帶狀結構300和第二帶狀結構302的形狀或尺寸僅受VNCAP結構的設計規格限制。由本揭露顯而易見，可通過一個或多個帶狀結構導通孔308電性互連兩相鄰層(例如M8和M9)的第一帶狀結構300，並通過一個或多個帶狀結構導通孔308電性互連兩相鄰層的第二帶狀結構302。
作為例示描述而言，本實施例描述第一帶狀結構300和第二帶狀結構302分別通過7個帶狀結構導通孔308將每一層的每一帶狀結構與相鄰層的各別帶狀結構互連。但是，應當理解，本實施例所用的帶狀結構導通孔308的數目不受前述例子的限制。在至少一個實施例中，帶狀結構導通孔308的數目可更多或更少，並可隨元件設計參數、改進單位電容的需要、提升品質因子的需要、減小導通孔電阻的需要和/或確保不同層的帶狀結構良好的電性互連的需要而變化。而且，應當理解，用於連接兩相鄰層的第一帶狀結構300的帶狀結構導通孔308的數目不必與用於 連接兩相鄰層的第二帶狀結構302的帶狀結構導通孔308的數目相同。
在至少一個實施例中，在第一帶狀結構300和/或第二帶狀結構302上方形成的帶狀結構導通孔308的數目和/或密度可大致等於依據>2x最小尺寸設計規則組構(>2xDR)所允許的帶狀結構導通孔308的最大數目或密度。本發明人發現，增加>2x最小尺寸設計規則組構的帶狀結構導通孔308的數目和/或密度可提升VNCAP的品質因子。本揭露中，大於(>)2x設計規則(>2xDR)可稱為第三設計規則。
儘管本實施例描述特定數目的第一指狀結構304和第二指狀結構306，本領域的技術人員很容易瞭解，各第三組金屬化層310可包括任意數目的第一指狀結構304和第二指狀結構306。例如，第一指狀結構304和第二指狀結構306的數目可隨元件設計參數(例如當前工藝技術節點)、改進單位電容的需要和/或提升品質因子的需要而變化。
通常，第一指狀結構304、第二指狀結構306和帶狀結構導通孔308較宜具有最小寬度、最小間隔和最小間距，其可由所使用的製程設計規則確定(例如第三設計規則)。例如，在至少一個實施例中，可使用>2x設計規則最小尺寸來形成第一指狀結構304、第二指狀結構306和帶狀結構導通孔308。較佳地，對於第三組金屬化層310而言，將>2x設計規則組構的指狀結構和導通孔之間的寬度、間隔和/或間距保持在>2x設計規則最小尺寸以最大化 指狀結構之間的密度和內層電容並減小總導通孔電阻。
不過，應當理解，各第一指狀結構304、第二指狀結構306和帶狀結構導通孔308的>2x設計規則最小尺寸寬度、間隔和/或間距僅受形成叉指結構(例如第三組金屬化層310)的當前技術節點(例如45奈米、32奈米或更小)的製程與製造設備的限制。而且，應當理解，第一指狀結構304、第二指狀結構306和帶狀結構導通孔308可根據設計要求(例如為了提升VNCAP結構的品質因子或可靠性)單獨或集體形成超過(>)2x設計規則最小尺寸的寬度或間隔尺寸(例如放寬的設計規則組構)。
對於本領域技術人員而言顯而易見的是，允許第一指狀結構304、第二指狀結構306和帶狀結構導通孔308的寬度或間隔尺寸超過(>)2x設計規則尺寸的寬鬆設計容差有利於放寬系統的製程自由度，從而能夠使更多產品通過電性測試並滿足元件可靠性要求。
值得注意的是，使用>2x設計規則組構形成第三組金屬化層310可最大限度地減輕在1x設計規則級發生的由導通孔突起或錯位引發的問題。因此，本發明人發現，可在第一指狀結構304和第二指狀結構306的垂直相鄰層之間形成一個或多個指狀結構導通孔312，而具有降低之導通孔突起和/或錯位的發生率。
通常，本實施例的各指狀結構導通孔312能以與彼此有關之方式形成，以使其構造有利於增加VNCAP結構的單位電容、減小電阻並提升品質因子。在至少一個實施例中， 各指狀結構導通孔312的寬度和間隔大致超過(>)2x設計規則最小尺寸。本領域的技術人員很容易瞭解，這樣的構造可最大化第三組金屬化層310的密度和電容。而且應當理解，各指狀結構導通孔312的寬度、間隔和/或間距僅受形成垂直互連叉指結構的當前技術節點(例如45奈米、32奈米或更小)的製程與製造設備的限制。
不過，應當理解，指狀結構導通孔312可根據設計要求(例如為了提升VNCAP結構的品質因子或可靠性)單獨或集體形成超過(>)2x設計規則最小尺寸的寬度或間隔尺寸(例如放寬的設計規則組構)。
一些實施例中，形成於第一指狀結構304和第二指狀結構306上方的各指狀結構導通孔312可相互錯開，以便使剖視時兩相鄰指狀結構導通孔312不會重疊。在第一指狀結構304上方形成各指狀結構導通孔312並且不與第二指狀結構306上方形成的相鄰指狀結構導通孔312重疊，可大大降低由指狀結構導通孔312錯位引起的短路風險，並增加電容。換句話說，如果在第一指狀結構304上方形成的各指狀結構導通孔312彼此間隔達向量X，則在第二指狀結構306上方形成的指狀結構導通孔312之間同樣彼此間隔達向量X，但相對第一指狀結構304上方形成的指狀結構導通孔312偏離大約1/2向量X。
此外，本領域的技術人員很容易瞭解，本實施例的總電容(例如VNCAP結構，包括不具指狀結構導通孔的金屬化層和具有指狀結構導通孔的金屬化層)超過現有技術中在 VNCAP結構的各層都使用指狀結構導通孔或在任何層都不使用指狀結構導通孔而形成的電容。
而且，本領域的技術人員很容易瞭解，本實施例可採用包括導通孔封閉規則(enclosure rule)的設計規則技術，以確保沈陷金屬和覆蓋金屬以一定量封閉導通孔。換句話說，這些導通孔封閉規則確保各金屬層以一定量的額外金屬覆蓋導通孔，以確保該導通孔可靠連接兩金屬層.
虛線方框6界定的區域係由第6圖放大顯示，且於後文有進一步描述。
第4圖為第1圖的虛線方框4內區域的三維局部放大示意圖。
透過此圖可以看出，可垂直堆疊多個第一組金屬化層114以形成第一組金屬層400。儘管圖中第一組金屬層400僅包括兩個第一組金屬化層114，但應當理解，第一組金屬層400可包括任意數目的第一組金屬化層114，以獲得具有期望電容值的VNCAP結構。例如，第一組金屬層400可包括一個或多個垂直堆疊層，例如第一金屬化層(M1)、第二金屬化層(M2)、第三金屬化層(M3)、第四金屬化層(M4)和/或第五金屬化層(M5)，這些層統稱為第一組金屬層400。
從圖中可清楚看到，垂直堆疊的相鄰金屬層的第一指狀結構108和/或第二指狀結構110之間未形成指狀結構導通孔。由於無指狀結構導通孔形成，因此避免了導通孔錯位和/或導通孔突出引起的短路問題，從而提升VNCAP結構 的可靠性，同時增加第一組金屬層400的密度和電容。
本領域的技術人員很容易瞭解，第一組金屬層400可藉由同級(the same intra-level)金屬層內的第一指狀結構108和第二指狀結構110的電位差形成電容。
第5圖為第2圖的虛線方框5內區域的局部三維放大示意圖。
通過此圖可以看出，可垂直堆疊多個第二組金屬化層210以形成第二組金屬層500。儘管圖中第二組金屬層500僅包括兩個第二組金屬化層210，但應當理解，第二組金屬層500可包括任意數目的第二組金屬化層210，以獲得具有期望電容值的VNCAP結構。例如，第二組金屬層500可包括一個或多個垂直堆疊金屬層，例如第五金屬化層(M5)、第六金屬化層(M6)和/或第七金屬化層(M7)，這些層統稱為第二組金屬層500。
從圖中可清楚看到，垂直堆疊的相鄰金屬層的第一指狀結構204和/或第二指狀結構206之間形成指狀結構導通孔212。藉由在垂直堆疊的相鄰金屬層的第一指狀結構204和/或第二指狀結構206之間形成指狀結構導通孔212，上述導通孔212有助於增加VNCAP結構的單位電容，減小電阻並增加品質因子。
應當理解，第二組金屬層500可藉由同級內和級間金屬層的第一指狀結構204和第二指狀結構206的電位差形成期望電容。本領域的技術人員很容易瞭解，指狀結構導通孔212可促進系統寄生電容的形成，從而增加系統的總 電容。
第6圖為第3圖的虛線方框6內區域的局部三維放大示意圖。
透過此圖可以看出，可垂直堆疊多個第三組金屬化層310以形成第三組金屬層600。儘管圖中第三組金屬層600僅包括兩個第三組金屬化層310，但應當理解第三組金屬層600可包括任意數目(一個或多個)的第三組金屬化層310，以獲得具有期望電容值的VNCAP結構。例如，第三組金屬層600可包括一個或多個垂直堆疊層，例如第七金屬化層(M7)、第八金屬化層(M8)和/或第九金屬化層(M9)，這些層統稱為第三組金屬層600。
本領域的技術人員可進一步瞭解，依照積體電路系統100的設計要求之需要，第1至3圖的積體電路系統100可包括在第三組金屬層600上方形成的其他組金屬層，例如第四組金屬層、第五組金屬層等等。
從圖中可清楚看到，垂直堆疊的相鄰金屬層的第一指狀結構304和/或第二指狀結構306之間形成指狀結構導通孔312。上述導通孔312有助於增加VNCAP結構的單位電容，減小電阻並增加品質因子。
因此，第三組金屬層600可藉由同級內和級間金屬層的第一指狀結構304和第二指狀結構306的電位差形成期望電容。本領域的技術人員很容易瞭解，指狀結構導通孔312可促進系統寄生電容的形成，從而增加系統的總電容。
第7圖顯示依據本發明實施例積體電路系統100中指 狀結構700和指狀結構導通孔的局部剖視示意圖。應當理解，這裏為了表述清楚而除去了指狀結構700之間的電介質。該例示之示意圖描述如何在指狀結構700之間形成不具有指狀結構導通孔的第一組金屬層400、具有指狀結構導通孔212的第二組金屬層500和具有指狀結構導通孔312的第三組金屬層600。此實施例中，各第一組金屬層400、第二組金屬層500和第三組金屬層600中的指狀結構700可具有不同的厚度和/或寬度。
在至少一個實施例中，可採用與各設計規則一致的比例形成層間間隔和級間間隔。
第8圖顯示依據本發明實施例積體電路系統100中指狀結構700和指狀結構導通孔的局部剖視示意圖。應當理解，這裏為了表述清楚而除去了指狀結構700之間的電介質。該例示之示意圖描述如何在指狀結構700之間形成不具有指狀結構導通孔的第一組金屬層400、具有指狀結構導通孔212的第二組金屬層500和具有指狀結構導通孔312的第三組金屬層600。此實施例中，兩組或多組金屬層中的指狀結構700具有大體相同的厚度和/或寬度，而其他組金屬層具有不同的厚度和/或寬度。
例如，在至少一個實施例中，第一組金屬層400和第二組金屬層500可採用大體與各金屬化級(例如1x設計規則厚度和/或寬度)相同的指狀結構700的厚度和/或寬度，而第三組金屬層600可採用4x設計規則。本領域的技術人員應當瞭解，儘管可採用更大的寬度和/或間隔配置形 成指狀結構導通孔212，但也可採用1x設計規則寬度和/或間隔配置來形成。由本揭露顯而易見，指狀結構導通孔212可包括交錯構造。
應當理解，為了在第二組金屬層500內容納指狀結構導通孔212，位於第二組金屬層500的指狀結構700彼此之間的間距大於第一組金屬層400。在此情況下，第二組金屬層500的指狀結構700之間形成放寬的間距，例如間隔和/或間距比第一組金屬層400的間隔和/或間距寬約20%到30%，以使第二組金屬層500容納指狀結構導通孔，以避免形成突出和/或錯位的指狀結構導通孔，從而防止短路。由本揭露顯而易見，與傳統的VNCAP結構相比，本實施例的VNCAP構造也可提升電容密度、可靠性和射頻性能。
本領域的技術人員很容易瞭解，本實施例允許鄰近4x設計規則金屬化級(例如第三組金屬層600)形成一個或多個1x設計規則金屬化級(例如第一組金屬層400和第二組金屬層500)。
在至少一實施例中，可採用與各設計規則一致的比例形成層間間隔和級間間隔。
第9圖顯示依據本發明實施例製造積體電路系統100的方法900的流程圖。該方法900包括：在方塊902中，提供包括前段製程電路的基板；在方塊904中，採用第一設計規則在上述基板上方形成包括第一指狀結構和第二指狀結構的第一組金屬層，該第一組金屬層未形成指狀結構導通孔；在方塊906中，採用第二設計規則在上述第一組 金屬層上方形成包括第一指狀結構、第二指狀結構和指狀結構導通孔的第二組金屬層，該第二設計規則大於上述第一設計規則；以及在方塊908中，互連上述第一組金屬層和第二組金屬層，以形成電容器。
因此，本發明的積體電路系統和裝置或產品是一種前所未有的解決方案，其增加了VNCAP結構的單位電容和品質因子，同時減小了VNCAP結構的電阻。
上述方法、流程、器械、裝置、產品和/或系統簡單明瞭、經濟有效、靈活多變、精確、靈敏而有效，可適應現有元件進行簡單、有效、經濟的製造、應用和使用。
本發明具有諸多面向。一個面向是由於在階層式VNCAP結構的1x設計規則金屬化層中相鄰層的指狀結構之間不形成導通孔，故得以極大地減輕導通孔突出或導通孔錯位引發的可靠性問題。
本發明的另一個面向是藉由遵循2x設計規則金屬化層內的最小設計規則來形成交錯的指狀結構導通孔，而得以增加階層式VNCAP結構的單位電容、減小電阻並增加品質因子。
本發明的另一個面向是藉由遵循超過(>)2x之設計規則金屬化層的最小設計規則來形成交錯的指狀結構導通孔，而得以增加階層式VNCAP結構的單位電容、減小電阻並增加品質因子。
本發明的再一個面向是藉由遵循金屬化層的最小設計規則(例如1x設計規則最小尺寸、2x設計規則最小尺寸等) 形成帶狀結構導通孔，得以提升階層式VNCAP結構的品質因子，以減小總導通孔電阻。
本發明的再一個面向是其符合降低成本、簡化系統、提高性能的歷史性發展趨勢。因此本發明的面向提升了技術水平。
儘管本文結合特定實施例描述了本發明，應當理解的是，本領域技術人員可根據上述說明進行替換和更改。因此，所有此類替換和變更均落入權利要求範圍。上述內容或附圖所示內容均為描述性質，而非限制本發明。
100‧‧‧積體電路系統
102‧‧‧基板
103‧‧‧製程電路
104,200,300‧‧‧第一帶狀結構
106,202,302‧‧‧第二帶狀結構
108,204,304‧‧‧第一指狀結構
110,206,306‧‧‧第二指狀結構
112,208,308‧‧‧帶狀結構導通孔
114‧‧‧第一組金屬化層
210‧‧‧第二組金屬化層
212,312‧‧‧指狀結構導通孔
310‧‧‧第三組金屬化層
400‧‧‧第一組金屬
500‧‧‧第二組金屬
600‧‧‧第三組金屬
700‧‧‧指狀結構
902,904,906,908‧‧‧方塊
第1圖顯示依據本發明實施例在後段製程製造階段之包括第一組金屬化層的積體電路系統的局部俯視圖。
第2圖顯示依據本發明實施例在後段製程製造階段之包括第二組金屬化層的積體電路系統的局部俯視圖。
第3圖顯示依據本發明實施例在後段製程製造階段之包括第三組金屬化層的積體電路系統的局部俯視圖。
第4圖顯示第1圖中虛線方框4內區域的三維局部放大視圖。
第5圖顯示第2圖中虛線方框5內區域的三維局部放大視圖。
第6圖顯示第3圖中虛線方框6內區域的三維局部放大視圖。
第7圖顯示依據本發明實施例積體電路系統中指狀結構和指狀結構導通孔的局部剖視示意圖。
第8圖顯示依據本發明另一實施例積體電路系統中指狀結構和指狀結構導通孔的局部剖視示意圖。
第9圖顯示本發明實施例中積體電路系統的製造方法流程圖。
100‧‧‧積體電路系統
102‧‧‧基板
103‧‧‧製程電路
104‧‧‧第一帶狀結構
106‧‧‧第二帶狀結構
108‧‧‧第一指狀結構
110‧‧‧第二指狀結構
112‧‧‧帶狀結構導通孔
114‧‧‧第一組金屬化層

Claims (10)

  1. 一種積體電路系統的製造方法，包括：提供包括前段製程電路的基板；採用第一設計規則在上述基板上方形成包括第一指狀結構和第二指狀結構的第一組金屬層，該第一組金屬層未形成指狀結構導通孔；採用第二設計規則在上述第一組金屬層上方形成包括第一指狀結構、第二指狀結構和指狀結構導通孔的第二組金屬層，該第二設計規則大於上述第一設計規則；以及互連上述第一組金屬層和第二組金屬層，以形成電容器。
  2. 如申請專利範圍第1項所述的積體電路系統的製造方法，其中，形成指狀結構導通孔係包括交錯組構。
  3. 如申請專利範圍第1項所述的積體電路系統的製造方法，其中，採用上述第一設計規則形成上述第一組金屬層係包括形成當前工藝技術節點所允許的最小可重複特徵尺寸。
  4. 如申請專利範圍第1項所述的積體電路系統的製造方法，其中，互連上述第一組金屬層和第二組金屬層係包括來自上述第二組金屬層的帶狀結構導通孔。
  5. 如申請專利範圍第1項所述的積體電路系統的製造方法，進一步包括：圍繞上述第一組金屬層和第二組金屬層沈積介電 常數值約低於3.9的介電材料。
  6. 一種積體電路系統，包括：包括前段製程電路的基板；位於該基板上方之包括第一指狀結構和第二指狀結構的第一組金屬層，該第一組金屬層的組構係遵循第一設計規則且不具有指狀結構導通孔；位於該第一組金屬層上方之包括第一指狀結構、第二指狀結構和指狀結構導通孔的第二組金屬層，該第二組金屬層的組構係遵循第二設計規則，且該第二設計規則大於上述第一設計規則；以及上述第一組金屬層與第二組金屬層互連以形成電容器。
  7. 如申請專利範圍第6項所述的積體電路系統，其中，上述指狀結構導通孔包括交錯組構。
  8. 如申請專利範圍第6項所述的積體電路系統，其中，上述第一組金屬層包括當前工藝技術節點所允許的最小可重複特徵尺寸。
  9. 如申請專利範圍第6項所述的積體電路系統，其中，上述第一組金屬層和第二組金屬層的互連包括來自上述第二組金屬層的帶狀結構導通孔。
  10. 如申請專利範圍第6項所述的積體電路系統，進一步包括圍繞上述第一組金屬層和第二組金屬層且介電常數值約低於3.9的介電材料。
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