TWI409696B - 大小比較器以及內含此比較器之內容可定址記憶體與不等寬色譜器 - Google Patents

大小比較器以及內含此比較器之內容可定址記憶體與不等寬色譜器 Download PDF

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Description

大小比較器以及內含此比較器之內容可定址記憶體與不等寬色譜器
本發明是有關於一種二進位大小比較器，以及包含此種比較器之內容可定址記憶體。
查習知之二進位數大小比較器(Binary Number Comparator)係用以輸入兩個n位元二進位數：比數(Comparier)A =(A n-1 A n-2 ...A 1 A 0 ) 2 與B =(B n-1 B n-2 ...B 1 B 0 ) 2 ，輸出其大小關係：A 大於B (Greater-than,G )、A 等於B (Equal-to,E)、A 小於B (Less-than,L )、不大於(LE 或)、不小於(GE 或)及不等於(GL 或)之一個或複數個關係佈寧值(Boolean Values)。
先前技術一位元之比較器可以卡諾圖(K-map)或Mac Klusky演算法來最佳化，此比較器通常需要約20顆電晶體之邏輯電路。另一方面，當比較器的位元數目大於一，N位元的二進位數比較器(N為正整數)，則需要將「相等性」由最高位元(Most Significant Bit,MSB)向最低位元(Least Significant Bit,LSB)傳播(Propagation)，此傳播會增加比較器的運算時間(T. V. Le.“High-speed magnitude comparator circuit,”US Patent No.5,281,946,Jan. 25,1994.)。
查公告號528982之中華民國專利係以進位前查加法器(Carry Look-Ahead Adder,CLA)來加速與實施比較器。當N位元比較器以加減法器來實施時，非但面積成本增高，而此一問題也轉換為進位(Carry)或借位(Borrow)傳遞的問題。
除了以加減法器來實施外，先前技術二進位數比較器分為串列式(Serial)與平行式(Parallel)。串列式比較器通常以數個時脈週期來完成比較，有速度慢之缺點。平行式(Parallel)比較器又可依其前級相等性之傳播方式，最少分為串列傳播或樹狀傳播等二種。查1994年美國第3,519,347號專利係以四串串列平行傳播方式來折衷，但面積成本很高；而2008年美國第7,403,407號專利則以樹狀結構來加速Router CAM的優先權比較，亦有面積成本遽增之問題。
第1圖係繪示先前技術之一比較器(2006年美國第7,016,931號專利)。比較器100係以電晶體層NAND-Type之邏輯結構110、120、130，由電源端與接地端來向輸出端傳送各位元對的“相等性”，一旦較高位元相等而將堆疊之電晶體串(Stack Transistors)切斷後，如切斷邏輯結構120，便由較靠近輸出端較低位元的關係來決定輸出是否下拉(Pull-down)。
相較於其他比較器，此一比較器100每級邏輯結構120所需之電晶體數較少，但仍需使用15顆電晶體，含互斥或閘(XOR，7顆電晶體)以及反或閘(NOT gate)。
另一方面，電腦快取系統、通訊之快速位址搜尋介面(Look-aside Interface)，以及各種快速搜尋比對系統中，通常需要使用可定址記憶體(CAM)。可定址記憶體在比對邏輯功能上可分為二元可定址記憶體(Binary CAM,BCAM)與三元(Ternary CAM,TCAM)兩類。在記憶單元之結構上，可定址記憶體可分為靜態隨機存取記憶體(Static Random Access Memory,SRAM)與動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)二類。靜態隨機存取可定址記憶體具快速、高雜訊邊限與靜態資料保存性等優點，但是比動態隨機可定址記憶體多出四、五顆電晶體，成本較高。不管以靜態隨機存取記憶體或動態隨機存取記憶體為基礎之二元或三元可定址記憶體，其比對(Matching)均限於逐一位元“相等”或“Don’t care”關係。
查美國第6,987,683號專利提出包含二進位位大小比較器的內容可定址記憶體之架構，藉比較排序好之儲存值查出所定址之範圍；但是，該專利使用傳統之二進位位大小比較器，電晶體數與面積均過大。比較大小之關係則通常是先查出一串可能之邊限(Thresholds)或權數(Priorities or Weights)，再來進行比較。
查美國第7,403,407號專利提出簡化大小比較器式內容可定址記憶體的電路；但是，其大小比較器除了傳播「相等值」所需之電路外，基本元件仍需12顆電晶體。結果，先前技術的比較單元電晶體數目多、面積大，無法內嵌於內容可定址記憶體(Comparable Content Addressable Memory,CCAM)中，必須在可定址記憶體之外增加比較器來進行比對，十分不便。
因此，本發明之一態樣提供一種大小比較器，廣泛地應用於邏輯電路領域當中，可減低所需電晶體數目，降低電路面積、增快運算速度，以利快速排序、仲裁與分配。
依據本發明一實施例，大小比較器比較一第一數據以及一第二數據之大小，此第一數據以及第二數據係為二進位數據。大小比較器含有一中間位元比較單元以及一P通道場效電晶體。中間位元比較單元內含一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第二電晶體具有一源極以及一汲極，此第二電晶體之汲極電性連接第一電晶體之源極，第二電晶體之源極電性連接一接地端。第三電晶體，電性連接該第一電晶體，第四電晶體則電性連接第一電晶體以及第三電晶體。P通道場效電晶體具有一閘極、一源極以及一汲極，此P通道場效電晶體之源極電性連接一電源供應端，閘極電性連接接地端，汲極電性連接該中間位元比較單元之第三電晶體。
本發明之另一態樣提供一種內含大小比較器的內容可定址記憶體陣列，適用於比對不等距邊界或變動臨界值，可大量與快速地比較兩二進位數據；亦可廣泛地應用於類神經網路當中，減低所需電晶體數目，降低電路面積增快運算速度，以利快速排序、仲裁與分配。
依據本發明之另一實施例，內含大小比較器之內容可定址記憶體陣列含有一位元線、一記憶比較單元、一字元線以及一P通道場效電晶體，其中記憶比較單元則含有一中間位元比較單元以及一記憶單元。位元線提供一第一數據中間位元補數，記憶單元電性連接位元線，以儲存第一數據中間位元補數，並提供一第二數據中間位元。字元線，電性連接記憶單元，以致能記憶單元儲存第一數據中間位元補數。
中間位元比較單元內含一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第二電晶體具有一源極以及一汲極，此第二電晶體之汲極電性連接第一電晶體之源極，第二電晶體之源極電性連接一接地端。第三電晶體，電性連接該第一電晶體，第四電晶體則電性連接第一電晶體以及第三電晶體。P通道場效電晶體具有一閘極、一源極以及一汲極，此P通道場效電晶體之源極電性連接一電源供應端，閘極電性連接接地端，汲極電性連接該中間位元比較單元之第三電晶體。
本發明之又一態樣提供一種內含大小比較器之不等寬色譜器，可減低所需電晶體數目，降低電路面積增快運算速度，以利快速排序、仲裁與分配。
依據本發明之又一實施例，不等寬色譜器含有一溫標解碼器以及一內容可定址記憶體陣列。溫標解碼器解碼一溫標碼以得出一比較結果(one-hot code)，內容可定址記憶體陣列則提供此溫標碼，此內容可定址記憶體陣列含有一位元線、一記憶比較單元、一字元線以及一P通道場效電晶體，其中記憶比較單元則含有一中間位元比較單元以及一記憶單元。位元線提供一第一數據中間位元補數，記憶單元電性連接位元線，以儲存第一數據中間位元補數，並提供一第二數據中間位元。字元線，電性連接記憶單元，以致能記憶單元儲存第一數據中間位元補數。
中間位元比較單元內含一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第二電晶體具有一源極以及一汲極，此第二電晶體之汲極電性連接第一電晶體之源極，第二電晶體之源極電性連接一接地端。第三電晶體，電性連接該第一電晶體，第四電晶體則電性連接第一電晶體以及第三電晶體。P通道場效電晶體具有一閘極、一源極以及一汲極，此P通道場效電晶體之源極電性連接一電源供應端，閘極電性連接接地端，汲極電性連接該中間位元比較單元之第三電晶體。
上述實施例之比較器廣泛地應用於邏輯電路領域當中，可減低所需電晶體數目，降低電路面積增快運算速度，以利快速排序、仲裁與分配。
以下實施例之二進位數比較器，係輸入兩個n 位元二進位數A n-1:0 =(A n-1 A n-2 ...A 1 A 0 ) 2 與B n-1:0 =(B n-1 B n-2 ...B 1 B 0 ) 2 ，實現邏輯函數：G i =(A i >B i )、E i =(A i =B i )與Li =(Ai <Bi )，用以輸出大於G n - 1:0 =(A n - 1:0 >B n-1:0 )、等於E n-1:0 =(A n-1:0 =B n-1:0 )、小於L n-1:0 =(A n-1:0 <B n-1:0 )或其反相之關係。
邏輯函數G i 、E i 與L i 及其反相之關係可以遞迴方程式(Recursive Equations)來表示：
同理，
以小於關係為例，其六個關係均可表成遞迴展開式：
L n -1:0 =L n -1 +E n -1 (L n -2 +E n -2 (L n -3 +E n -3 (...)))　式(3)
再以A和B各位元展開：
對於任意變數X，根據布林方程式之吸收律(Adsorption Law)：
式4可化成
同理可得：
上述(6)-(9)式四個方程式所執行的邏輯運算均可由本發明一實施例之四顆開關電晶體(Pass Transistors)所組成的中間位元比較單元來實施。
請參照第2圖，其係繪示本發明一實施方式之大小比較器電路圖。比較器200比較二進位的第一數據A n - 1:0 =(A n - 1 A n - 2 ...A 1 A 0 ) 2 ，以及第二數據與B n-1:0 =(B n-1 B n-2 ...B 1 B 0 ) 2 ，此兩數據均為二進位。比較器200內含電性串接的中間位元比較單元220、最低位元比較單元210，以及P通道場效電晶體240。P通道場效電晶體240具有閘極、源極以及汲極，其源極電性連接一電源供應端，閘極電性連接接地端，汲極電性連接中間位元比較單元220之第一電晶體221，以對第一電晶體221之汲極端電充電。
中間位元比較單元220可應用於一數據的最高位元(MSB)以及中間位元，其含有第一電晶體221、第二電晶體222、第三電晶體224以及第四電晶體223，此四電晶體係為n通道場效電晶體。第一電晶體221具有閘極、源極，以及汲極，其中第一電晶體221之閘極接收第一數據A n-1:0 之中間位元的補數(1’s complement)，汲極則輸出中間位元邏輯函數之補數。第二電晶體222亦具有閘極、源極，以及汲極，此第二電晶體222之閘極接收第二數據B n-1:0 之中間位元B i ，其汲極電性連接第一電晶體221之源極，其源極電性連接接地端。
第三電晶體224具有閘極、源極，以及汲極，此第三電晶體224之閘極接收第二數據B n-1:0 之中間位元B i ，汲極電性連接第一電晶體221之汲極。第四電晶體223並聯第三電晶體224，此第四電晶體223具有閘極以及汲極，其閘極接收第一數據A n-1:0 之中間位元的補數，其汲極電性連接第一電晶體221之汲極。相較於相較於美國專利案No.7,016,931所揭露的比較器，本發明此一實施例的比較器的比較單元僅需4個電晶體，少了9顆電晶體。
在此中間位元比較單元220當中，第一電晶體221與第二電晶體222實現邏輯函數，第三電晶體224與第四電晶體223執行邏輯函數，第一電晶體221汲極所輸出的中間位元邏輯函數之補數則相應於邏輯函數與邏輯函數。詳細來說，當第一數據中間位元之補數為0且第二數據中間位元B i 為1時，相應之中間位元邏輯函數補數為等於前一級的中間位元邏輯函數補數為。
最低位元比較單元210電性連接中間位元比較單元220，此最低位元比較單元210含有一第五電晶體211以及第六電晶體212。第五電晶體211具有閘極、源極，以及汲極，此第五電晶體211之閘極接收第一數據A n - 1:0 之最低位元的補數，第五電晶體211之汲極電性連接中間位元比較單元220並輸出最低位元邏輯函數補數。第六電晶體212具有閘極、源極，以及汲極，第六電晶體212之汲極電性連接第五電晶體211之源極，閘極接收第二數據B n - 1:0 之最低位元B 0 ，源極電性連接接地端。
當第一數據A n - 1:0 中間位元之補數為0且第二數據B n - 1:0 中間位元B i 為1時，中間位元邏輯函數補數等於最低位元邏輯函數補數。舉例來說，當第1級的中間位元比較單元220的中間位元的補數為0而中間位元B i 為1時，第1級的中間位元比較單元220所輸出的中間位元邏輯函數補數，會等於最低位元邏輯函數補數，此時若第一數據A n - 1:0 最低位元之補數為0時，中間位元邏輯函數與最低位元邏輯函數兩者均為1，代表第一數據A n - 1:0 大於或等於(不小於)第二數據B n - 1:0 。換言之，當第最低位元邏輯函數至第n-1級中間位元比較單元220所輸出的均未下拉時，邏輯函數便由P通道場效電晶體240上拉為1，表示比較的結果為大於或等於。
請參照第3圖，其係繪示本發明另一實施方式之大小比較器電路圖。比較器300比較二進位的第一數據A n-1:0 =(A n-1 A n-2 ...A 1 A 0 ) 2 ，以及第二數據與B n-1:0 =(B n-1 B n-2 ...B 1 B 0 ) 2 ，此兩數據均為二進位。與第2圖的比較單元220相異，此一實施例的比較單元320係實施大於運算G n-1:0 (即A n-1:0 >B n-1:0 )，也就是：
大小比較器300內含電性串接的中間位元比較單元320、最低位元比較單元310，以及P通道場效電晶體340。P通道場效電晶體340具有閘極、源極以及汲極，其源極電性連接一電源供應端，閘極電性連接接地端，汲極電性連接第n-1級(最高級)的中間位元比較單元320之第三電晶體324以及第四電晶體323之汲極端。
中間位元比較單元320可用來比較一數據的最高位元(MSB)或是中間位元，其含有第一電晶體321、第二電晶體322、第三電晶體324以及第四電晶體323，此四電晶體係為n通道場效電晶體。第一電晶體321具有閘極、源極，以及汲極，其中第1級中間位元比較單元320的第一電晶體321閘極接收第二數據B n-1:0 之中間位元B i ，汲極則輸出中間位元邏輯函數G i 。第二電晶體322亦具有閘極、源極，以及汲極，此第二電晶體322之閘極接收第一數據A n-1:0 之中間位元補數，其汲極電性連接第一電晶體321之源極，其源極電性連接接地端。
第三電晶體324之閘極接收第二數據B n-1:0 之中間位元B i ，源極電性連接第一電晶體321之汲極。第四電晶體323並聯第三電晶體324，此第四電晶體323之閘極接收第一數據A n-1:0 之中間位元的補數，其源極電性連接第一電晶體321之汲極以及第四電晶體323之源極。與第2圖的中間位元比較單元220相異，此一實施例比較單元320的第一電晶體321、第二電晶體322並未與P通道場效電晶體340直接連接，而是透過第三電晶體324、第四電晶體323電性連接至P通道場效電晶體340。
最低位元比較單元310電性連接中間位元比較單元320，此最低位元比較單元310含有第五電晶體313以及第六電晶體314。第五電晶體313之閘極接收第一數據A n-1:0 之最低位元的補數，第五電晶體313之汲極電性連接中間位元比較單元320並輸出最低位元邏輯函數補數G 0 。第六電晶體314之汲極電性連接第五電晶體313之汲極，閘極接收第二數據B n-1:0 之最低位元B 0 ，源極電性連接接地端。
請參照第2、3圖，當第一數據位元組與第二數據位元組B n- 1:0 互調，抑或由第第一數據輸入補數改為第二數據位元組輸入補數，即分別輸入A n -1:0 與時，將可繪示本發明大小比較器之不大於()與小於(L n -1:0 )關係之實施例。
相較於相較於美國專利案No.7,016,931所揭露的比較器，本發明此一實施例比較器的比較單元僅需4個電晶體，少了9顆電晶體。
請參照第4、5圖，其係繪示本發明兩種實施方式之內容可定址記憶體陣列的記憶比較單元電路圖。內容可定址記憶體陣列之記憶比較單元400含有位元線BLj、記憶單元410、字元線WL i 以及中間位元比較單元220。位元線BL j 提供第一數據中間位元之補數予中間位元比較單元220。中間位元比較單元220電性連接記憶單元410以及位元線BL j ，來比較第一數據中間位元補數與第二數據中間位元B i ，此比較單元220的電路結構則已詳述於第2圖之實施例。
記憶單元410電性連接位元線BL j ，來儲存位元線BL j 所傳遞的第一數據中間位元之補數，並提供第二數據中間位元B j 予電晶體421，其中記憶單元410電性連接字元線WL i ，並由字元線WL i 致能來儲存資料。記憶單元410可為動態隨機存取記憶體(DRAM)，含有一個電晶體來傳遞資料，並依賴電晶體421的閘極電容來儲存資料。記憶單元410亦可為靜態隨機存取記憶體(SRAM)，含有一電晶體以及一閂鎖單元(Latch)來儲存資料。
內容可定址記憶體陣列之記憶比較單元500的結構以及作用與記憶比較單元400近似，但記憶比較單元500採用中間位元比較單元320來執行大於運算G j (A j >B j )。
請參照第6圖，其係繪示本發明一實施方式之內容可定址記憶體陣列電路圖。大小比較式內容可定址記憶體陣列600係由數個最低位元大小比較器單元621以及中間位元大小比較器單元625組成，大小比較器單元621、625內含記憶單元631以及最低位元比較單元611或是中間位元比較單元612。使用此內容可定址記憶體陣列600時，可將欲儲存之臨界值或標籤值由小到大排序，依序輸入此內容可定址記憶陣列600之各大小比較器單元621。若無重覆之臨界值，在內容可定址記憶體陣列600對上述臨界值或標籤值進行比較後，11..100..0之溫標碼(Thermal Code)會依序出現於記憶比較單元612所輸出的邏輯函數補數上，並由簡單邏輯閘，例如互斥或閘(XOR)603檢出比較結果(One-hot Code)617、627、637。
記憶單元631可為動態隨機存取記憶體(DRAM)，無反相器641與反相器643；或為靜態隨機存取記憶體(SRAM)。在此第6圖中，記憶單元631為靜態隨機存取記憶體，含有記憶單元寫入開關電晶體615以及閂鎖單元(Latch)645來儲存資料並提供第二數據中間位元B i 。記憶單元寫入開關電晶體615電性連接字元線WL i 以及位元線BL j ，並由字元線WL i 控制來傳遞位元線BL j 上的第一數據中間位元之補數。當字元線WL i 為高電位時，記憶單元寫入開關電晶體615被開啟，第一數據中間位元之補數因而可由位元線寫入閂鎖單元645。當字元線為低電位時，則依靠電晶體的閘極電容來儲存電荷。邏輯函數將由本級與前一級大小比較器單元621或625的比較結果共同決定。
請參照第7圖，其係繪示本發明再一實施方式之不等寬色譜器方塊圖。不等寬色譜器(Histogrammer with Non-equal Bin Widths)700內含溫標解碼器720、內容可定址記憶體陣列600以及計數器陣列730。內容可定址記憶體陣列600儲存數據，並對數據進行比較來提供溫標碼，溫標解碼器720則解碼此溫標碼來得出比較結果，例如one-hot code，此比較結果則觸發計數器陣列730進行計數。此不等寬色譜器700可降低色譜記憶體所需記憶的資料容量並加快速度。
根據上述實施例，比較器能夠廣泛地應用於邏輯電路領域當中，減低所需電晶體數目，降低電路面積增快運算速度，以利快速排序、仲裁與分配。此比較器亦可內嵌於各式電路來快速比對不等距邊界或變動臨界值，並可應用於類神經網路當中，減低所需電晶體數目，降低電路面積增快運算速度，以利快速排序、仲裁與分配。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何在本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．比較器
110．．．比較器邏輯結構
120．．．比較器邏輯結構
130．．．比較器邏輯結構
200．．．比較器
210．．．最低位元比較單元
211．．．第五電晶體
212．．．第六電晶體
220．．．中間位元比較單元
221．．．第一電晶體
222．．．第二電晶體
223．．．第四電晶體
224．．．第三電晶體
240．．．P通道場效電晶體
300．．．比較器
310．．．最低位元比較單元
313．．．第五電晶體
314．．．第六電晶體
320．．．中間位元比較單元
321．．．第一電晶體
322．．．第二電晶體
323．．．第四電晶體
324．．．第三電晶體
340．．．P通道場效電晶體
400．．．記憶比較單元
410．．．記憶單元
421．．．電晶體
500．．．記憶比較單元
600．．．大小比較式內容可定址記憶體之一實施例
603．．．互斥或閘
611．．．最低位元比較單元
612．．．中間位元比較單元
615．．．記憶單元寫入開關電晶體
617．．．第一範圍比較結果
621．．．最低位元大小比較器單元
625．．．中間位元大小比較器單元
627．．．第二範圍比較結果
631．．．記憶單元之一實施例
637．．．最後一範圍比較結果
641．．．反相器
643．．．反相器
645．．．靜態記憶體單元之閂鎖單元
700．．．不等寬色譜器
720．．．溫標解碼器
730．．．計數器陣列
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖係繪示先前技術之一比較器。
第2圖係繪示本發明一實施方式之比較器電路圖。
第3圖係繪示本發明另一實施方式之比較器電路圖。
第4圖係繪示本發明一實施方式之內容可定址記憶體的記憶比較單元電路圖。
第5圖係繪示本發明另一實施方式之內容可定址記憶體的記憶比較單元電路圖。
第6圖係繪示本發明一實施方式之內容可定址記憶體陣列電路圖。
第7圖係繪示本發明再一實施方式之不等寬色譜器方塊圖。
600．．．大小比較式內容可定址記憶體之一實施例
603．．．互斥或閘
611．．．最低位元比較單元
612．．．中間位元比較單元
615．．．記憶單元寫入開關電晶體
617．．．第一範圍比較結果
621．．．最低位元大小比較器單元
625．．．中間位元大小比較器單元
627．．．第二範圍比較結果
631．．．記憶單元之一實施例
637．．．最後一範圍比較結果
641．．．反相器
643．．．反相器
645．．．靜態記憶體單元之閂鎖單元

Claims (14)

  1. 一種大小比較器，以比較一第一數據以及一第二數據之大小，該第一數據以及該第二數據係為二進位數據，該大小比較器包含：一中間位元比較單元，該中間位元比較單元包含：一第一電晶體，具有一源極；一第二電晶體，具有一源極以及一汲極，該第二電晶體之該汲極電性連接該第一電晶體之該源極，該第二電晶體之該源極電性連接一接地端；一第三電晶體，電性連接該第一電晶體；以及一第四電晶體，電性連接該第一電晶體以及該第三電晶體；以及一P通道場效電晶體，具有一閘極、一源極以及一汲極，該P通道場效電晶體之該源極電性連接一電源供應端，該閘極電性連接該接地端，該汲極電性連接該中間位元比較單元之該第三電晶體。
  2. 如請求項1所述之大小比較器，其中該中間位元比較單元係比較一第一數據中間位元是否大於或等於一第二數據中間位元，且該第一電晶體之一閘極接收一第一數據中間位元補數，該第一電晶體之一汲極電性連接該第三電晶體之一汲極以及該第四電晶體之一汲極，該第一電晶體之該汲極並輸出一中間位元邏輯函數補數，該第二電晶體之一閘極接收一第二數據中間位元，該第三電晶體之一閘極接收該第二數據中間位元，且該第四電晶體之一閘極接收該第一數據中間位元補數。
  3. 如請求項2所述之大小比較器，其中當該第一數據中間位元補數為0且該第二數據中間位元為1時，相應之該中間位元邏輯函數補數，等於前一級之該中間位元邏輯函數補數，代表一第一數據中間位元等於該第二數據中間位元。
  4. 如請求項2所述之大小比較器，更包含一最低位元比較單元，電性連接該中間位元比較單元，該最低位元比較單元包含：一第五電晶體，具有一閘極、一源極，以及一汲極，該第五電晶體之該閘極接收一第一數據最低位元補數，該第五電晶體之該汲極電性連接該中間位元比較單元並輸出一最低位元邏輯函數補數；以及一第六電晶體，具有一閘極、一源極，以及一汲極，該第六電晶體之該汲極電性連接該第五電晶體之該源極，該第六電晶體之該閘極接收一第二數據最低位元，該第六電晶體之該源極電性連接該接地端。
  5. 如請求項4所述之大小比較器，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體以及該第六電晶體係為n通道場效電晶體。
  6. 如請求項4所述之大小比較器，其中當該第一數據中間位元補數為0且該第二數據中間位元為1時，該中間位元邏輯函數補數等於該最低位元邏輯函數補數。
  7. 如請求項6所述之大小比較器，其中當該第一數據最低位元補數為0時，該中間位元邏輯函數補數與該最低位元邏輯函數補數均為1。
  8. 如請求項1所述之大小比較器，其中該中間位元比較單元係比較一第一數據中間位元是否大於一第二數據中間位元，且該第一電晶體之一閘極接收一第二數據中間位元，該第一電晶體之一汲極電性連接該第三電晶體之一源極以及該第四電晶體之一源極，該第二電晶體之一閘極接收一第一數據中間位元補數，該第三電晶體之一閘極接收該第二數據中間位元，該第三電晶體之一汲極輸出一中間位元邏輯函數，且該第四電晶體之一閘極接收該第一數據中間位元補數。
  9. 如請求項8所述之大小比較器，更包含一最低位元比較單元，電性連接該中間位元比較單元，該最低位元比較單元包含：一第五電晶體，具有一閘極、一源極，以及一汲極，該第五電晶體之該閘極接收一第一數據最低位元補數，該第五電晶體之該汲極電性連接該中間位元比較單元並輸出一最低位元邏輯函數，該第五電晶體之該源極電性連接該接地端；以及一第六電晶體，具有一閘極、一源極，以及一汲極，該第六電晶體之該汲極電性連接該第五電晶體之該汲極，該第六電晶體之該閘極接收一第二數據最低位元，該第六電晶體之該源極電性連接該接地端。
  10. 如請求項9所述之大小比較器，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體以及該第六電晶體係為n通道場效電晶體。
  11. 一種內含大小比較器之內容可定址記憶體陣列，包含：一位元線，以提供一第一數據中間位元補數；一記憶比較單元，包含：一中間位元比較單元，該中間位元比較單元包含：一第一電晶體，具有一源極；一第二電晶體，具有一源極以及一汲極，該第二電晶體之該汲極電性連接該第一電晶體之該源極，該第二電晶體之該源極電性連接一接地端；一第三電晶體，電性連接該第一電晶體；以及一第四電晶體，電性連接該第一電晶體以及該第三電晶體；以及一記憶單元，電性連接該位元線，以儲存該第一數據中間位元補數，並提供一第二數據中間位元；一字元線，電性連接該記憶單元，以致能該記憶單元儲存該第一數據中間位元補數；以及一P通道場效電晶體，具有一閘極、一源極以及一汲極，該P通道場效電晶體之該源極電性連接一電源供應端，該閘極電性連接該接地端，該汲極電性連接該中間位元比較單元之該第三電晶體。
  12. 如請求項11所述之內容可定址記憶體陣列，其中該記憶單元包含：一記憶單元寫入開關電晶體，電性連接該字元線以及該位元線，該記憶單元寫入開關電晶體係由該字元線控制，以傳遞該位元線上的該第一數據中間位元補數；以及一閂鎖單元，以提供該第二數據中間位元。
  13. 一種不等寬色譜器，包含：一溫標解碼器，解碼一溫標碼以得出一比較結果(one-hot code)；以及一內容可定址記憶體陣列，以提供該溫標碼，該內容可定址記憶體包含：一位元線，以提供一第一數據中間位元補數；一記憶比較單元，包含：一中間位元比較單元，該中間位元比較單元包含：一第一電晶體，具有一源極；一第二電晶體，具有一源極以及一汲極，該第二電晶體之該汲極電性連接該第一電晶體之該源極，該第二電晶體之該源極電性連接一接地端；一第三電晶體，電性連接該第一電晶體；以及一第四電晶體，電性連接該第一電晶體以及該第三電晶體；以及一記憶單元，電性連接該位元線，以儲存該第一數據中間位元補數，並提供一第二數據中間位元；一字元線，電性連接該記憶單元，以致能該記憶單元儲存該第一數據中間位元補數；以及一P通道場效電晶體，具有一閘極、一源極以及一汲極，該P通道場效電晶體之該源極電性連接一電源供應端，該閘極電性連接該接地端，該汲極電性連接該中間位元比較單元之該第三電晶體。
  14. 如請求項13所述之不等寬色譜器，其中該溫標解碼器包含至少一互斥或閘，電性連接該內容可定址記憶體陣列之該中間位元比較單元，以解碼該溫標碼。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292093B1 (en) * 2000-02-22 2001-09-18 Hewlett Packard Company Multi-bit comparator
TW200937867A (en) * 2007-09-19 2009-09-01 Yamaha Corp Comparator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4749887A (en) * 1987-06-22 1988-06-07 Ncr Corporation 3-input Exclusive-OR gate circuit
JPH05127872A (ja) * 1991-02-28 1993-05-25 Toshiba Corp 半導体集積回路
KR100258870B1 (ko) * 1997-12-24 2000-06-15 김영환 2진 비교회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292093B1 (en) * 2000-02-22 2001-09-18 Hewlett Packard Company Multi-bit comparator
TW200937867A (en) * 2007-09-19 2009-09-01 Yamaha Corp Comparator

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