TWI408692B - 記憶體控制器及外部記憶體裝置之間的位址轉換 - Google Patents

Description

記憶體控制器及外部記憶體裝置之間的位址轉換

本發明大體而言係關於記憶體裝置，且特定言之，本發明係關於非揮發性記憶體裝置。

通常將記憶體裝置作為內部半導體積體電路而提供於電腦或其他電子裝置中。存在許多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、靜態RAM(SRAM)、同步動態RAM(SDRAM)及快閃記憶體。

快閃記憶體裝置已發展成用於廣泛範圍之電子應用的非揮發性記憶體之風行來源。快閃記憶體裝置通常使用允許有高記憶密度、高可靠性及低功率消耗之單電晶體記憶體單元。快閃記憶體之一般用途包括個人電腦、個人數位助理(PDA)、數位相機及蜂巢式電話。程式碼及系統資料(諸如，基本輸入/輸出系統(BIOS))通常儲存於用於在個人電腦系統中使用之快閃記憶體裝置中。

快閃記憶體裝置之記憶體控制器通常使用嵌入式靜態RAM之大區塊來儲存送至/來自在邏輯位址空間與實體位址空間之間映射之轉換表的實體位址。此等表可用於在接收到將存取有缺陷之記憶體行之實體位址的邏輯位址時存取冗餘記憶體行。隨著快閃記憶體陣列之密度增加，嵌入式SRAM之大小亦必須增加。此情況需要增加靜態RAM所需要之珍貴的有效面積(real estate)，其減少可用於快閃記憶體陣列及其支援電路之空間量。

解決此問題之一種方式係使用快閃記憶體陣列之部分來儲存此等表。然而，不僅此情況減少可供終端使用者用於資料儲存之記憶體量，而且記憶體裝置之效能亦受損害。因為程式化/讀取快閃記憶體比SRAM需要更多時間，所以控制器需要用來儲存表資料及自快閃記憶體陣列擷取表資料之時間顯著長於在SRAM之狀況下的時間。

出於上文所陳述之原因及出於對熟習此項技術者而言在閱讀並理解本說明書之後將變得顯而易見之下文所陳述之其他原因，在此項技術中存在對在不影響系統效能之情況下減少位址轉換所需要之積體電路有效面積(real estate)量的需要。

在本發明之以下詳細描述中，參考隨附圖式，該等隨附圖式形成本發明之部分，且在該等隨附圖式中，以說明方式展示可實踐本發明之特定實施例。在該等圖式中，相似數字遍及若干視圖描述大體上類似之組件。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可在不脫離本發明之範疇的情況下進行結構改變、邏輯改變及電氣改變。因此以下詳細描述不應以限制意義加以理解，且本發明之範疇僅由隨附申請專利範圍及其等效物界定。

圖1說明併有一外部記憶體裝置的位址轉換系統之一個實施例之方塊圖。該系統包含非揮發性記憶體裝置100及與非揮發性記憶體晶粒分離之DRAM 107。

在一個實施例中，該非揮發性記憶體裝置為NAND快閃記憶體。替代實施例可使用其他類型之快閃記憶體，諸如，NOR或AND。替代實施例亦可使用其他類型之非揮發性記憶體裝置。

在圖1中僅展示與本說明書相關之非揮發性記憶體裝置100之部分。參看圖3而展示並論述非揮發性記憶體裝置之更詳細之描述。

非揮發性記憶體裝置100包含記憶體陣列103，其經由匯流排110而與記憶體控制器105通信。該記憶體控制器105可經由匯流排110而將程式化、讀取及抹除命令發送至記憶體陣列103。舉例而言，控制器105可使用匯流排110來控制在記憶體陣列103之字線及位元線之各別操作期間施加至該等字線及位元線的程式化電壓、讀取電壓及抹除電壓。控制器105可使用數位信號或類比信號來與記憶體陣列103通信。

記憶體控制器105經由控制匯流排115而與諸如微處理器之外部控制器通信。該控制匯流排115可為諸如SATA、安全數位(SD)格式及多媒體卡(MMC)格式的標準NAND控制器介面。亦可使用其他記憶體介面。

記憶體控制器105亦耦接至儲存用於位址轉換方法之位址映射表的外部記憶體裝置107。在一個實施例中，該外部記憶體裝置107為DRAM。替代實施例可使用其他形式之記憶體以用於儲存位址映射表。記憶體裝置107使用諸如雙資料速率(DDR)格式、雙資料速率2(DDR2)格式或低功率同步DRAM(LPDRAM)格式之格式，而經由標準記憶體介面113來與額外控制器或其他裝置通信。替代實施例可使用其他匯流排格式以用於與記憶體裝置通信。外部記憶體裝置除儲存位址映射/轉換表之外亦可儲存其他資料，諸如，來自主處理器之緩衝資料(經由控制器將資料自主機DMA至DRAM)、記憶體裝置之缺陷管理表以及諸如FAT表之系統資訊。

記憶體控制器105與外部記憶體裝置107經由串列匯流排106而通信。此匯流排可為高速(例如，1Gb/s)串列匯流排106。此匯流排106用於在外部記憶體裝置107與非揮發性記憶體控制器105之間來回傳送位址轉換資訊(例如，位址映射表)。

圖2說明用於經由高速串列匯流排而在非揮發性記憶體裝置與外部記憶體裝置之間傳達位址轉換之方法的一個實施例之流程圖。記憶體控制器接收邏輯記憶體位址(201)。該位址可含有於由外部系統傳輸之讀取命令或程式化(寫入)命令中。在圖3中說明且隨後描述一個此記憶體系統。亦可由該記憶體控制器自身在執行諸如抹除一記憶體區塊之內部記憶體操作期間產生邏輯位址。

一旦記憶體控制器具有邏輯位址，其便自外部記憶體裝置擷取對應實體位址(203)。經由將記憶體控制器耦接至外部記憶體裝置之串列匯流排來擷取該實體位址。在一個實施例中，記憶體控制器存取儲存於外部記憶體裝置中之位址轉換表。該轉換表包含被指派給非揮發性記憶體裝置之邏輯位址或邏輯位址範圍與對應實體位址或實體位址範圍。因此，記憶體控制器在表中找到對應於所接收/所產生之邏輯位址之實體位址。

接著，將經由專用串列匯流排而自外部記憶體擷取之實體記憶體位址用於所要操作中(205)。舉例而言，若接收到具有邏輯位址之讀取命令，則記憶體控制器使用所擷取之實體記憶體位址來執行讀取操作。

外部記憶體裝置中之位址轉換表亦可含有用於非揮發性記憶體裝置之冗餘記憶體行之實體位址。舉例而言，當非揮發性記憶體陣列之記憶體行被判定為有缺陷時，用在記憶體陣列之另一部分中或在冗餘記憶體陣列中之冗餘行來替換該有缺陷之記憶體行。接著，用舊的邏輯位址及冗餘行之新的對應實體位址來更新該位址轉換表。此情況允許對有缺陷之行之所有未來存取轉遞至新的冗餘行。

圖3說明記憶體裝置100之功能方塊圖。該記憶體裝置100耦接至外部處理器310。該處理器310可為微處理器或某一其他類型之控制電路。記憶體裝置100及處理器310形成記憶體系統320之部分。已簡化記憶體裝置100以著重於有助於理解本發明之記憶體特徵。系統處理器310可與記憶體裝置100為同一電路卡之部分或完全與記憶體裝置100分離。

該記憶體裝置100包括非揮發性記憶體單元陣列103。記憶體陣列103以若干組字線列及位元線行配置。在一個實施例中，記憶體陣列103之行包含記憶體單元之串聯串。如此項技術中所熟知，以該等單元與位元線之連接決定該陣列是NAND架構、AND架構或是NOR架構。

位址緩衝器電路340經提供以鎖存經由I/O電路360而提供之位址信號。由列解碼器344及行解碼器346來接收並解碼位址信號以存取記憶體陣列103。獲益於本說明書，熟習此項技術者將瞭解，位址輸入連接之數目取決於記憶體陣列103之密度及架構。亦即，隨著記憶體單元計數及記憶體組及區塊計數兩者增加，位址之數目亦隨之增加。

記憶體裝置100藉由使用感應放大器電路350感應記憶體陣列103之行中之電壓或電流變化來讀取該記憶體陣列中之資料。在一個實施例中，感應放大器電路350經耦接以自記憶體陣列103讀取並鎖存一列資料。其包括資料輸入及輸出緩衝器電路360以用於經由複數個資料連接362與處理器310進行雙向資料通信以及位址通信。提供寫入電路355以將資料寫入至記憶體陣列。

記憶體控制器105對控制連接115上自處理器310提供之信號進行解碼。此等信號用於控制記憶體陣列103上之操作，包括資料讀取、資料寫入(程式化)及抹除操作。記憶體控制器電路105可為用以產生記憶體控制信號之狀態機、序列器或某一其他類型之控制器。

已簡化圖3中所說明之快閃記憶體裝置以促進對記憶體之特徵的基本理解。對於熟習此項技術者而言，對快閃記憶體之內部電路及功能之更詳細之理解係已知的。

總結

總之，在本發明之一實施例中，一外部記憶體裝置經由一專用串列匯流排而耦接至一非揮發性記憶體控制器。該記憶體控制器接著可藉由使用邏輯記憶體位址而自外部記憶體裝置獲得之位址轉換資訊/資料來執行位址映射操作。可在不使用非揮發性記憶體裝置或記憶體控制器上之有價值之有效面積來供靜態記憶體儲存位址轉換資料的情況下實現此情況。此外，與使用非揮發性記憶體之部分相比，作為外部記憶體之DRAM之較大速度意謂記憶體系統效能之提昇。

雖然本文中已說明且描述特定實施例，但一般熟習此項技術者將瞭解，經計劃以達成相同目的之任何配置可替代所展示之特定實施例。對於一般熟習此項技術者而言，本發明之許多調適將為顯而易見的。因此，本申請案傾向於涵蓋本發明之任何調適或變化。顯然希望本發明僅受以下申請專利範圍及其等效物限制。

100．．．非揮發性記憶體裝置

103．．．記憶體陣列

105．．．記憶體控制器

106．．．串列匯流排

107．．．外部記憶體裝置

110．．．匯流排

113．．．標準記憶體介面

115．．．控制匯流排

310．．．外部處理器

320．．．記憶體系統

340．．．位址緩衝器電路

344．．．列解碼器

346．．．行解碼器

350．．．感應放大器電路

355．．．寫入電路

360．．．資料輸入及輸出緩衝器電路

362．．．資料連接

圖1展示併有一外部記憶體裝置的位址轉換系統之一個實施例之方塊圖。

圖2展示根據圖1之系統的位址轉換方法之一個實施例之流程圖。

圖3展示可併有本揭示案之位址轉換實施例的記憶體系統之一個實施例之方塊圖。

100．．．非揮發性記憶體裝置

103．．．記憶體陣列

105．．．記憶體控制器

106．．．串列匯流排

107．．．外部記憶體裝置

110．．．匯流排

113．．．標準記憶體介面

115．．．控制匯流排

Claims (19)

1. 一種位址轉換系統，其包含：一包含一記憶體控制器及一記憶體陣列之非揮發性記憶體裝置；及一與該非揮發性記憶體裝置分離之外部記憶體裝置，其用於儲存可由該記憶體控制器經由介於該記憶體控制器與該外部記憶體裝置之間的一專用串列資料匯流排而存取之位址轉換資料。
2. 如請求項1之位址轉換系統，其中該位址轉換資料包含一包含邏輯記憶體位址及其對應於該非揮發性記憶體裝置中之實體記憶體位址之表。
3. 如請求項1之位址轉換系統，其中該記憶體陣列包含一NAND架構。
4. 如請求項1之位址轉換系統，其中該外部記憶體裝置為一DRAM。
5. 如請求項1之位址轉換系統，且其進一步包含一揮發性記憶體介面，其係耦接至該外部記憶體裝置，以使一外部控制器能夠對該外部記憶體裝置進行存取。
6. 如請求項1之位址轉換系統，且其進一步包含一記憶體控制器介面，其係耦接至該記憶體控制器，以使一外部控制器能夠對該記憶體控制器進行之存取。
7. 如請求項1之位址轉換系統，且其進一步包含一耦接至該外部揮發性記憶體裝置之DRAM介面，及一耦接至NAND快閃記憶體裝置之NAND控制器介面。
8. 如請求項7之位址轉換系統，其中該記憶體控制器經組態以產生一對應於該記憶體陣列中之替換有缺陷之記憶體行之冗餘記憶體行的邏輯位址範圍。
9. 如請求項8之位址轉換系統，其中該記憶體控制器經進一步組態以經由該專用串列資料匯流排來存取該外部揮發性記憶體裝置，以擷取對應於一邏輯位址範圍之實體記憶體位址，該邏輯位址範圍對應於冗餘記憶體行。
10. 如請求項7之位址轉換系統，其中該DRAM介面包含一雙資料速率介面或一低功率同步DRAM介面中之一者。
11. 如請求項7之位址轉換系統，其中該NAND控制器介面包含一安全數位介面、一多媒體卡介面或一SATA介面中之一者。
12. 一種用於記憶體位址轉換之方法，其包含：一非揮發性記憶體裝置之記憶體控制器依據一邏輯記憶體位址存取一在該非揮發性記憶體裝置之外部之揮發性記憶體裝置中的一位址轉換表，其中經由介於該非揮發性記憶體控制器與該揮發性記憶體裝置之間的一專用串列匯流排而執行該存取；該記憶體控制器自該轉換表擷取一對應於該邏輯記憶體位址之實體記憶體位址；及該記憶體控制器至少部分地回應於該實體記憶體位址而對該非揮發性記憶體裝置之一非揮發性記憶體陣列執行一記憶體操作。
13. 如請求項12之方法，且其進一步包括接收該邏輯位址。
14. 如請求項12之方法，且其進一步包括該記憶體控制器回應於有缺陷之記憶體行而產生該邏輯位址。
15. 如請求項12之方法，其中該記憶體操作係由該記憶體控制器接收且該記憶體操作包含該邏輯記憶體位址。
16. 如請求項12之方法，其中該記憶體操作包含一包含一邏輯讀取位址之讀取操作或一包含一邏輯寫入位址之寫入操作中之一者。
17. 一種記憶體系統，其包含：一用於控制該記憶體系統之操作並產生記憶體信號之處理器；一耦接至該處理器且至少部分地回應於該等記憶體信號而操作之非揮發性記憶體裝置，該記憶體裝置包含：一耦接至一非揮發性記憶體控制器之非揮發性記憶體陣列，該非揮發性記憶體控制器經由一記憶體控制器介面而耦接至該處理器；及一與該非揮發性記憶體裝置分離且經由一專用串列匯流排而耦接至該記憶體控制器之DRAM，該專用串列匯流排僅連接該DRAM及該非揮發性記憶體控制器，該DRAM包含用於在一邏輯記憶體位址與一實體記憶體位址之間轉換之資料。
18. 如請求項17之系統，其中該記憶體控制器經組態以經由該專用串列匯流排而存取該用於轉換之資料，以便將一所接收之邏輯記憶體位址映射至該非揮發性記憶體陣列中之一實體記憶體位址。
19. 如請求項17之系統，其中該專用串列匯流排為一以1Gb/s操作之高速匯流排。