TWI407696B - 非同步乒乓計數器 - Google Patents

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Description

非同步乒乓計數器
本發明有關於計數器技術，尤有關於一種非同步乒乓計數器(asynchronous ping-pong counter)。
在本說明書中，計數器定義為一種電路構件，係用以接收一快速時脈及一緩慢時脈，進而產生一輸出值；上升緣(rising edge)係定義為一數位訊號從邏輯低位準至邏輯高位準的轉換過程(transition)。計數器所產生的輸出值係代表該緩慢時脈的相鄰二個上升緣之間，該快速時脈的上升緣發生的次數。一同步計數器(synchronous counter)係利用該快速時脈作為計數脈波來對該緩慢時脈進行過取樣，並根據該取樣結果來決定計數脈波之上升緣次數。
然而，假設該快速時脈的頻率極高，例如：5GHz，且該緩慢時脈的頻率極低，例如：10MHz，倘若利用目前現存的同步計數器來實施，則幾乎不可能符合每一正反器(flip-flop)對設定時間(setup time)與保持時間(hold time)之時序要求。
本發明之目的之一係提出一種非同步乒乓計數器，以解決上述問題。
為達成上述目的，本發明非同步乒乓計數器，包含一第一非同步計數器、一第二非同步計數器及一控制器，該非同步乒乓計數器具有一第一狀態及一第二狀態，其中，在該第一狀態下，該第一非同步計數器計算一輸入時脈訊號，該第二非同步計數器保持一第二計數輸出值；在該第二狀態下，該第二非同步計數器計算該輸入時脈訊號，該第一非同步計數器保持一第一計數輸出值；以及該控制器根據該輸入時脈訊號之取樣結果，來決定進入該第一狀態或該第二狀態。
本發明之另一個目的是提供一種裝置，包含一第一非同步計數器、一第二非同步計數器、一輸入選擇器、一輸出選擇器及一控制器，該控制器係控制該裝置操作於一第一狀態或一第二狀態，其中，在該第一狀態下，該輸入選擇器選擇輸出一第一時脈訊號當作該第一非同步計數器之輸入，以及，該輸出選擇器選擇輸出該第二計數器之輸出值當作該裝置之輸出；以及，在該第二狀態下，該輸入選擇器選擇輸出該第一時脈訊號當作為該第二非同步計數器之輸入，以及，該輸出選擇器選擇輸出該第一計數器之輸出值當作為該裝置之輸出。
本發明之另一個目的是提供一種計數方法，包含以下步驟：交替地選擇一第一非同步計數器及一第二非同步計數器之其一，用以計算一輸入訊號；當選擇該第一非同步計數器來作計算時，選擇該第二非同步計數器的輸出值當作輸出；以及，當選擇該第二非同步計數器來作計算時，選擇該第一非同步計數器的輸出值當作輸出。
本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例並配合所附圖式，作詳細說明如下。
以下之說明將舉出本發明之數個較佳的示範實施例，例如：，各種電子電路、元件以及相關方法。熟悉本領域者應可理解，本發明可採用各種可能的方式實施，並不限於下列示範之實施例或實施例中的特徵。另外，眾所知悉之細節不再重覆顯示或贅述，以避免模糊本發明之重點。
第1A圖顯示本發明之非同步乒乓計數器之一實施例之方塊圖。請參考第1A圖，本發明非同步乒乓計數器100係接收一第一輸入時脈(第1A圖之CLKF)及一第二輸入時脈(第1A圖之CLKS)，以產生一數位輸出值(第1A圖之CNT_VAL)，該數位輸出值代表該第二輸入時脈CLKS的相鄰二個上升緣之間，該第一輸入時脈CLKF的上升緣發生的次數。本發明非同步乒乓計數器之輸出與輸入波形如第1B圖所示，其中，非同步乒乓計數器100計算該第二輸入時脈CLKS的相鄰二個上升緣之間，該第一輸入時脈CLKF的上升緣發生的次數，以產生該數位輸出值CNT_VAL。數位輸出值CNT_VAL為一個多位元之數位值，並且其位元寬度取決於該第二輸入時脈CLKS的相鄰二個上升緣之間，該第一輸入時脈CLKF的上升緣發生的最大可能次數。
第2圖為本發明非同步乒乓計數器之一實施例的架構示意圖。請參考第2圖，本發明非同步乒乓計數器包含一邊緣偵測器210、一個雙重非同步計數器200及一有限狀態機220。
邊緣偵測器210用以偵測該第二輸入時脈CLKS之上升緣以產生一相對應的脈衝(pulse)訊號。一實施例中，該邊緣偵測器210係用以接收該第一輸入時脈CLKF及該第二輸入時脈CLKS，以產生該脈衝訊號。在第2圖的實施例中，該邊緣偵測器210包含一第一正反器211、一第二正反器212及一及閘(AND gate)213。邊緣偵測器210將第一輸入時脈CLKF饋入第一正反器211的時脈端以對第二輸入時脈CLKS取樣，而第一正反器211的輸出端(Q)連接至同樣利用該第一輸入時脈CLKF作為觸發之第二正反器212的資料輸入端(D)。第一正反器211的正輸出端(Q)及第二正反器212的負輸出端(/Q)分別連接至及閘213的二個輸入端，用以偵測第二輸入時脈CLKS之上升緣。一旦偵測到第二輸入時脈CLKS之上升緣時，及閘213隨即產生一相對應之脈衝訊號PULSE。以下的說明書中，係將脈衝訊號PULSE的任二個相鄰上升緣期間稱為一時間槽(time slot)。
本發明之非同步乒乓計數器包含一個雙重非同步計數器200，用以計算在每一時間槽期間，該第一輸入時脈的上升緣的發生次數。在第2圖的實施例中，雙重非同步計數器200包含一第一多工器201、一第二多工器202、一第三多工器203、一第一非同步計數器204及一第二非同步計數器205。雙重非同步計數器200係工作於一乒乓模式(ping-pong mode)，當其中一非同步計數器用來接收目前時間槽中第一輸入時脈之上升緣時，另一個非同步計數器則用來計算於上一個時間槽中，第一輸入時脈之上升緣的數目並產生上述數位輸出訊號，反之亦然。
該第一非同步計數器204及該第二非同步計數器205可以利用習知非同步計數器來實施。一實施例中，該非同步計數器用以接收具有一連串脈衝訊號之一輸入訊號CP之及一重置訊號RESET，進而產生一數位輸出值Q，該數位輸出值Q係代表輸入訊號CP之上升緣發生的次數。第4圖為本發明非同步計數器之一實施例的架構示意圖。此實施例為一漣波計數器(ripple counter)，該漣波計數器包含複數個串接的正反器，而該些串接的正反器的總數(例如：N)係取決於輸入訊號CP的上升緣發生的最大可能次數。每一正反器分別設有一時脈輸入端、一資料輸入端、一正輸出端、一負輸出端(negated output pin)及一重置端。上述正反器在該時脈輸入端的上升緣發生期間取樣該資料輸入端的二位元值輸出至該正輸出端，同時將該二位元值之相對應補數(negated value)輸出至該負輸出端。當一正反器之重置端的輸入值等於二位元值0時，會重置該正反器，使得該正反器的正輸出端及負輸出端分別輸出二位元值0及1。第一個正反器400-0的時脈輸入端由輸入訊號CP所觸發，而其他正反器400-1~400-(N-1)的時脈輸入端則分別由其前一級正反器之負輸出端產生之訊號所觸發。基於非同步計數器的特性，輸入訊號CP的所有上升緣會像”漣波”似的通過計數器。在”漣波”結束後，各正反器之正輸出端產生的資料即代表輸入訊號CP之上升緣數目。當重置訊號RESET改變狀態為二位元值0時，所有正反器都會被重置。
而二個非同步計數器204、205的選擇係取決於一選擇訊號SEL的二位元值，該選擇訊號SEL係由有限狀態機220所產生。當選擇訊號SEL等於二位元值1時，第一多工器201選擇輸出第一輸入訊號CLKF當作輸出訊號CP1以傳送至第一非同步計數器204的時脈端(CP)；而第二非同步計數器205的時脈端(CP)則透過第二多工器202接收一輸入二位元值0。在相同的時間槽期間，第二非同步計數器205之正輸出端訊號係由第三多工器輸出203選擇輸出當作輸出訊號CNT_VAL。根據本發明之電路組態，在目前時間槽期間，第一非同步計數器204係接收第一輸入時脈CLKF，而第二非同步計數器205則停止接收第一輸入時脈CLKF，並產生於前一個時間槽期間，該第一輸入時脈CLKF的上升緣數目。
當選擇訊號SEL等於二位元值0時，第二多工器202選擇輸出第一輸入訊號CLKF輸出當作輸出訊號CP0以傳送至第二非同步計數器205的時脈端(CP)；而第一非同步計數器204的時脈端(CP)則透過第一多工器201接收一輸入值0。在相同的時間槽期間，第一非同步計數器204之正輸出端訊號係由第三多工器輸出203選擇輸出當作輸出訊號CNT_VAL。根據本發明之電路組態，在目前時間槽期間，第二非同步計數器205接收第一輸入時脈CLKF，而第一非同步計數器204則停止接收第一輸入時脈CLKF，並產生於前一個時間槽期間，該第一輸入時脈CLKF的上升緣數目。
邊緣偵測器210產生之脈衝訊號PULSE被傳送至一有限狀態機。有限狀態機220包含一第三正反器221、一第四正反器222及二個反及閘(NAND gate)223、224。脈衝訊號PULSE連續地觸發(toggle)有限狀態機220之第三正反器221，而第三正反器221的正輸出端連接至第四正反器222之資料輸入端，且第四正反器222係由第一輸入時脈CLKF的下降緣所觸發，並在正輸出端產生選擇訊號SEL。因為第四正反器222係由第一輸入時脈CLKF的下降緣所觸發，當第一輸入時脈CLKF等於二位元值0時，選擇訊號SEL就會持續地改變其內含值。據此，當選擇訊號SEL改變其內含值時，例如從二位元值0改變為二位元值1或從二位元值1改變為二位元值0，就不會在雙重非同步計數器200的訊號CP0、CP1中產生突波(glitch)。
在選擇訊號SEL改變狀態為二位元值1之前，反及閘223產生一個二位元值0來重置第一非同步計數器204或清除第一非同步計數器204內的舊值。而當選擇訊號SEL變為二位元值1後，第一輸入訊號透過第一多工器201饋入第一非同步計數器204的輸入端，且第一非同步計數器204接收在目前時間槽期間內第一輸入時脈之上升緣。同時，第二非同步計數器205的時脈端(CP)藉由第二多工器202接收一輸入值0來停止接收第一輸入時脈之上升緣，而第二非同步計數器205之正輸出端訊號係由第三多工器203輸出當作輸出訊號CNT_VAL。
在選擇訊號SEL轉變為二位元值0之前，反及閘224產生一個二位元值0來重置第二非同步計數器205或清除第二非同步計數器205內的舊值。在選擇訊號SEL變為二位元值0後，第一輸入訊號透過第二多工器202饋入第二非同步計數器205的輸入端，且第二非同步計數器205接收在目前時間槽期間內第一輸入時脈之上升緣。同時，第一非同步計數器204的時脈端(CP)藉由第一多工器201接收一輸入值0來停止接收第一輸入時脈之上升緣，而第一非同步計數器204之正輸出端訊號係由第三多工器203輸出當作輸出訊號CNT_VAL。第3圖顯示第2圖之非同步乒乓計數器中，相關輸出波形、輸入波形及內部節點波形的時序圖。
在不脫離本發明之要旨，可進行各種變形或實施態樣。例如：對本領域技術人員而言，可利用硬體描述語言(例如是VHDL或VERLOG)以及電腦輔助軟體即可達到各種變形或變更。例如。將第2圖中的三個多工器(201、202、203)、邊緣偵測器210、以及有限狀態機220透過硬體描述語言以及電腦輔助軟體即可產生一個數位邏輯電路(或稱為一控制器、控制電路)包括有複數個數位邏輯元件可達到三個多工器(201、202、203)、邊緣偵測器210、以及有限狀態機220的相關功能。以例如：可利用一微控制器(Micro-controller)或微處理器(Micro-processor)或中央處理器(CPU)以及二個非同步計數器亦可實施本發明。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
100．．．非同步乒乓計數器
200．．．雙重非同步計數器
201．．．第一多工器
202．．．第二多工器
203．．．第三多工器
204．．．第一非同步計數器
205．．．第二非同步計數器
210．．．邊緣偵測器
211．．．第一正反器
212．．．第二正反器
213、223、224．．．及閘
220．．．有限狀態機
221．．．第三正反器
222．．．第四正反器
223、224．．．反及閘
400-0~400-(N-1)．．．正反器
第1A圖顯示本發明非同步乒乓計數器之一實施例之方塊圖。
第1B圖顯示第1A圖之非同步乒乓計數器之時序圖。
第2圖為本發明非同步乒乓計數器之一實施例的架構示意圖。
第3圖顯示第2圖之非同步計數器之時序圖。
第4圖顯示本發明非同步計數器之一實施例的架構示意圖。
200．．．雙重非同步計數器
201．．．第一多工器
202．．．第二多工器
203．．．第三多工器
204．．．第一非同步計數器
205．．．第二非同步計數器
210．．．邊緣偵測器
211．．．第一正反器
212．．．第二正反器
213、223、224．．．及閘
220．．．有限狀態機
221．．．第三正反器
222．．．第四正反器
223、224．．．反及閘

Claims (17)

  1. 一種計數裝置，包含一第一非同步計數器、一第二非同步計數器及一控制器，該裝置具有一第一狀態及一第二狀態，其中，在該第一狀態下，該第一非同步計數器計算一快速時脈訊號之一第一時脈邊緣數目，該第二非同步計數器保持一第一計數輸出值；在該第二狀態下，該第二非同步計數器計算該快速時脈訊號之一第二時脈邊緣數目，該第一非同步計數器保持一第二計數輸出值；以及該控制器根據該快速時脈訊號對一緩慢時脈訊號之取樣結果，來決定進入該第一狀態或該第二狀態。
  2. 如申請專利範圍第1項所記載之裝置，其中，在該第一狀態下，該第一計數輸出值被選擇當作該裝置的輸出，以及，在該第二狀態下，該第二計數輸出值被選擇當作該裝置的輸出。
  3. 如申請專利範圍第1項所記載之裝置，其中，當該裝置剛轉換為該第一狀態時，該控制器先發出一第一重置訊號以重置該第一非同步計數器，以及，該裝置剛轉換為該第二狀態時，該控制器先發出一第二重置訊號以重置該第二非同步計數器。
  4. 如申請專利範圍第3項所記載之裝置，其中，該控制器係根據該快速時脈訊號對該緩慢時脈訊號之取樣來偵測該緩慢時脈訊號之時脈邊緣，進而決定該裝置進入該第一狀態或該第二狀態。
  5. 如申請專利範圍第1項所記載之裝置，更包含一輸入多工器，在該第一狀態期間，用以選擇輸出該快速時脈訊號當作該第一非同步計 數器之輸入，以及，在該第二狀態期間，用以選擇輸出該快速時脈訊號當作該第二非同步計數器之輸入。
  6. 如申請專利範圍第5項所記載之裝置，更包含一輸出多工器，在該第一狀態期間，用以選擇輸出該第一計數輸出值當作該裝置之輸出，以及，在該第二狀態期間，用以選擇輸出該第二計數輸出值當作該裝置之輸出。
  7. 如申請專利範圍第1項所記載之裝置，更包含一輸出多工器，在該第一狀態期間，用以選擇輸出該第一計數輸出值當作為該裝置之輸出，以及，在該第二狀態期間，用以選擇輸出該第二計數輸出值當作為該裝置之輸出。
  8. 如申請專利範圍第1項所記載之裝置，該第一非同步計數器係為一漣波計數器(ripple counter)。
  9. 一種計數裝置，包含一第一非同步計數器、一第二非同步計數器、一輸入選擇器、一輸出選擇器及一控制器，該控制器係控制該裝置操作於一第一狀態或一第二狀態，其中，在該第一狀態下，該輸入選擇器選擇輸出一第一時脈訊號當作該第一非同步計數器之輸入以及選擇輸出一零(null)訊號當作該第二非同步計數器之輸入，以及，該輸出選擇器選擇輸出該第二計數器之輸出值當作該裝置之輸出；以及在該第二狀態下，該輸入選擇器選擇輸出該第一時脈訊號當作為該第二非同步計數器之輸入以及選擇輸出該零(null)訊號當作該第一非同步計數器之輸入，以及，該輸出選擇器選擇輸出該第一計數器之輸出值當作為該裝置之輸出。
  10. 如申請專利範圍第9項所記載之裝置，其中該控制器根據該第一時脈訊號對一第二時脈訊號之取樣結果，來決定該裝置操作於該第一狀態或該第二狀態，其中，該第一時脈訊號的頻率高於該第二時脈訊號的頻率。
  11. 如申請專利範圍第9項所記載之裝置，其中，當該裝置剛轉換為該第一狀態時，該控制器先發出一第一重置訊號以重置該第一非同步計數器，以及，當該裝置剛轉換為該第二狀態時，該控制器先發出一第二重置訊號以重置該第二非同步計數器。
  12. 如申請專利範圍第9項所記載之裝置，其中，該控制器係根據對該第二時脈訊號之時脈邊緣的偵測結果，決定該裝置操作於該第一狀態或該第二狀態。
  13. 如申請專利範圍第9項所記載之裝置，該第一非同步計數器係為一漣波計數器(ripple counter)。
  14. 一種計數方法，包含以下步驟：交替地選擇一第一非同步計數器及一第二非同步計數器之其一，用以計算一快速時脈之一時脈邊緣數目；當選擇該第一非同步計數器來作計算時，選擇該第二非同步計數器的輸出值當作輸出；當選擇該第二非同步計數器來作計算時，選擇該第一非同步計數器的輸出值當作輸出；以及當偵測到一緩慢時脈之邊緣時，交替前述的選擇。
  15. 如申請專利範圍第14項所記載之方法，更包含：當選擇該第一非同步計數器來作計算前，重置該第一非同步計數器；以及 當選擇該第二非同步計數器來作計算前，重置該第二非同步計數器。
  16. 如申請專利範圍第14項所記載之方法，更包含：當選擇該第一非同步計數器來作計算時，暫時停止該第二非同步計數器之運作；以及當選擇該第二非同步計數器來作計算時，暫時停止該第一非同步計數器之運作。
  17. 如申請專利範圍第14項所記載之方法，該第一非同步計數器係為一漣波計數器(ripple counter)。
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