TWI404207B - 半導體結構 - Google Patents

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TWI404207B TW97150820A TW97150820A TWI404207B TW I404207 B TWI404207 B TW I404207B TW 97150820 A TW97150820 A TW 97150820A TW 97150820 A TW97150820 A TW 97150820A TW I404207 B TWI404207 B TW I404207B
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Description

半導體結構
本發明係有關於一種半導體結構。
在目前的積體電路製程中，如控制器、記憶體、低壓電路和高壓電源裝置已被大量的整合於一單晶片上，一般稱作單晶片系統。例如，在高電壓和高電流的操作上，雙擴散金氧半導體(DMOS)電晶體經常用於傳統的電源裝置，其可在低阻值下操作而仍能維持高電壓。而橫向雙擴散金氧半導體(LDMOS)電晶體則特別因具有簡單的結構而可和超大型積體(VLSI)邏輯電路整合。
然而，橫向雙擴散金氧半導體(LDMOS)電晶體的表面電場(Surface Field)限制了電晶體的耐壓能力。此外，對於具有指插狀結構的LDMOS元件來說，在元件操作時，具有指狀結構的源極，其指端位置的高電場的產生會導致LDMOS電晶體的崩潰電壓(breakdown voltage)下降。尤其是，當元件尺寸變小時，即源極的寬度變窄，或其指端的弧半徑變小時，電場會變得更高而更加惡化崩潰電壓下降的問題。然而，若為了避免上述問題以增加元件的崩潰電壓，而將指狀源極的寬度變寬以使指端的弧半徑變大，則會減少元件的佈局彈性並限制微縮化的發展。
因此有需要提供一種半導體結構，以克服先前技藝之不足。
本發明提供一種半導體結構，包括：一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上，其中該第一型濃摻雜區包括一指部，該指部具有一擴大的末端區域；一第二型井區，位於該第一型基底上；一第二型濃摻雜區，位於該第二型井區上；一隔離結構，位於該第一型濃摻雜區及該第二型濃摻雜區之間；以及一閘極結構，位於該第一型濃摻雜區及該隔離結構之間的該第一型基底上。
本發明也提供一種半導體結構，包括：一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上，其中該第一型濃摻雜區包括一指部及一矩形環部，該指部是於該矩形環部的一內側邊，以垂直的方向延伸出，該指部的末端具有一擴大區域及一圓弧區域；一第二型井區，位於該第一型基底上；一第二型濃摻雜區，位於該第二型井區上，其中該第二型濃摻雜區為馬蹄形，且是位於該第一型濃摻雜區的矩形環部所圍繞的範圍內；一隔離結構，位於該第一型濃摻雜區及該第二型濃摻雜區之間；以及一閘極結構，位於該第一型濃摻雜區及該隔離結構之間的該第一型基底上。
本發明之實施例提供一種半導體裝置及其製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和 方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外***有其他中介層。
第1A圖為本發明一實施例之半導體結構的俯視圖。第2圖為第1A圖之半導體結構沿著虛線AA’部分的剖面圖。第3圖為第1A圖之半導體結構沿著虛線BB’部分的剖面圖。
第2圖及第3圖顯示，半導體結構包括P－型基底10。P－型基底10可包括絕緣層上有矽(SOI)基底、塊狀矽(Bulk silicon)基底、或基底上有矽磊晶層之形式。再者，P－型體摻雜區16及N型井區11係形成於P－型基底10上。此外，P＋型摻雜區13(可視為NLDMOS通道區)係形成於P－型體摻雜區16上。N＋型摻雜區14係形成於N型井區11上。要注意的是，第2圖與第3圖的主要差異在於第2圖中的半導體結構更包括位於N型井區11與P＋型摻雜區13之間的N＋型摻雜區14A。在一實施例中，N＋型摻雜區14A的摻雜質濃度相同於N＋型摻雜區14。其中，上述P型摻雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。N型摻雜質包括例如磷、砷、氮、銻、或其結合的雜質。摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。
請參考第2圖及第3圖，閘極結構40係形成於P＋型摻雜區13及該隔離結構20之間的P－型基底10上。此外，隔離結構20係以場氧化層為例但並不以此為限，其他各種隔離結構例如淺溝槽隔離結構亦可採用。
再者，請參考第2圖及第3圖，閘極結構40覆蓋部分的該隔離結構20與P－型體摻雜區16。閘極結構40中的閘極介電層41可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其組合等常用的介電材料。閘極介電層41也可包括氧化鋁(aluminum oxide；Al2 O3 )、氧化鉿(hafnium oxide,HfO2 )、氮氧化鉿(hafnium oxynitride,HfON)、矽酸鉿(hafnium silicate,HfSiO4 )、氧化鋯(zirconium oxide,ZrO2 )、氮氧化鋯(zirconium oxynitride,ZrON)、矽酸鋯(zirconium silicate,ZrSiO4 )、氧化釔(yttrium oxide,Y2 O3 )、氧化鑭(lanthalum oxide,La2 O3 )、氧化鈰(cerium oxide,CeO2 )、氧化鈦(titanium oxide,TiO2 )、氧化鉭(tantalum oxide,Ta2 O5 )或其組合等高介電常數(high－k，介電常數大於8)之介電材料。
此外，位於閘極介電層41上的閘極電極層42可包括矽或多晶矽(polysilicon)。閘極電極層42較佳為摻雜雜質以降低其片電阻(sheet resistance)。在其他實施例中，閘極電極層42係包括非晶矽(amorphous silicon)。此外，閘極電極層42表面也可以選擇形成金屬矽化物(未顯示)。
請參考第3圖，於一實施例中，N型井區11是位於隔離結構20下方。於另一實施例中，N型井區11是位於閘 極介電層41下方(未顯示)，或更可與P－型體摻雜區16鄰接(未顯示)。同理，例如第2圖中的N型井區11也可以是位於隔離結構20下方，且未與P－型體摻雜區16鄰接(未顯示)。
請參考第1A圖，其顯示半導體結構中的P－型基底10、N＋型摻雜區14及P＋型摻雜區13的俯視圖。此外，接墊100A及接墊100B是分別設置於N＋型摻雜區14及P＋型摻雜區13上。為簡化圖式，第2圖及第3圖中的其他元件則省略而未顯示於第1A圖中。
請參考第2至3圖，在一實施例中，N＋型摻雜區14係被施予一汲極電壓VDD (未顯示)，N＋型摻雜區14A與P＋型摻雜區13係被施予一源極電壓VSS (未顯示)，閘極結構40係被施予一閘極電壓VG (未顯示)。應注意的是，施於該閘極結構40的電壓VG 與施於該N＋型摻雜區14的電壓VDD 相同。或者，可選擇性地，施於該閘極結構40的電壓VG 與施於該N＋型摻雜區14的電壓VDD 不同。因此，第2圖中半導體結構可視為LDMOS元件，特別是橫向擴散金氧半電晶體(lateral diffused MOS,LDMOS)元件，同時，第3圖中的半導體結構可視為二極體元件。
在第1A圖中，P＋型摻雜區13包括矩形環部13A(可視為NLDMOS通道區)及指部13B。其中，指部13B是於矩形環部13A的一內側邊，以垂直的方向延伸出。此外，N＋型摻雜區14為馬蹄形。N＋型摻雜區14是位於由矩形環部13A所包圍的區域中。馬蹄形的N＋型摻雜區14與P＋ 型摻雜區13為互相叉合(interdigitate)之指插狀佈局結構。
應注意的是，請參考第1A圖，閘極結構40(未顯示)實質上是沿著P＋型摻雜區13的內側壁旁的位置形成。因此，這裡所提及的指部13B，實質上也可以說是由P＋型摻雜區指部及位於P＋型摻雜區指部外側的閘極結構所構成的指部13B。為方便，之後僅使用P＋型摻雜區指部13B作說明。
再者，在一實施例中，第3圖的二極體元件的範圍是位於第1A圖包含P＋型摻雜區指部13B末端的區域，例如區域70(虛線所包圍的區域)，第2圖的LDMOS元件的範圍則是位於二極體元件的範圍外的所有區域。然而，二極體元件的範圍並非限定於上述包含P＋型摻雜區指部13B末端的區域70，如第1A圖所示，其亦可應用於包含N＋型摻雜區14之指部末端的區域，例如區域80(虛線所包圍的區域)。
在習知技藝中，是將包括P＋型摻雜區13所有矩形環部13A及指部13B的區域皆形成LDMOS元件，然而，位於指部末端位置的LDMOS會產生高密度表面電場(電場擁擠)，而使得整體的LDMOS元件的崩潰電壓下降，降低元件的使用壽命。在本發明實施例中，當將指部末端區域的元件作為二極體時，其能有效降低表面電場的密度，並改善電場擁擠的問題。
第1B圖為第1A圖之P＋型摻雜區的指部13B其未與矩形環部13A鄰接的末端區域90(虛線所包圍的區域)的 放大圖。請參考第1B圖，P＋型摻雜區的指部13B末端的形狀是自最小寬度t(即指部13B軀幹部分的寬度t)，以對稱的方向，逐漸向外變寬至最大寬度T，且具有一弧半徑為R的圓弧區域。此外，最小寬度t與最大寬度T的位置的距離為L。因此，當指部13B末端的側邊與指部13B軀幹部分的側邊，其之間的夾角為θ時，指部13B末端的最大寬度T可利用下列算試得到：T＝t＋2*(L*tanθ)
P＋型摻雜區的指部13B軀幹部分的寬度(指部13B末端最小寬度)t、指部13B末端最大寬度T、指部13B末端的側邊的張開角度θ、及最小寬度t與最大寬度T的位置的距離L可視製程技術及元件特性而定，以有效改善元件電場擁擠的問題，與此並不加以限制。
在習知技藝中，為了改善在操作LDMOS時，於指部末端所發生電場擁擠的問題，一般是利用將整個指部13B軀幹部分的寬度變寬的方式，以使指部13B末端的寬度變寬，且變寬後的指部13B軀幹部分的寬度是相同於變寬後的指部13B末端的寬度。換句話說，為了將指部13B末端的寬度變寬，必須將整個指部13B軀幹部分的寬度變寬。然而，在本發明的實施例中，僅將指部13B末端的寬度變寬，而不須改變LDMOS部分的指部13B的寬度。此外，指部13B末端的寬度是以逐漸放大的方式變寬，因此能避 免寬度突然放大所形成的銳角而造成強烈電場的問題。根據上述，本發明實施例的二極體結構其改善LDMOS的電場擁擠問題的效能較佳。此外，形成LDMOS所需要的面積小，能夠增加佈局的彈性且提升微縮化的發展。
同理，當二極體元件是形成在如第1A圖中的區域80內時，N＋型摻雜區14之指部末端的形狀，可以是自最小寬度(即指部軀幹部分的寬度)，以對稱的方向，逐漸向外變寬至最大寬度，且具有一弧半徑的圓弧區域。
在第2圖的LDMOS元件中，位於隔離結構20下方的N型井區11能夠有效的降低表面電場(RESURF)，亦即，此元件為減少表面電場型(reduced surface field,RESURF)的LDMOS電晶體，其能夠提供低的導通電阻。再者，第3圖中位於指部末端區域70的二極體結構能夠有效降低在操作LDMOS時，於指插部份產生的電場。在其他實施例中，例如第2圖中的LDMOS元件可更包括位於隔離結構20及N型井區11之間的P型摻雜區(未顯示)，其亦可用以減少表面電場。
此外，根據減少表面電場技術(RESURF)，第3圖中的N型井區11、P－型體摻雜區16和P－型基底10，其分部區域和摻雜濃度亦可選擇性地予以特別設定以改善表面電場。同理，例如第2圖LDMOS結構中的N型井區11、P－型體摻雜區16和P－型基底10，其分部區域和摻雜濃度亦可根據減少表面電場技術(RESURF)，選擇性地予以特別設定以改善表面電場。因此，整體而言，本發明所提供的 LDMOS元件具有較佳的電性表現。
第4圖為本發明另一實施例之半導體結構的俯視圖。第4圖與第1A圖的主要差異在於該實施例的P＋型摻雜區的環部13A’與N＋型摻雜區14’，其指部在靠近P＋型摻雜區指部13B末端的部分是逐漸向外張開的。同樣的，為簡化圖式，第4圖省略而未顯示第2圖及第3圖中的其他元件。
請參考第4圖，在一實施例中，P＋型摻雜區的環部13A’與N＋型摻雜區14’，其指部是往實質上平行於P＋型摻雜區指部13B末端的變寬部分的方向向外張開。然而，在其他實施例中，P＋型摻雜區的環部13A’與N＋型摻雜區14’並非限定於上述佈局，其亦可選擇性地予以特別形狀以改善元件電場擁擠的問題。
本發明之實施例所揭露之半導體結構中，當共用的P＋型摻雜區及N＋型摻雜區具有指插狀佈局時，二極體結構是形成於包括指部末端的區域(即指插區域)內，LDMOS結構則是形成於未形成二極體結構的其它區域內。其中，位於指插區域的二極體結構能夠降低在操作元件時，於指插部份產生的電場。此外，本發明之實施例僅將P＋型摻雜區指部末端的寬度變寬，而不須改變指部軀幹部分的寬度。當二極體結構具有較大寬度的P＋型摻雜區指部末端時，二極體結構緩衝電場的效能會更好。再者，指部末端的寬度是以逐漸放大的方式變寬，因此能避免寬度突然放大所形成的銳角而造成強烈電場的問題。因此，本發明實 施例的半導體結構有效改善元件操作時，於指插部分發生的電場擁擠的問題。此外，形成元件所需要的面積小，能夠增加佈局的彈性且提升微縮化的發展。
以上之實施例僅用以本發明之範例，舉例來說，當討論P型LDMOS之實施例時，另一實施例可以是N型LDMOS。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧P－型基底
11‧‧‧N型井區
13‧‧‧P＋型摻雜區(NLDMOS 通道區)
13A‧‧‧P＋型摻雜區矩形環部(NLDMOS通道區)
13A’‧‧‧P＋型摻雜區矩形環部
13B‧‧‧P＋型摻雜區指部
14‧‧‧N＋ 型摻雜區
14A‧‧‧N＋型摻雜區
14’‧‧‧N＋型摻雜區
16‧‧‧P－型 體摻雜區
20‧‧‧隔離結構
40‧‧‧閘極結構
41‧‧‧閘極介電層
42‧‧‧閘極電極層
70‧‧‧包含元件指部末端的區域
80‧‧‧包含元 件指部末端的區域
90‧‧‧包含P＋型摻雜區指部末端的區 域
100A‧‧‧接墊
100B‧‧‧接墊
第1A圖為本發明一實施例之半導體結構的俯視圖。
第1B圖為第1A圖之摻雜區指部的末端區域的放大圖。
第2圖為第1A圖之半導體結構沿著虛線AA’部分的剖面圖。
第3圖為第1A圖之半導體結構沿著虛線BB’部分的剖面圖。
第4圖為本發明另一實施例之半導體結構的俯視圖。
10‧‧‧P－型基底
13‧‧‧NLDMOS通道區
13A‧‧‧NLDMOS 通道區
13B‧‧‧P＋型摻雜區指部
14‧‧‧N＋型摻雜區
70‧‧‧包 含元件指部末端的區域
80‧‧‧包含元件指部末端的區域
90‧‧‧ 包含P＋型摻雜區指部末端的區域
100A‧‧‧接墊
100B‧‧‧接 墊

Claims (19)

  1. 一種半導體結構，包括：一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上，其中該第一型濃摻雜區包括一指部，該指部具有一擴大的末端區域；一第二型井區，位於該第一型基底上；一第二型濃摻雜區，位於該第二型井區上；一隔離結構，位於該第一型濃摻雜區及該第二型濃摻雜區之間；以及一閘極結構，位於該第一型濃摻雜區及該隔離結構之間的該第一型基底上。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一型濃摻雜區的指部具有一圓弧區域。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一型濃摻雜區的指部末端的最小寬度等於該指部的軀幹部分的寬度。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一型濃摻雜區更包括一矩形環部，該第一型濃摻雜區的指部是於該矩形環部的一內側邊，以垂直的方向延伸出。
  5. 如申請專利範圍第4項所述之半導體結構，其中該第二型濃摻雜區為馬蹄形，且是位於該第一型濃摻雜區的矩形環部所圍繞的範圍內。
  6. 如申請專利範圍第5項所述之半導體結構，其中該第一型濃摻雜區之指部與馬蹄形之該第二型濃摻雜區互相叉合。
  7. 如申請專利範圍第6項所述之半導體結構，其中該第一型濃摻雜區的環部是往實質上平行於該第一型濃摻雜區之指部的擴大末端的方向張開。
  8. 如申請專利範圍第6項所述之半導體結構，其中該第二型濃摻雜區是往實質上平行於該第一型濃摻雜區之指部的擴大末端的方向張開。
  9. 如申請專利範圍第6項所述之半導體結構，其中該第二型濃摻雜區與該第一型濃摻雜區的環部是往實質上平行於該第一型濃摻雜區之指部的擴大末端的方向張開。
  10. 如申請專利範圍第1項所述之半導體結構，其中該閘極結構覆蓋部分的該隔離結構與該第一型體摻雜區。
  11. 如申請專利範圍第1項所述之半導體結構，其中該第二型井區是位於該隔離結構下方。
  12. 如申請專利範圍第11項所述之半導體結構，其中該第二型井區是位於該閘極結構下方。
  13. 如申請專利範圍第12項所述之半導體結構，其中該第二型井區與該第一型體摻雜區鄰接。
  14. 如申請專利範圍第1項所述之半導體結構，更包括一第二型濃摻雜源極區，位於該隔離結構與該第一型濃摻雜區之間的該第一型體摻雜區上。
  15. 一種半導體結構，包括： 一第一型基底；一第一型體摻雜區，位於該第一型基底上；一第一型濃摻雜區，位於該第一型體摻雜區上，其中該第一型濃摻雜區包括一指部及一矩形環部，該指部是於該矩形環部的一內側邊，以垂直的方向延伸出，該指部的末端具有一擴大區域及一圓弧區域；一第二型井區，位於該第一型基底上；一第二型濃摻雜區，位於該第二型井區上，其中該第二型濃摻雜區為馬蹄形，且是位於該第一型濃摻雜區的矩形環部所圍繞的範圍內；一隔離結構，位於該第一型濃摻雜區及該第二型濃摻雜區之間；以及一閘極結構，位於該第一型濃摻雜區及該隔離結構之間的該第一型基底上。
  16. 如申請專利範圍第15項所述之半導體結構，其中該第一型濃摻雜區之指部與馬蹄形之該第二型濃摻雜區互相叉合。
  17. 如申請專利範圍第16項所述之半導體結構，其中該第一型濃摻雜區的環部是往實質上平行於該第一型濃摻雜區之指部的擴大末端的方向張開。
  18. 如申請專利範圍第16項所述之半導體結構，其中該第二型濃摻雜區是往實質上平行於該第一型濃摻雜區之指部的擴大末端的方向張開。
  19. 如申請專利範圍第16項所述之半導體結構，其中 該第二型濃摻雜區與該第一型濃摻雜區的環部是往實質上平行於該第一型濃摻雜區之指部的擴大末端的方向張開。
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* Cited by examiner, † Cited by third party
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US7115958B2 (en) * 2001-10-29 2006-10-03 Power Integrations, Inc. Lateral power MOSFET for high switching speeds

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