TWI404182B - 封裝基板及其製法暨封裝結構 - Google Patents
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Description
本發明係關於一種封裝基板及其製法暨封裝結構，尤指一種不須在基板上形成防焊層之封裝基板暨封裝結構及其製法。
在現行覆晶式(flip chip)半導體封裝技術中，係於半導體晶片上設有複數電極墊，於各該電極墊上設有金屬凸塊，並提供一具有複數電性接觸墊之封裝基板，且藉由焊料以對應電性連接該些金屬凸塊與電性接觸墊。
相較於傳統的打線接合(Wire Bond)技術，覆晶技術之特徵在於半導體晶片與封裝基板間的電性連接係以金屬凸塊為之而非一般之金線，而該種覆晶技術之優點在於能提高封裝密度以降低封裝元件尺寸；同時，該種覆晶技術不需使用長度較長之金線，而能提高電性連接的性能以降低阻抗。
由於越來越多的產品設計趨向小型化，因此，覆晶技術亦朝向高輸出/輸入(I/O)數、細間距之趨勢發展。然而，隨著金屬凸塊間距(pitch)的縮小，封裝基板的可靠度與良率不易維持原有的水準。
請參閱第1A至1D圖，係說明一種習知封裝結構之製法的剖視示意圖。
如第1A圖所示，係提供一基板本體10，其至少一表面10a具有複數電性接觸墊112及線路111。
如第1B圖所示，於該基板本體10上形成防焊層(solder mask)12，該防焊層12中形成有一外露出該些電性接觸墊112及部分線路111之防焊層開孔120。
如第1C圖所示，於各該電性接觸墊112上形成焊料14。
如第1D圖所示，於該基板本體10上方接置具有作用面20a之半導體晶片20，且該半導體晶片20之作用面20a具有複數電極墊21，於各該電極墊21上設有金屬凸塊22，令該些金屬凸塊22藉由焊料14’以對應電性連接至各該電性接觸墊112。
然而，習知之封裝結構之製法中，於各該電性接觸墊112上形成焊料14時，並不易精準控制該焊料14的量，經常使得該焊料14的量過多(例如第1C圖右邊的焊料14)而造成橋接現象，或者該焊料14的量過少(例如第1C圖左邊的焊料14)而造成結合性不足及電性連接效果不佳，這將衍生後續該半導體晶片20封裝時的問題，例如橋接至旁邊(如第1D圖右邊的焊料14’)或連接不良(如第1D圖左邊的焊料14’)，導致可靠度等問題發生。
再者，該些金屬凸塊22係設於該晶片端，其成本較高，且由於封裝基板上之焊料14僅有數微米(μm)之厚度，在高I/O數之應用時所形成之接點常出現接著不良及可靠度問題；此外，於該基板本體10上形成該防焊層12之前，通常必須進行粗化製程，以提高該基板本體10與該防焊層12之間的結合性，然而該粗化製程容易造成該電性接觸墊112及線路111變形，進而影響整體電性(尤其是在高頻時)，且將導致該半導體晶片20的電性連接困難。
因此，如何提供一種封裝基板及其製法暨封裝結構，以避免習知技術中的焊料量不易控制、金屬凸塊形成在晶片端、及必須在基板上形成防焊層，而必須先粗化線路或電性接觸墊以增加與防焊層之結合力，因而導致線路線形變形、及良率與可靠度下降等問題，實已成爲目前業界亟待克服之課題。
鑑於上述習知技術之缺失，本發明之一目的係在提供一種封裝基板及其製法暨封裝結構，能避免焊料量不易控制、良率與可靠度下降等問題。
本發明之又一目的係提供一種封裝基板及其製法暨封裝結構，能避免金屬凸塊全由晶片端來提供，且不需在基板上形成防焊層，以避免線路產生形變、及良率與可靠度下降等問題。
為達上述目的及其它目的，本發明揭露一種封裝基板，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；絕緣層，係設於該基板本體之表面、該些電性接觸墊及線路上，且該絕緣層之厚度小於該些電性接觸墊之厚度，並具有複數對應外露出各該電性接觸墊之上表面的絕緣層開孔；以及複數第一金屬凸塊，係對應設於各該絕緣層開孔中之電性接觸墊的上表面，且突出於該絕緣層。
依上述之封裝基板，該些絕緣層開孔係可對應外露出各該電性接觸墊的部分上表面或全部上表面。
依上述之結構，復可包括焊料或表面處理層，係設於該第一金屬凸塊上；形成該焊料之材料係可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者，且形成該表面處理層之材料係可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
本發明復揭露另一種封裝基板，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；複數第一金屬凸塊，係對應設於各該電性接觸墊上；以及絕緣層，係設於該基板本體之表面、該些電性接觸墊、線路及第一金屬凸塊上，且該絕緣層之厚度小於該些電性接觸墊之厚度，並具有複數對應外露出各該第一金屬凸塊之上表面的絕緣層開孔。
依上述之封裝基板，該些絕緣層開孔係可對應外露出各該第一金屬凸塊的部分上表面或全部上表面。
依上述之結構，復可包括焊料或表面處理層，係設於該第一金屬凸塊上；形成該焊料之材料係可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者，且形成該表面處理層之材料係可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
本發明又揭露一種封裝基板之製法，係包括：提供一基板本體，其至少一表面具有複數電性接觸墊及線路；於該些電性接觸墊、線路及該基板本體表面上形成絕緣層，且該絕緣層之厚度小於該些電性接觸墊之厚度；於該絕緣層中形成複數對應外露出各該電性接觸墊之上表面的絕緣層開孔；以及於各該電性接觸墊外露之上表面形成第一金屬凸塊。
依上述之製法，該些絕緣層開孔係可對應外露出各該電性接觸墊的部分上表面或全部上表面。
依上述之封裝基板之製法，復可包括於該第一金屬凸塊上形成焊料或表面處理層；形成該焊料之材料係可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者，且形成該表面處理層之材料係可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
本發明復揭露另一種封裝基板之製法，係包括：提供一基板本體，其至少一表面具有導電層；於該導電層上形成第一阻層，該第一阻層具有複數圖案化之開口區；於該些開口區中形成線路層，該線路層包含複數電性接觸墊及線路；於該第一阻層及線路層上形成第二阻層，該第二阻層具有複數對應外露出各該電性接觸墊之阻層開孔；於各該阻層開孔中形成第一金屬凸塊；移除該第二阻層、第一阻層及其所覆蓋之導電層；於該些第一金屬凸塊、電性接觸墊、線路及基板本體上形成絕緣層，且該絕緣層之厚度小於該些電性接觸墊之厚度；以及於該絕緣層中形成複數對應外露出各該第一金屬凸塊之上表面的絕緣層開孔。
依上述之製法，該些絕緣層開孔係可對應外露出各該第一金屬凸塊的部分上表面或全部上表面。
依上述之封裝基板之製法，復可包括於各該絕緣層開孔外露出之第一金屬凸塊上表面形成焊料或表面處理層；形成該焊料之材料係可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者，且形成該表面處理層之材料係可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
本發明揭露一種封裝結構，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；絕緣層，係設於該基板本體之表面、該些電性接觸墊及線路上，且該絕緣層之厚度小於該些電性接觸墊之厚度，並具有複數對應外露出各該電性接觸墊之上表面的絕緣層開孔；複數第一金屬凸塊，係對應設於各該絕緣層開孔中之電性接觸墊的表面上，且突出於該絕緣層；以及半導體晶片，係具有一作用面，且該作用面具有複數電極墊，於各該電極墊上設有第二金屬凸塊，該些第二金屬凸塊藉由焊料以對應電性連接至各該第一金屬凸塊，形成該焊料之材料係可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
依上述之封裝結構，該些絕緣層開孔係可對應外露出各該電性接觸墊的部分上表面或全部上表面。
又依上述之結構，復可包括底充材料，係設於該基板本體與半導體晶片之間；或者，復可包括模製化合物，係設於該基板本體與半導體晶片之間，且包覆該半導體晶片。
本發明復揭露另一種封裝結構，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；複數第一金屬凸塊，係對應設於各該電性接觸墊上；絕緣層，係設於該基板本體之表面、該些電性接觸墊、線路及第一金屬凸塊上，且該絕緣層之厚度小於該些電性接觸墊之厚度，並具有複數對應外露出各該第一金屬凸塊之上表面的絕緣層開孔；以及半導體晶片，係具有一作用面，且該作用面具有複數電極墊，於各該電極墊上設有第二金屬凸塊，該些第二金屬凸塊藉由焊料以對應電性連接至各該第一金屬凸塊，形成該焊料之材料係可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
依上述之封裝結構，該些絕緣層開孔係可對應外露出各該第一金屬凸塊的部分上表面或全部上表面。
又依上述之結構，復可包括底充材料，係設於該基板本體與半導體晶片之間；或者，復可包括模製化合物，係設於該基板本體與半導體晶片之間，且包覆該半導體晶片。
由上可知，本發明之封裝基板及其製法暨封裝結構，主要係先於該電性接觸墊、線路及基板本體表面上形成絕緣層，再於該絕緣層中形成絕緣層開孔，以外露出該電性接觸墊的上表面，接著，於絕緣層開孔中的電性接觸墊上形成第一金屬凸塊與焊料，最後，藉由焊料以連接半導體晶片。
因此，於本發明之封裝基板及其製法暨封裝結構中，該焊料不易產生橋接現象，進而有利於細間距的封裝；且該基板本體上設有第一金屬凸塊，可針對不同情況以彈性調整該第一金屬凸塊的結構，而能獲得穩定的可靠度及封裝品質，同時，成本也相對較低；此外，本發明並不需在基板上形成防焊層，因而可減少與底充材料、半導體晶片、模製化合物之間由於熱膨脹係數(coefficient of thermal expansion，CTE)的不匹配而產生的應力，且該電性接觸墊或線路不須進行粗化製程，而可擁有良好的線路形狀及金屬凸塊形狀。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
請參閱第2A至2F圖，係為本發明封裝基板及其製法暨封裝結構之第一實施例的剖視示意圖。
如第2A圖所示，首先，提供一基板本體30，其至少一表面30a具有複數電性接觸墊312及線路311，且該電性接觸墊312及線路311可為銅材質。
如第2B圖所示，於該些電性接觸墊312、線路311及該基板本體30之表面30a上形成絕緣層32，且該絕緣層32之厚度小於該些電性接觸墊312及線路311之厚度；該絕緣層32可為與銅有良好結合力的有機樹脂，且該絕緣層32較佳之厚度可為0.5至8微米(μm)；此外，形成該絕緣層32之方法可為噴灑(spray)、液浸(dip)、塗佈(coating)或印刷。
如第2C圖所示，於該絕緣層32中形成複數對應外露出各該電性接觸墊312的部分上表面312a之絕緣層開孔320；因為該絕緣層32較習知之防焊層為薄，故可使用雷射燒融(laser ablation)、電漿離子(plasma)或噴砂(pumice)方式來形成該絕緣層開孔320。亦可如第2C’圖所示，於該絕緣層32中形成複數對應外露出各該電性接觸墊312的全部上表面312a之絕緣層開孔320。
如第2D及2D’圖所示，分別延續自第2C及2C’圖，於各該電性接觸墊312外露之上表面312a形成第一金屬凸塊33；形成該第一金屬凸塊33之方式可為電鍍或無電鍍。之後步驟僅以第2D圖所示之結構作說明。
如第2E及2E’圖所示，於該第一金屬凸塊33上形成焊料34a，如第2E圖所示；或者，於該第一金屬凸塊33上形成表面處理層34b，如第2E’圖所示；之後步驟僅以第2E圖所示之結構作說明。
於本實施例中，所述之焊料34a的材料可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者，且所述之表面處理層34b的材料可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
如第2F及2F’圖所示，復於該基板本體30上方接置具有作用面40a之半導體晶片40，該半導體晶片40之作用面40a具有複數電極墊41，於各該電極墊41上設有第二金屬凸塊42，該些第二金屬凸塊42藉由焊料34’以對應電性連接至各該第一金屬凸塊33；接著，於該基板本體30表面30a與半導體晶片40之間形成底充材料43，如第2F圖所示；或者，於該基板本體30表面30a與半導體晶片40之間形成模製化合物(molding compound)44，且該模製化合物44並包覆該半導體晶片40，如第2F’圖所示。
本發明復揭露一種封裝基板，係包括：基板本體30，其至少一表面30a具有複數電性接觸墊312及線路311；絕緣層32，係設於該基板本體30之表面30a、該些電性接觸墊312及線路311上，且該絕緣層32之厚度小於該些電性接觸墊312之厚度，並具有複數對應外露出各該電性接觸墊312之上表面312a的絕緣層開孔320；以及複數第一金屬凸塊33，係對應設於各該絕緣層開孔320中之電性接觸墊312之表面上，且突出於該絕緣層32。
依上述之封裝基板，該絕緣層開孔320係可外露出該電性接觸墊312的部分上表面312a或全部上表面312a。
於上述之結構中，復可包括焊料34a或表面處理層34b，係設於該第一金屬凸塊33上；形成該表面處理層34b之材料可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
本發明復可包括具有作用面40a之半導體晶片40，於該作用面40a具有複數電極墊41，於各該電極墊41上設有第二金屬凸塊42，該些第二金屬凸塊42藉由焊料34’以對應電性連接至各該第一金屬凸塊33；形成該焊料34a,34’之材料可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
於上述之結構中，復可包括底充材料43，係設於該基板本體30與半導體晶片40之間；或者，復可包括模製化合物44，係設於該基板本體30與半導體晶片40之間，且包覆該半導體晶片40。
請參閱第3A至3H圖，係為本發明之封裝基板及其製法暨封裝結構之第二實施例的剖視示意圖。
如第3A圖所示，首先，提供一基板本體50，其至少一表面50a具有導電層51。
如第3B圖所示，於該導電層51上形成第一阻層52，該第一阻層52中具有複數圖案化之開口區520；接著，藉由該導電層51以於該些開口區520中電鍍形成線路層53，且該線路層53包含複數電性接觸墊532及線路531，而該線路層53可為銅材質。
如第3C圖所示，於該第一阻層52及線路層53上形成第二阻層54，且該第二阻層54中形成複數對應外露出各該電性接觸墊532之阻層開孔540。
如第3D圖所示，於各該阻層開孔540中形成第一金屬凸塊55；形成該第一金屬凸塊55之方式可為電鍍或無電鍍。
如第3E圖所示，移除該第二阻層54、第一阻層52及其所覆蓋之導電層51，以露出該基板本體50之表面、線路層53、及形成於該電性接觸墊532上之第一金屬凸塊55；之後，於該些第一金屬凸塊55、電性接觸墊532、線路531及基板本體50之表面50a上形成絕緣層56，且該絕緣層56之厚度小於該些電性接觸墊532之厚度；該絕緣層56可為與銅有良好結合力的有機樹脂，且該絕緣層56較佳之厚度可為0.5至8微米(μm)；此外，形成該絕緣層56之方法可為噴灑(spray)、液浸(dip)、塗佈(coating)或印刷。
如第3F圖所示，於該絕緣層56中形成複數絕緣層開孔560，以對應外露出各該第一金屬凸塊55之部份上表面55a；因為該絕緣層56較習知之防焊層為薄，故可使用雷射燒融(laser ablation)、電漿離子(plasma)或噴砂(pumice)方式來形成該絕緣層開孔560。亦可如第3F’圖所示，於該絕緣層56中形成複數絕緣層開孔560，以對應外露出各該第一金屬凸塊55之全部上表面55a。之後步驟僅以第3F圖所示之結構作說明。
如第3G及3G’圖所示，於各該絕緣層開孔560所外露之第一金屬凸塊55的上表面55a形成焊料57a，如第3G圖所示；或者，於各該絕緣層開孔560外露之第一金屬凸塊55的上表面55a上形成表面處理層57b，如第3G’圖所示；之後步驟僅以第3G圖所示之結構作說明。
於本實施例中，所述之焊料57a的材料可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者，且所述之表面處理層57b的材料可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
如第3H及3H’圖所示，復於該基板本體50上方接置具有作用面40a之半導體晶片40，該半導體晶片40之作用面40a具有複數電極墊41，於各該電極墊41上設有第二金屬凸塊42，該些第二金屬凸塊42藉由焊料57’以對應電性連接至各該第一金屬凸塊55；接著，於該基板本體50表面50a與半導體晶片40之間形成底充材料43，如第3H圖所示；或者，於該基板本體50表面50a與半導體晶片40之間形成模製化合物44，且該模製化合物44並包覆該半導體晶片40，如第3H’圖所示。
本發明復揭露另一種封裝基板，係包括：基板本體50，其至少一表面50a具有複數電性接觸墊532及線路531；複數第一金屬凸塊55，係對應設於各該電性接觸墊532之表面上；以及絕緣層56，係設於該基板本體50之表面50a、該些電性接觸墊532、線路531及第一金屬凸塊55上，且該絕緣層56之厚度小於該些電性接觸墊532之厚度，並具有複數對應外露出各該第一金屬凸塊55之上表面55a的絕緣層開孔560。
依上述之封裝基板，該絕緣層開孔560係可外露出第一金屬凸塊55的部分上表面55a或全部上表面55a。
於上述之結構中，復可包括焊料57a或表面處理層57b，係設於該第一金屬凸塊55上；形成該表面處理層57b之材料可為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
本發明復可包括具有作用面40a之半導體晶片40，且該作用面40a具有複數電極墊41，於各該電極墊41上設有第二金屬凸塊42，該些第二金屬凸塊42藉由焊料57，以對應電性連接至各該第一金屬凸塊55；形成該焊料57a,57’之材料可為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
於上述之結構中，復可包括底充材料43，係設於該基板本體50與半導體晶片40之間；或者，復可包括模製化合物44，係設於該基板本體50與半導體晶片40之間，且包覆該半導體晶片40。
綜上所述，本發明之封裝基板及其製法暨封裝結構，主要係先於電性接觸墊、線路及基板本體表面上形成絕緣層，再於絕緣層中形成絕緣層開孔；接著，於該絕緣層開孔中的電性接觸墊上形成第一金屬凸塊與焊料；最後，藉由該焊料以連接半導體晶片，俾以避免該焊料產生橋接現象，而有利於細間距的封裝；且該基板本體上形成有第一金屬凸塊，可針對不同情況以彈性設計該第一金屬凸塊，因而較容易獲得穩定的可靠度及封裝品質，成本也相對較低；此外，本發明不需在基板上形成防焊層，此可減少與底充材料、半導體晶片、模製化合物之間由於熱膨脹係數(CTE)的不匹配而產生的應力，而且因為電性接觸墊或線路不須進行粗化製程，所以能形成良好的線路形狀及金屬凸塊形狀。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
10,30,50．．．基板本體
10a,30a,50a．．．表面
111,311,531．．．線路
112,312,532．．．電性接觸墊
12．．．防焊層
120．．．防焊層開孔
14,14’,34a,34’,57a,57’．．．焊料
20,40．．．半導體晶片
20a,40a．．．作用面
21,41．．．電極墊
22．．．金屬凸塊
312a,55a．．．上表面
32,56．．．絕緣層
320,560．．．絕緣層開孔
33,55．．．第一金屬凸塊
34b,57b．．．表面處理層
42．．．第二金屬凸塊
43．．．底充材料
44．．．模製化合物
51．．．導電層
52．．．第一阻層
520．．．開口區
53．．．線路層
54．．．第二阻層
540．．．阻層開孔
第1A至1D圖係習知之封裝結構之製法的剖視示意圖；
第2A至2F圖係本發明封裝基板及其製法暨封裝結構之第一實施例的剖視示意圖；其中，第2C’圖係第2C圖之另一態樣，第2D’圖係第2D圖之另一態樣，第2E’圖係第2E圖之另一態樣，第2F’圖係第2F圖之另一態樣；以及
第3A至3H圖係本發明封裝基板及其製法暨封裝結構之第二實施例的剖視示意圖；其中，第3F’圖係第3F圖之另一態樣，第3G’圖係第3G圖之另一態樣，第3H’圖係第3H圖之另一態樣。
30．．．基板本體
30a．．．表面
311．．．線路
312．．．電性接觸墊
32．．．絕緣層
320．．．絕緣層開孔
33．．．第一金屬凸塊
Claims (30)
- 一種封裝基板，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；絕緣層，係設於該基板本體之表面、該些電性接觸墊及線路上，且該絕緣層之厚度小於該些線路之厚度，並具有複數對應外露出各該電性接觸墊之上表面的絕緣層開孔；以及複數第一金屬凸塊，係對應設於各該絕緣層開孔中之電性接觸墊之上表面，且突出於該絕緣層。
- 如申請專利範圍第1項之封裝基板，其中，該些絕緣層開孔係對應外露出各該電性接觸墊的部分上表面或全部上表面。
- 如申請專利範圍第1項之封裝基板，復包括焊料或表面處理層，係設於該第一金屬凸塊上。
- 如申請專利範圍第3項之封裝基板，其中，形成該焊料之材料係為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
- 如申請專利範圍第3項之封裝基板，其中，形成該表面處理層之材料係為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
- 一種封裝基板，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；複數第一金屬凸塊，係對應設於各該電性接觸墊上；以及絕緣層，係設於該基板本體之表面、該些電性接觸墊、線路及第一金屬凸塊上，且該絕緣層之厚度小於該些線路之厚度，並具有複數對應外露出各該第一金屬凸塊之上表面的絕緣層開孔。
- 如申請專利範圍第6項之封裝基板，其中，該些絕緣層開孔係對應外露出各該第一金屬凸塊之部分上表面或全部上表面。
- 如申請專利範圍第6項之封裝基板，復包括焊料或表面處理層，係設於該第一金屬凸塊上。
- 如申請專利範圍第8項之封裝基板，其中，形成該焊料之材料係為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
- 如申請專利範圍第8項之封裝基板，其中，形成該表面處理層之材料係為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
- 一種封裝基板之製法，係包括： 提供一基板本體，其至少一表面具有複數電性接觸墊及線路；於該些電性接觸墊、線路及該基板本體之表面上形成絕緣層，且該絕緣層之厚度小於該些線路之厚度；於該絕緣層中形成複數對應外露出各該電性接觸墊之上表面的絕緣層開孔；以及於各該電性接觸墊外露之上表面形成第一金屬凸塊。
- 如申請專利範圍第11項之封裝基板之製法，其中，該些絕緣層開孔係對應外露出各該電性接觸墊之部分上表面或全部上表面。
- 如申請專利範圍第11項之封裝基板之製法，復包括於該第一金屬凸塊上形成焊料或表面處理層。
- 如申請專利範圍第13項之封裝基板之製法，其中，形成該焊料之材料係為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
- 如申請專利範圍第13項之封裝基板之製法，其中，形成該表面處理層之材料係為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
- 一種封裝基板之製法，係包括：提供一基板本體，其至少一表面具有導電層； 於該導電層上形成第一阻層，且該第一阻層中形成複數圖案化之開口區；於該些開口區中形成線路層，該線路層具有複數電性接觸墊及線路；於該第一阻層及線路層上形成第二阻層，該第二阻層中形成複數對應外露出各該電性接觸墊之阻層開孔；於各該阻層開孔中形成第一金屬凸塊；移除該第二阻層、第一阻層及其所覆蓋之導電層；於該些第一金屬凸塊、電性接觸墊、線路及基板本體之表面上形成絕緣層，且該絕緣層之厚度小於該些線路之厚度；以及於該絕緣層中形成複數對應外露出各該第一金屬凸塊之上表面的絕緣層開孔。
- 如申請專利範圍第16項之封裝基板之製法，其中，該些絕緣層開孔係對應外露出各該第一金屬凸塊之部分上表面或全部上表面。
- 如申請專利範圍第16項之封裝基板之製法，復包括於各該絕緣層開孔外露之第一金屬凸塊之上表面上形成焊料或表面處理層。
- 如申請專利範圍第18項之封裝基板之製法，其中，形成該焊料之材料係為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
- 如申請專利範圍第18項之封裝基板之製法，其中，形成該表面處理層之材料係為鎳/金(Ni/Au)、化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)、錫(Sn)、銀(Ag)、與金(Au)之其中一者。
- 一種封裝結構，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；絕緣層，係設於該基板本體之表面、該些電性接觸墊及線路上，且該絕緣層之厚度小於該些線路之厚度，並具有複數對應外露出各該電性接觸墊的上表面之絕緣層開孔；複數第一金屬凸塊，係對應設於各該絕緣層開孔中之電性接觸墊的表面上，且突出於該絕緣層；以及半導體晶片，係具有一作用面，且該作用面具有複數電極墊，於各該電極墊上設有第二金屬凸塊，該些第二金屬凸塊藉由焊料以對應電性連接至各該第一金屬凸塊。
- 如申請專利範圍第21項之封裝結構，其中，該些絕緣層開孔係對應外露出各該電性接觸墊之部分上表面或全部上表面。
- 如申請專利範圍第21項之封裝結構，復包括底充材料，係設於該基板本體與半導體晶片之間。
- 如申請專利範圍第21項之封裝結構，復包括模製化合 物，係設於該基板本體與半導體晶片之間，且包覆該半導體晶片。
- 如申請專利範圍第21項之封裝結構，其中，形成該焊料之材料係為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
- 一種封裝結構，係包括：基板本體，其至少一表面具有複數電性接觸墊及線路；複數第一金屬凸塊，係對應設於各該電性接觸墊上；絕緣層，係設於該基板本體之表面、該些電性接觸墊、線路及第一金屬凸塊上，且該絕緣層之厚度小於該些線路之厚度，並具有複數對應外露出各該第一金屬凸塊之上表面的絕緣層開孔；以及半導體晶片，係具有作用面，且該作用面具有複數電極墊，於各該電極墊上設有第二金屬凸塊，該些第二金屬凸塊藉由焊料以對應電性連接至各該第一金屬凸塊。
- 如申請專利範圍第26項之封裝結構，其中，該些絕緣層開孔係對應外露出各該第一金屬凸塊的部分上表面或全部上表面。
- 如申請專利範圍第26項之封裝結構，復包括底充材料，係設於該基板本體與半導體晶片之間。
- 如申請專利範圍第26項之封裝結構，復包括模製化合物，係設於該基板本體與半導體晶片之間，且包覆該半導體晶片。
- 如申請專利範圍第26項之封裝結構，其中，形成該焊料之材料係為錫(Sn)、鉛(Pb)、金(Au)、銅(Cu)、鎳(Ni)、銀(Ag)、與其所組成群組合金之其中一者。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200837910A (en) * | 2007-03-14 | 2008-09-16 | Phoenix Prec Technology Corp | Semiconductor package substrate structure and fabrication method thereof |
| TW200901419A (en) * | 2007-06-26 | 2009-01-01 | Phoenix Prec Technology Corp | Packaging substrate surface structure and method for fabricating the same |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200837910A (en) * | 2007-03-14 | 2008-09-16 | Phoenix Prec Technology Corp | Semiconductor package substrate structure and fabrication method thereof |
| TW200901419A (en) * | 2007-06-26 | 2009-01-01 | Phoenix Prec Technology Corp | Packaging substrate surface structure and method for fabricating the same |
| TW200915513A (en) * | 2007-09-19 | 2009-04-01 | Phoenix Prec Technology Corp | Packaging substrate structure and method for manufacturing the same |
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