TWI404172B - 包含閘極線、位元線或其組合之電子裝置 - Google Patents

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Description

包含閘極線、位元線或其組合之電子裝置
本發明係關於電子裝置，且更特定言之，係關於包含閘極線、位元線或其組合之電子裝置。
浮動閘極非揮發性記憶體("FG NVM")係習知的且通常用於許多應用中。FG NVM之三個最普通的程式化機制類型包含Fowler－Nordheim穿隧、習知熱載流子注入及源極側注入。Fowler－Nordheim穿隧效率高但非常緩慢。效率可藉由除進入一浮動閘極或一或多個其他儲存元件之載流子的數量除以進入一具有該浮動或該(該等)其他儲存元件之記憶體單元之載流子的數量來量測。後一數量可藉由使用程式化電流與程式化時間之乘積來近似。
熱載流子注入可包含習知熱載流子注入及源極側注入。兩者均涉及熱載流子之產生，其中一些載流子被注入於浮動或其他儲存元件中。在使用浮動閘極時之習知熱載流子注入中，沿記憶體單元之通道區域而產生電場。在通道區域內，電場在汲極區域附近最高。電場使在通道區域內流動之載流子加速，使得在通道區域內，載流子在汲極區域附近行進得最快。一小部分載流子與矽或一或多個其他原子在通道區域內碰撞，從而將高能載流子重定向至浮動閘極或其他電荷儲存元件。由控制閘電極所產生之電場可有助於將該小部分中之一些熱載流子注入於浮動閘極中。習知熱載流子注入效率低且具有高程式化電流。
源極側注入係Fowler－Nordheim穿隧與習知熱載流子注入之間關於效率及程式化電流的風行折衷。對於源極側注入而言，仍會產生熱載流子，然而，大多數熱載流子係在通道區域之與汲極區域間隔分離的一部分內產生。經設計成待藉由源極側注入來程式化之記憶體單元不係沒有問題的。通常，記憶體單元需要一或多個額外臨界微影序列且導致更大的記憶體單元。
高密度浮動閘極記憶體正變得更難於以商業容量來製造。隨著閘極介電層之厚度減少，經由閘極介電層之厚度而延伸之針孔或其他缺陷的可能性增加。此缺陷可在基板與浮動閘極之間導致電短路或漏電路徑。電短路或漏電路徑可影響浮動閘極上之電壓，且因此，記憶體單元可能無法保持資料。一或多個材料可替代二氧化矽而用於閘極介電層，然而，該(該等)材料可具有其他問題，諸如與記憶體單元中所使用之其他材料的材料相容性、需要新設備、增加製造成本，等等。
電子裝置可包含位於渠溝內之不連續儲存元件。該電子裝置可包含一基板，該基板包含彼此間隔分離之第一渠溝與第二渠溝。該第一及該第二渠溝之每一者包含一壁及一底部且自基板之主要表面延伸。電子裝置亦可包含不連續儲存元件，其中該等不連續儲存元件之第一部分至少位於第一渠溝內，且該等不連續儲存元件之第二部分至少位於第二渠溝內。電子裝置可進一步包含一上覆於不連續儲存元件之第一部分的第一閘電極，其中該第一閘電極之上表面位於基板之主要表面下方。電子裝置可更進一步包含一上覆於不連續儲存元件之第二部分的第二閘電極，其中該第二閘電極之上表面位於基板之主要表面下方。電子裝置亦可包含一上覆於第一閘電極、第二閘電極或其組合的第三閘電極。本文所描述之實施例亦包含用於形成電子裝置之製程。
電子裝置可包含一記憶體陣列，其中位元線、閘極線或其任何組合可利用渠溝設計及內埋式位元線。在一實施例中，與控制閘極線相比，選擇閘極線可電連接至不同數量的記憶體單元列或行。在一特定實施例中，選擇閘極線可電連接至一記憶體單元列或一記憶體單元行，且控制閘極線可電連接至兩個記憶體單元列或兩個記憶體單元行。在另一實施例中，對於位元線可存在類似關係。在又一實施例中，選擇閘極線與控制閘極線可大體上相互垂直。與控制閘極線相比，選擇閘極線可電連接至不同數量的記憶體單元列或行。在一特定實施例中，選擇閘極線可電連接至一記憶體單元列或一記憶體單元行，且控制閘極線可電連接至兩個記憶體單元行或兩個記憶體單元列。
在處理下文所描述之實施例之細節之前，定義或澄清一些術語。術語"不連續儲存元件"意欲意指能夠儲存電荷之間隔分離式物件。在一實施例中，最初可形成大體上所有不連續儲存元件且使其保持彼此分離。在另一實施例中，形成一大體上連續材料層且稍後將其分離成不連續儲存元件。在又一實施例中，最初可將大體上所有不連續儲存元件形成為彼此分離，且稍後在該形成期間，不連續儲存元件中之一些但並非全部可能會聚結。
術語"主要表面"意欲意指基板之用以隨後形成記憶體陣列內之記憶體單元的表面。主要表面可為基板之在形成任何電子組件之前的原始表面，或可為用以形成記憶體陣列內之渠溝或其他永久結構的表面。例如，記憶體陣列可至少部分地形成於一上覆於基底材料之磊晶層內，且周邊區域(在記憶體陣列之外部)內之電子組件可由該基底材料形成。在該實例中，主要表面係指該磊晶層之上表面，而非基底材料之原始表面。
術語"堆疊"意欲意指複數個層或複數個至少一層及至少一結構(例如，奈米晶體)，其中該複數個層或複數個層及結構提供一電子功能。例如，一非揮發性記憶體堆疊可包含用於形成非揮發性記憶體單元之至少一部分的若干層。一堆疊可為一更大堆疊之一部分。例如，一非揮發性記憶體堆疊可包含一用於將電荷儲存於非揮發性記憶體單元內之電荷儲存堆疊。
如本文中所使用，術語"包括"(comprises、comprising)、"包含"(includes、including)、"具有"(has、having)或其任何其他變體意欲涵蓋非獨占式內含物。例如，包括元件清單之製程、方法、物品或器件未必僅限於該等元件，而可包含未明確列出之其他元件或此製程、方法、物品或器件所固有之其他元件。另外，除非對相反情況有明確地敍述，否則"或"係指包含在內的"或"而非獨占式的"或"。例如，藉由以下任一者來滿足條件A或B：A為真(或存在)且B為假(或不存在)，A為假(或不存在)且B為真(或存在)，且A與B均為真(或存在)。
此外，為清楚之目的且為給出本文中所描述之實施例之範疇的普通意義，使用"一"(a或an)來描述"一"所指代之一或多個物品。因此，無論何時使用"一"，均應將描述理解為包含一個或至少一個，且單數亦包含複數，除非很明顯地另外意指相反情況。
除非另有定義，否則本文中所使用之所有科技術語均具有與熟習本發明所屬之技術的一般技術者通常所瞭解之意義相同的意義。本文中所提到之所有公開案、專利申請案、專利及其他參照案的全部內容均係以引用的方式併入。若有衝突，則本說明書(包含定義)將占主導。此外，材料、方法及實例僅為說明性的而非意欲為限制性的。
本發明之其他特徵及優點將自以下詳細描述及申請專利範圍中顯而易見。
在本文中未描述之範圍內，關於特定材料、處理動作及電路之許多細節係習知的，且可在半導體及微電子技術內之課本及其他源中找到。
圖1包含一諸如積體電路之電子裝置10之一部分的橫截面圖。該積體電路可為一獨立記憶體、一微控制器或包含記憶體之其他積體電路。在一實施例中，電子裝置10可包含非揮發性記憶體("NVM")陣列18，該陣列之一部分係在圖1中加以繪示。基板12可包含單晶半導體晶圓、絕緣體上覆半導體(semiconductor－on－insulator)晶圓、平板顯示器(例如，玻璃板上方之矽層)或通常用於形成電子裝置之其他基板。雖然未繪示，但是淺渠溝場隔離可形成於基板12之位於周邊區域(其在NVM陣列18之外部)中的部分上方。視需要，基板12沿NVM陣列18內之主要表面13之摻雜濃度可藉由使用一習知摻雜操作來增加，以潛在地降低可上覆於主要表面13之若干部分之隨後形成的閘電極之間的漏電流。保護層110可形成於基板12上方。保護層110可包含上覆於基板12之襯墊層14及位於襯墊層14上方之抗氧化層16。保護層110可具有比所繪示之層更多或更少的層。基板12之經繪示為接觸襯墊層14的最上表面係主要表面13。保護層110可保持於周邊區域上方，直至NVM陣列18之製造大體上完成為止。在一實施例中，襯墊層14包含氧化物，且抗氧化層16包含氮化物。
一圖案化抗蝕劑層(未繪示)係藉由一習知技術而形成於基板12上方，該圖案化抗蝕劑層包含NVM陣列18內之待形成渠溝之位置處的開口。保護層110之曝露部分可接著藉由一習知技術來加以移除以曝露主要表面13。在一實施例中，如圖2所繪示，渠溝22及23係在圖案化抗蝕劑層移除之前得以形成。在另一實施例中，圖案化抗蝕劑層接著被移除，且渠溝22及23可接著藉由一習知技術來形成。渠溝22與23彼此間隔分離、自主要表面13延伸、且包含壁及底部。渠溝22及23之深度可至少部分地判定鄰近於渠溝22及23而形成之一或多個記憶體單元之通道長度。在一實施例中，渠溝22及23之深度處於大約50 nm至大約500 nm之範圍內。在一特定實施例中，渠溝22及23係藉由使用一定時各向異性蝕刻來產生大體上垂直之壁而得以形成。在一實施例中，渠溝22與23具有大體上均一之深度。
絕緣層32係沿渠溝22及23之曝露表面而形成，如圖3所繪示。絕緣層32可能或可能不大體上等形。在一實施例中，絕緣層32可包含氧化物、氮化物、氮氧化物或其組合。在一實施例中，絕緣層32可用作一植入物屏蔽(implant screen)。在一特定實施例中，絕緣層32係藉由熱氧化基板12之在渠溝22及23內的曝露部分來形成。熱氧化可有益於移除諸如藉由蝕刻而誘發之缺陷的缺陷、有助於使渠溝22及23之角變圓、或其組合。在另一實施例(未繪示)中，可沈積絕緣層32。一沈積絕緣層32可覆蓋工件之大體上所有曝露表面。
將一摻雜物引入於基板12之在渠溝22及23之底部處的部分中以形成摻雜區域52及53，分別如圖4與5中之俯視圖與橫截面圖所繪示。摻雜區域52位於基板12內且在渠溝22下方，且摻雜區域53位於基板12內且在渠溝23下方。摻雜區域52及53可為源極/汲極("S/D")區域且充當內埋式位元線。該摻雜物可為p型摻雜物(例如，硼)或n型摻雜物(例如，磷或砷)。在一實施例中，可使用離子植入來引入摻雜物。可執行一可選用之熱循環以使摻雜物活化。在另一實施例中，後繼處理可具有能夠使摻雜物活化之一或多個熱循環。在渠溝22及23之底部處，摻雜區域52及53之摻雜濃度至少為大約1E19原子/cm3 。
可接著形成電荷儲存堆疊68，其包含介電層62、不連續儲存元件64及介電層66，如圖6所繪示。在一實施例中，可在介電層62形成於渠溝22及23之曝露表面(包含渠溝22及23之壁及底部)上方之前移除絕緣層32。在另一實施例中，絕緣層32係替代或結合介電層62而得以使用。介電層62可使用氧化或氮化環境來熱生長，或使用習知之化學氣體沈積技術、物理氣體沈積技術、原子層沈積技術或其組合來沈積。若介電層62經熱生長，則其不形成於NVM陣列18中之渠溝之外部。若介電層62經沈積(未繪示)，則其可沈積於工件之大體上所有曝露表面上方。介電層62可包含二氧化矽、氮化矽、氮氧化矽、高介電常數("高k")材料(例如，介電常數大於8)或其任何組合之一或多個膜。高k材料可包含Hfa Ob Nc 、Hfa Sib Oc 、Hfa Sib Oc Nd 、Hfa Zrb Oc Nd 、Hfa Zrb Sic Od Ne 、Hfa Zrb Oc 、Zra Sib Oc 、Zra Sib Oc Nd 、ZrO2 、其他含Hf或含Zr介電材料、任何前述材料之摻雜版本(摻鑭、摻鈮，等等)或其任何組合。介電層62具有處於大約1 nm至大約10 nm之範圍內的厚度。介電層62之厚度及材料選擇將大體上判定其電特性。在一實施例中，厚度及材料經選擇成使得介電層62具有小於10 nm之二氧化矽等效厚度。
不連續儲存元件64接著形成於NVM陣列18上方。在一實施例中，不連續儲存元件64之一部分至少位於渠溝22內，且不連續儲存元件64之另一部分至少位於渠溝23內。個別不連續儲存元件64係大體上彼此實體分離。不連續儲存元件64可包含能夠儲存電荷之材料，諸如矽、氮化物、含金屬材料、能夠儲存電荷之另一合適材料或其任何組合。例如，不連續儲存元件64可包含矽奈米晶體或金屬奈米簇(nanocluster)。在一實施例中，一大體上連續非晶矽層可形成於基板12之曝露表面上方。該大體上連續層可曝露於熱或其他處理條件，該等條件可導致該層"呈團狀"(ball up)或另外形成矽奈米晶體。不連續儲存元件64可未摻雜、在沈積期間摻雜或在沈積之後摻雜。在一實施例中，不連續儲存元件64可由一或多個材料形成，該或該等材料之特性在熱氧化製程期間未受到顯著不利的影響。此材料可包含鉑、鈀、銥、鋨、釕、錸、銦錫、銦鋅、鋁錫或其任何組合。該等材料中除了鉑及鈀以外的每一者均可形成一導電金屬氧化物。在一實施例中，每一不連續儲存元件64在任何尺寸上均不大於大約10 nm。在另一實施例中，不連續儲存元件64可更大，然而，不連續儲存元件64未經形成得太大以致於形成一連續結構(例如，所有不連續儲存元件64未融合在一起)。
介電層66接著形成於不連續儲存元件64上方。介電層66可包含一或多個介電膜，其中任何膜可經熱生長或沈積。介電層66可包含任何一或多個材料，或可使用關於介電層62所描述之任何實施例來形成。介電層66與介電層62相比可具有相同或不同的組合物，且與介電層62相比可使用相同或不同的形成技術來形成。
導電層72接著上覆於工件而形成，如圖7中所繪示。導電層72可包含一或多個含半導體或含金屬膜。在一實施例中，導電層72包含藉由化學氣體沈積製程而沈積之多晶矽或非晶矽。在另一實施例中，導電層72可包含一或多個其他材料或可藉由另一製程來沈積。在一特定實施例中，導電層72係在沈積時被摻雜，且在另一特定實施例中，其係在沈積之後被摻雜。導電層72之厚度足以至少大體上填充於NVM陣列18內之渠溝中。在一實施例中，導電層72之厚度處於大約50 nm至大約500 nm之範圍內，且在一完成裝置中，當導電層72包含多晶矽或非晶矽時，導電層72之剩餘部分具有至少1E19原子/cm3 之摻雜物濃度。
可移除導電層72之上覆於主要表面13且位於渠溝22及23外部之部分，如圖8及9所繪示。在圖8及其他俯視圖中，未繪示一些介電或絕緣層以簡化對NVM陣列18內之特徵之間之位置關係的瞭解。移除導電層72之額外部分，使得剩餘材料凹入於主要表面13下方且包含於渠溝22及23內以形成閘電極92及93，其中每一閘電極均具有一位於主要表面13下方之上表面。閘電極92上覆於不連續儲存元件64之在渠溝22內的一部分，且閘電極93上覆於不連續儲存元件64之在渠溝23內的另一部分。在一實施例中，閘電極92及93之每一者均具有一大體上矩形形狀，此可自橫截面圖中看出。在一特定實施例中，導電層72係未摻雜的多晶矽，如最初所沈積。閘電極92及93接著係藉由習知技術來摻雜，使得在一完成裝置中，閘電極92及93具有至少1E19原子/cm3 之濃度。在另一實施例中，能夠與矽反應以形成矽化物且可包含Ti、Ta、Co、W、Mo、Zr、Pt、其他合適材料或其任何組合之材料形成於閘電極92及93上，且經反應以形成金屬矽化物。
在一特定實施例中，藉由使用一習知技術進行研磨以曝露抗氧化層16、接著進行定時蝕刻來完成導電層72之一部分之移除。在另一實施例(未繪示)中，藉由無研磨之蝕刻製程來完成移除。在另一實施例中，為主要平面13與閘電極92及93之頂部之間之高度差(elevational difference)的凹座係介於渠溝22與23之深度的20%與80%之間。
保護層110之在NVM陣列18內的剩餘部分係藉由習知技術來移除，如圖10所繪示。在一實施例中，襯墊層14係藉由濕式蝕刻而移除之氧化層，該濕式蝕刻底切不連續儲存元件64，從而允許將其沖洗掉。在另一實施例(未繪示)中，移除介電層66之曝露部分，從而曝露不連續儲存元件64，其可接著經歷額外處理以自導電改變為電絕緣。在一特定實施例中，不連續儲存元件64係經氧化以形成二氧化矽之矽晶體。在一實施例中，在製程中之此點上，大體上沒有不連續儲存元件64上覆於主要表面13或沿著渠溝22及23之位於閘電極92及93之頂部上方的壁。
一包含閘極介電部分112及閘極間介電部分114與115之絕緣層接著形成於NVM陣列18上方，如圖11所繪示。該絕緣層可包含一或多個介電膜，其中任何膜可經熱生長或沈積。絕緣層可包含任何一或多個材料，或可使用關於介電層62所描述之任何實施例來形成。絕緣層與介電層62相比可具有相同或不同的組合物，且與介電層62相比可使用相同或不同的形成技術來形成。閘極間介電部分114及115之厚度可影響記憶體單元之通道區域內的電場。電場經設計以在每一記憶體單元之通道區域內提供最高的電場變化以允許源極側注入。在一實施例中，閘極間介電部分114及115之厚度處於大約10 nm至大約30 nm之範圍內。
導電層122形成於NVM陣列18上方，如圖12中所繪示。導電層122可包含一或多個含半導體或含金屬膜。在一實施例中，導電層122係摻雜的多晶矽。在另一實施例中，導電層122係由含金屬材料形成。在一實施例中，導電層122之厚度處於大約20 nm至大約300 nm之範圍內。在另一實施例中，當導電層122包含多晶矽或非晶矽時，導電層122具有至少大約1E19原子/cm3 之摻雜物濃度。
導電層122係藉由使用一習知技術進行蝕刻來圖案化以形成包含閘電極之導電線132及133，如圖13所繪示。導電線132及133可至少部分地位於渠溝22、渠溝23、NVM陣列18內之一或多個其他渠溝(未繪示)或其任何組合內。在一實施例中，導電線132及133之長度大體上垂直於NVM陣列18內之渠溝22及23之長度。視需要，能夠與矽反應以形成矽化物之材料(例如，Ti、Ta、Co、W、Mo、Zr、Pt、其他合適材料或其任何組合)形成於導電線132及133上，且經反應以形成金屬矽化物。在另一實施例中，導電線132及133可用作NVM陣列18之字線，其中其若干部分充當複數個位元單元之閘電極。視需要，側壁間隔物可鄰近於導電線132及133而形成。
在一實施例中，NVM陣列18大體上完整。在一實施例中，進行周邊電連接(未繪示)以接近NVM陣列18之導電部分。可移除上覆於基板12之周邊區域的保護層110，且另一保護層(未繪示)可形成於NVM陣列18上方，其可在周邊區域內之組件製造期間保護NVM陣列18。可繼續處理以形成大體上完成之電子裝置。一或多個絕緣層、一或多個導電層及一或多個封入層係使用一或多個習知技術來形成。
在另一實施例中，可使用不同的NVM陣列18布局及互連方案。在該實施例中，在所有NVM陣列18上方形成導電層122(圖12)之製程可使用先前所描述之任何實施例來執行。
導電層122可經圖案化及蝕刻以形成導電線142至145，如圖14所繪示。導電線142至145可充當NVM陣列18中之字線。導電線142至145之長度大體上平行於渠溝22及23之長度。在一實施例中，導電線142至145之部分可位於渠溝22及23之凹座內。導電線142至145之形成的組合物及方法可為關於導電線132及133之形成所描述之任何組合物及方法。視需要，側壁間隔物146可鄰近於導電線142至145而形成。
如圖15所繪示，圖案化抗蝕劑層156形成於工件上方以曝露導電線142至145之部分及閘極介電部分112之部分(圖15中未繪示)。在一實施例中，圖案化抗蝕劑層156中之開口大體上對應於上方將隨後形成位元線之位置。將一摻雜物引入於基板12之若干部分中以形成摻雜區域154，如圖15所繪示。該摻雜物可為p型摻雜物(例如，硼)或n型摻雜物(例如，磷或砷)。在一實施例中，摻雜物可使用離子植入來引入。圖案化抗蝕劑層156接著係藉由一習知技術來移除。在一實施例中，所植入之摻雜物係藉由一或多個後繼熱循環來活化，該或該等熱循環可能或可能不服務於不同的主要目的，諸如不同植入式摻雜物之氧化、沈積、退火、驅動或活化。在一實施例中，每一摻雜區域154具有至少大約1E19原子/cm3 之摻雜物濃度。在一特定實施例中，在一完成裝置中，摻雜區域154用作S/D區域。
在一實施例中，NVM陣列18現除了電連接以外大體上完整。移除保護層110(圖15中未繪示)之上覆於基板12之周邊區域的剩餘部分，且另一保護層(未繪示)可形成於NVM陣列18上方，其可在周邊區域內之組件製造期間保護NVM陣列18。周邊區域內之組件製造可使用一或多個習知技術來執行。在周邊區域內之組件製造大體上完成之後，可移除上覆於NVM陣列18之保護層。
繼續處理以形成大體上完成之電子裝置，如圖16及17所繪示。參看圖17，一層間介電層152係藉由一習知技術而形成於工件上方。層間介電層152經圖案化形成接觸開口，該等接觸開口延伸至摻雜區域154且至NVM陣列18之在圖16及17中未繪示的其他部分。層間介電層152可包含絕緣材料，諸如氧化物、氮化物、氮氧化物或其組合。在一特定實施例中，可使用各向異性蝕刻來形成接觸開口。
接著形成導電栓塞162及導電線164與165。導電線164及165之長度大體上垂直於導電線142至145之長度，如圖16所繪示。在一實施例中，導電線164及165係NVM陣列18之位元線，且導電栓塞162係位元線接點。參看圖16，基板12之若干部分經繪示為位於導電線164與165之間。雖然圖16中未繪示，但是摻雜區域154下伏於基板12之若干部分之間的導電線164及165。
在一實施例中，導電栓塞162係在導電線164及165之前得以形成。在一特定實施例中，一導電層(未繪示)形成於層間介電層152上方且大體上填充其中之接觸開口。移除導電層之位於接觸開口外部的部分以形成導電栓塞162。在一實施例中，可執行習知的化學－機械研磨操作，且在另一實施例中，可執行習知的蝕刻製程。
接著沈積且圖案化另一絕緣層(未繪示)以形成渠溝，其中將隨後形成導電線164及165。其他渠溝可形成於NVM陣列18內、NVM陣列18外部或其組合之位置處。在一實施例中，另一導電層形成於層間介電層152上方，且大體上填充絕緣層中之渠溝。移除導電層之位於絕緣層內之渠溝外部的部分以形成導電線164及165。在一實施例中，可執行習知的化學－機械研磨操作，且在另一實施例中，可執行習知的蝕刻製程。雖然圖16及17中未繪示，但是絕緣層可位於導電線164與165之間之大體上相同的高度處。在另一實施例(未繪示)中，導電栓塞162及導電線164與165係使用一習知雙鑲嵌方法(dual－inlaid process)而得以同時形成。
導電栓塞162及導電線164與165可包含相同或不同的導電材料。導電栓塞162及導電線164與165之每一者可包含摻雜的矽、鎢、鈦、鉭、氮化鈦、氮化鉭、鋁、銅、其他合適導電材料或其任何組合。在一特定實施例中，導電栓塞162包含鎢，且導電線164及165包含銅。可選用之障壁層、黏著層或其組合可在相應導電層(例如，用於導電栓塞162之鎢、及用於導電線164及165之銅)之前得以形成。可選用之封端層(例如，含金屬氮化物)可用於將銅封入於導電線164及165內。
在另一實施例(未繪示)中，可形成且圖案化額外絕緣及導電層以形成一或多個額外互連層。在最後的互連層已形成之後，鈍化層172形成於基板12(包含NVM陣列18及周邊區域)上方。鈍化層172可包含一或多個絕緣膜，諸如氧化物、氮化物、氮氧化物或其組合。
在另一實施例中，可使用又一NVM陣列18布局及互連方案。在該實施例中，形成導電線132及133(圖13)之製程可使用如先前關於圖1至13所描述之任何實施例來執行。在一實施例中，移除保護層110之上覆於基板12之周邊區域的剩餘部分(未繪示)，且另一保護層(未繪示)可形成於NVM陣列18上方，其可在周邊區域內之組件製造期間保護NVM陣列18。周邊區域內之組件製造可使用一或多個習知技術來執行。在周邊區域內之組件製造大體上完成之後，可移除上覆於NVM陣列18之保護層。
在一實施例中，周邊區域及NVM陣列18之處理的剩餘部分可大體上同時發生。在NVM陣列18及周邊區域中形成導電線132與133及包含閘電極之其他導電線之後，將一摻雜物引入於基板12中以在導電線132與133之間且在渠溝22及23外部並與其鄰近之位置處形成摻雜區域182，如圖18所繪示。摻雜區域182可包含任何一或多個材料，或可使用關於摻雜區域154所描述之任何實施例來形成。摻雜區域182與摻雜區域154相比可具有相同或不同的組合物，且與摻雜區域154相比可使用相同或不同的形成技術來形成。視需要，間隔物(未繪示)可在用於形成摻雜區域182之個別動作之前、之後或之間鄰近於導電線132及133而得以形成。在一特定實施例中，可選用之側壁間隔物可如先前關於其他實施例所描述而得以形成。在一實施例中，摻雜區域182可用作完成裝置中之S/D區域。在一特定實施例中，每一摻雜區域182具有至少大約1E19原子/cm3 之摻雜物濃度。視需要，可使用一習知技術而自導電線132與133及摻雜區域182之若干部分來形成金屬矽化物。
接著使用先前關於層間介電層152之形成及圖案化所描述之任何實施例來形成且圖案化層間介電層152以形成接觸開口，如圖19及20所繪示。接觸開口之位置與先前實施例相比改變之處在於接觸開口延伸至摻雜區域182。
參看圖19及20，可如先前所描述而形成層間介電層152。接著使用先前對於導電栓塞162所描述之任何實施例來形成導電栓塞192。導電栓塞192之位置不同於對於導電栓塞162所繪示之位置。
參看圖19及20，絕緣層193接著沈積於層間介電層152及導電栓塞192上方，且經圖案化以形成渠溝，其中將隨後形成導電線194至196。其他渠溝可形成於NVM陣列18內、NVM陣列18外部或其組合之位置處。接著使用先前對於導電線164及165所描述之任何實施例來形成導電線194至196。導電線194至196可用作NVM陣列18內之位元線。導電栓塞192與導電線194至196之位置分別不同於對於導電栓塞162與導電線164及165所繪示之位置。導電線194至196之定向不同於導電線164及165之定向。導電線194至196之長度大體上垂直於導電線132及133之長度，如圖19所繪示。
在另一實施例(未繪示)中，可形成且圖案化額外絕緣及導電層以形成額外互連層。在最後的互連層已形成之後，鈍化層172形成於基板12(包含NVM陣列18及周邊區域)上方。鈍化層172可包含一或多個絕緣膜，諸如氧化物、氮化物、氮氧化物或其組合。
在另一實施例中，可使用又一NVM陣列18布局及互連方案。該布局及互連方案類似於圖1至13及圖18至20所繪示之實施例，除了使用一虛接地陣列架構而非導電線194至196以外。在閱讀以下關於圖21至25之描述之後，布局及組織將變得更顯而易見。
在製程中之相對較早的時候，在保護層110內形成開口210，且在渠溝22及23外部沿基板12之主要表面13形成摻雜區域214、215及216，如圖21及22所繪示，其分別類似於圖4及5。開口210與摻雜區域214、215及216可使用一或多個習知技術來形成。開口210可在形成渠溝22及23之前或之後得以形成。例如，保護層110內之所有開口均可大體上同時得以形成。可在開口210上方形成一遮罩(未繪示)以大體上防止在開口210下方形成渠溝。該遮罩可在形成渠溝22及23之後得以移除。在另一實施例中，可在渠溝22及23已形成之後於開口210上方形成一不同遮罩(未繪示)，且該不同遮罩可在形成開口210之後得以移除。絕緣層32可沿開口210之底部以類似於關於圖3所描述之實施例的方式而得以形成。
可使用關於摻雜區域52及53所描述之任何一或多個實施例來形成摻雜區域214、215及216。摻雜區域214、215及216之摻雜物種類、濃度、及分佈及形成與摻雜區域52及53相比可相同或不同。在一實施例中，摻雜區域214、215及216可與摻雜區域52及53大體上同時得以形成。摻雜區域52、53、214、215及216之每一者具有大體上相互平行之長度，且可充當內埋式位元線。與摻雜區域214、215及216相比，摻雜區域52及53在基板12內位於更深之高度處。
在又一實施例(未繪示)中，未形成開口210。實情為，在形成渠溝22及23之後，在形成絕緣層32之前移除保護層110在之NVM陣列18內的剩餘部分。可在形成摻雜區域52及53時形成摻雜區域214、215及216。摻雜區域214、215及216可延伸至渠溝22及23之壁。
在使用上文所描述之實施例之任何一或多個組合來形成摻雜區域52、53、214、215及216之後，使用關於圖6至13所描述之任何一或多個實施例來繼續處理。圖23及24包含在NVM陣列之形成大體上完成之後NVM陣列18之一部分的繪示。與圖19及20中之導電線194至196相比，摻雜區域214至216可替代導電線194至196而得以使用。
在一實施例中，進行周邊電連接(未繪示)以接近NVM陣列18之導電部分。可移除上覆於基板12之周邊區域的保護層110，且另一保護層(未繪示)可形成於NVM陣列18上方，其可在周邊區域內之組件製造期間保護NVM陣列18。可繼續處理以形成大體上完成之電子裝置。一或多個絕緣層、一或多個導電層及一或多個封入層係使用一或多個習知技術來形成。
在另一實施例中，可使用又一NVM陣列18布局及互連方案。該布局及互連方案類似於圖1至13及圖18至20所繪示之實施例，除了複數個位元線位於渠溝22與23之間、且在該等位元線與位於該等位元線下方之僅一些摻雜區域之間進行電連接以外。在閱讀以下關於圖25至29之描述之後，布局及組織將變得更顯而易見。
在該實施例中，形成導電線132及133(圖13)之製程可使用如先前關於圖1至13所描述之任何實施例來執行。在一實施例中，可增加渠溝22與23之間的空間以允許符合設計規則之位元線及接點的適當形成，如圖25所繪示。在另一實施例中，移除保護層110之上覆於基板12之周邊區域的剩餘部分(未繪示)，且另一保護層(未繪示)可形成於NVM陣列18上方，其可在周邊區域內之組件製造期間保護NVM陣列18。周邊區域內之組件製造可使用一或多個習知技術來執行。在周邊區域內之組件製造大體上完成之後，可移除上覆於NVM陣列18之保護層。
如圖26所繪示之導電線132及133與摻雜區域222之形成可使用關於如圖18所繪示之導電線132及133與摻雜區域182所描述之任何一實施例來執行。接著使用先前關於層間介電層152之形成及圖案化所描述之任何實施例來形成且圖案化層間介電層152以形成接觸開口，如圖27及28所繪示。接觸開口之位置改變之處在於接觸開口延伸至摻雜區域222。
參看圖27及28，接著使用先前對於導電栓塞192及導電線194至196所描述之任何實施例來形成導電栓塞232及導電線234至237。導電線234至237可用作NVM陣列18內之位元線。導電栓塞232及導電線234至237之位置分別不同於對於導電栓塞192及導電線194至196所繪示之位置。導電線234至237之定向與導電線194至196之定向大體上相同。導電線234至237之長度大體上垂直於導電線132及133之長度，如圖27所繪示。與導電線194至196不同，導電線234至237之每一者經由導電栓塞232而對僅一些下伏摻雜區域222具有電連接。在一特定實施例中，對下伏摻雜區域222之電連接在導電線235與236之間交替。參看圖27，導電線235電連接至摻雜區域222之中間列，且導電線236電連接至摻雜區域222之頂部列及底部列。
在另一實施例(未繪示)中，可形成且圖案化額外絕緣及導電層以形成額外互連層。在最後的互連層已形成之後，鈍化層172形成於基板12(包含NVM陣列18及周邊區域)上方。鈍化層172可包含一或多個絕緣膜，諸如氧化物、氮化物、氮氧化物或其組合。
在另一替代實施例中，渠溝22及23內之閘電極可具有類似於側壁間隔物之形狀。製程可自圖6所繪示之工件開始。可沈積導電層252，如圖29所繪示。在一實施例中，導電層252係相對較薄的大體上等形層。可使用關於導電層72所描述之任何一或多個實施例來形成導電層252。導電層252之厚度足以填充於NVM陣列18內之渠溝結構22及23中。在一實施例中，導電層252之厚度處於大約10 nm至大約100 nm之範圍內。
導電層252之各向異性蝕刻可接著形成圖30所繪示之閘電極262及263。當形成時，閘電極262及263可在渠溝22及23內具有大體上側壁間隔物形狀。雖然未繪示俯視圖，但是閘電極262及263為環形，此在於閘電極262及263之每一者沿渠溝22及23之周邊。因此，渠溝22及23之每一者內閘電極262及263之每一者之具有面對彎曲表面的間隔分離式左部分與右部分彼此連接。NVM陣列18之處理可接著如先前對於其他實施例所描述來完成。在一實施例中，當形成導電線132及133時，可使用一額外各向同性蝕刻部分來降低在隨後形成之導電線132與133之間形成不期望之電連接或漏電路徑的可能性。
在閱讀本說明書之後，熟悉此項技術者將瞭解，可使用關於基板12之摻雜部分之許多變體。與基板12相比，NVM陣列18內記憶體單元之源極/汲極區域之至少一部分的摻雜區域具有相反的導電類型。如圖所繪示之基板12之部分可能或可能不位於一或多個井區域內。該(該等)井區域可不同於周邊區域(在NVM陣列18外部)內之一或多個其他井區域。可執行其他摻雜，其可影響崩潰電壓、電阻率、臨限電壓、熱載流子產生、一或多個其他電特徵或其任何組合。熟悉此項技術者將能夠形成具有滿足其需要或要求之摻雜特徵之電子裝置。
NVM陣列18可包含使用先前所描述之任何布局的記憶體單元。描述實體實施例之電路示意圖及交叉參考以更好地說明如何對NVM陣列18內之記憶體單元進行電配置及程式化。
圖31包含關於圖32中所繪示之實施例所描述之實施例的電路示意圖。記憶體單元2711、2712、2721及2722係在NVM陣列18內定向，如圖31所繪示。在圖中，"BL"係指位元線，"GL"係指閘極線，"CG"係指控制閘極線，且"SG"係指選擇閘極線。視偏壓條件而定，GL可為CG或SG。
參看圖31，BL1 2762電連接至記憶體單元2711之S/D區域及記憶體單元2721之S/D區域。BL2 2764電連接至記憶體單元2711及2721之其他S/D區域、且電連接至記憶體單元2712之S/D區域及記憶體單元2722之S/D區域。BL3 2766電連接至記憶體單元2712及2722之其他S/D區域。GL1 2742電連接至記憶體單元2711之閘電極及記憶體單元2721之閘電極。GL2 2744電連接至記憶體單元2711及2721之其他閘電極、且電連接至記憶體單元2712之閘電極及記憶體單元2722之閘電極。GL3 2746電連接至記憶體單元2712及2722之其他閘電極。SG1 2702電連接至記憶體單元2711之選擇閘電極及記憶體單元2712之選擇閘電極。SG2 2704電連接至記憶體單元2721之選擇閘電極及記憶體單元2722之選擇閘電極。記憶體單元2711包含電荷儲存區域27110及27111。記憶體單元2712包含電荷儲存區域27120及27121。記憶體單元2713包含電荷儲存區域27130及27131。記憶體單元2714包含電荷儲存區域27140及27141。
圖32繪示NVM陣列18之對應於包含記憶體單元2711及2712之列之一部分的實體實施例。圖32與圖12大體上相同，除了用於電路示意圖中之參考數字係用於圖32中以外。
圖31及32中繪示記憶體單元2711及2712之電荷儲存區域。記憶體單元2711包含電荷儲存區域27110及27111，且記憶體單元2712包含電荷儲存區域27120及27121。記憶體單元2721及2722包含類似之電荷儲存區域，但該等電荷儲存區域未在圖31中特別識別。在閱讀下文所描述之關於電子裝置之操作的相應內容之後，熟悉此項技術者將顯而易見到電荷儲存區域之重要性。
圖33包含一具有用於如圖31所繪示之記憶體單元之一些操作電壓的表。"Pgm"意指程式。對電荷儲存區域27110及27111之參考係指記憶體單元2711，且更特定言之，係指分別在記憶體單元2711之左側閘電極與右側閘電極下程式化或讀取不連續儲存元件。雖然在圖33之表中及本說明書內之其他表中給出了許多電壓，但是仍可使用其他電壓。該等電壓之間的相對值及比率(而非其絕對值)係更相關的，因為電壓之絕對值會隨物理參數之變化而變化。
圖31中所繪示之所有記憶體單元可藉由在基板12與記憶體單元之閘電極之間產生約12至16伏特範圍內的電位差來抹除。在一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約＋7伏特、將閘極線置放至－7伏特且允許位元線進行電浮動來執行。SG1及SG2可置放於－7伏特或允許其進行電浮動。在另一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約－7伏特、將閘極線置放至＋7伏特且允許位元線進行電浮動來執行。應注意，用於基板12及閘極線之電壓不需要關於0伏特對稱。例如，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟悉此項技術者將能夠判定待用於滿足其需要或要求之抹除的一組電壓。
圖34包含關於圖35中所繪示之實施例所描述之實施例的電路示意圖。記憶體單元3011、3012、3013、3014、3021、3022、3023及3024係在NVM陣列18內定向，如圖34所繪示。
參看圖34，BL1 3062電連接至記憶體單元3011、3012、3013及3014之S/D區域。BL2 3064電連接至記憶體單元3021、3022、3023及3024之S/D區域。BL3 3066電連接至記憶體單元3011、3012、3021及3022之其他S/D區域。BL4 3068電連接至記憶體單元3013、3014、3023及3024之其他S/D區域。CG1 3082電連接至記憶體單元3011、3012、3021及3022之控制閘電極。CG2 3084電連接至記憶體單元3013、3014、3023及3024之控制閘電極。SG1 3002電連接至記憶體單元3011及3021之選擇閘電極，SG2電連接至記憶體單元3012及3022之選擇閘電極。SG3電連接至記憶體單元3013及3023之選擇閘電極，且SG4 3008電連接至記憶體單元3014及3024之選擇閘電極。位元單元3011包含電荷儲存區域30111。位元單元3012含有電荷儲存區域30121。位元單元3013包含電荷儲存區域30131。位元單元3014包含電荷儲存區域30141。位元單元3021包含電荷儲存區域30211。位元單元3022包含電荷儲存區域30221。位元單元3023包含電荷儲存區域30231。位元單元3024包含電荷儲存區域30241。
如圖34所繪示，SG1 3002、SG2 3004、SG3 3006及SG4 3008之每一者均僅電連接至一記憶體單元行。CG1 3082及CG2 3084之每一者均電連接至多於一記憶體單元行，且更特定言之，電連接至兩個記憶體單元行。
圖35繪示NVM陣列18之對應於包含記憶體單元3011、3012、3013及3014之列之一部分的實體實施例。圖35與圖17大體上相同，除了用於電路示意圖中之參考數字係用於圖35中以外。圖36包含一具有用於如圖34所繪示之記憶體單元之一些操作電壓的表。在一示範性實施例中，將記憶體單元3012之電荷儲存區域30121程式化。
圖34中所繪示之所有記憶體單元可藉由在基板12與記憶體單元之閘電極之間產生約12至16伏特範圍內之電位差來抹除。在一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約＋7伏特、將閘極線置放至－7伏特且允許位元線進行電浮動來執行。SG1及SG2可置放於－7伏特或允許其進行電浮動。在另一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約－7伏特、將閘極線置放至＋7伏特且允許位元線進行電浮動來執行。應注意，用於基板12及閘極線之電壓不需要關於0伏特對稱。例如，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟悉此項技術者將能夠判定待用於滿足其需要或要求之抹除的一組電壓。
圖37包含關於圖38中所繪示之實施例所描述之實施例的電路示意圖。記憶體單元3311、3312、3313、3314、3321、3322、3323及3324係在NVM陣列18內定向，如圖37所繪示。
參看圖37，BL1 3362電連接至記憶體單元3311之S/D區域及記憶體單元3321之S/D區域。BL2 3364電連接至記憶體單元3311及3321之其他S/D區域、且電連接至記憶體單元3312及3322之S/D區域。BL3 3366電連接至記憶體單元3312及3322之其他S/D區域、且電連接至記憶體單元3313及3323之S/D區域。BL4 3368電連接至記憶體單元3313及3323之其他S/D區域、且電連接至記憶體單元3314及3324之S/D區域。BL5 3369電連接至記憶體單元3314及3324之其他S/D區域。CG1 3382電連接至記憶體單元3311、3312、3321及3322之控制閘電極。CG2 3384電連接至記憶體單元3313、3314、3323及3324之控制閘電極。SG1 3302電連接至記憶體單元3311、3312、3313及3314之選擇閘電極。SG2 3304電連接至記憶體單元3321、3322、3323及3324之選擇閘電極。位元單元3311包含電荷儲存區域33111。位元單元3312包含電荷儲存區域33121。位元單元3313包含電荷儲存區域33131。位元單元3314包含電荷儲存區域33141。位元單元3321包含電荷儲存區域33211。位元單元3322包含電荷儲存區域33221。位元單元3323包含電荷儲存區域33231。位元單元3324包含電荷儲存區域33241。
如圖37所繪示，SG1 3302及SG2 3304之每一者均僅電連接至一記憶體單元列。CG1 3382及CG2 3384之每一者均電連接至多於一記憶體單元行，且更特定言之，電連接至兩個記憶體單元行。
圖38繪示NVM陣列18之對應於包含記憶體單元3311、3312、3313及3314之列之一部分的實體實施例。圖38與圖20之實施例大體上相同，除了用於電路示意圖中之參考數字係用於圖38中以外。圖39包含一具有用於如圖37所繪示之記憶體單元之一些操作電壓的表。
圖37中所繪示之所有記憶體單元可藉由在基板12(或其中之井區域)與記憶體單元之閘電極之間產生約12至16伏特範圍內之電位差來抹除。在一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約＋7伏特、將閘極線置放至－7伏特且允許位元線進行電浮動來執行。SG1及SG2可置放於－7伏特或允許其進行電浮動。在另一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約－7伏特、將閘極線置放至＋7伏特且允許位元線進行電浮動來執行。應注意，用於基板12及閘極線之電壓不需要關於0伏特對稱。例如，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟悉此項技術者將能夠判定待用於滿足其需要或要求之抹除的一組電壓。
關於圖21至24所描述之實施例可藉由圖37中所繪示之電路示意圖來表示，且可使用圖39中所列出之電壓來操作。
圖40包含關於圖41中所繪示之實施例所描述之實施例的電路示意圖。記憶體單元3611、3612、3613、3614、3621、3622、3623及3624係在NVM陣列18內定向，如圖40所繪示。
參看圖40，BL1 3662電連接至記憶體單元3611之S/D區域及記憶體單元3621之S/D區域。BL2 3664電連接至記憶體單元3611及3621之其他S/D區域、且電連接至記憶體單元3612及3622之S/D區域。BL3 3666電連接至記憶體單元3612及3622之其他S/D區域。BL4 3668電連接至記憶體單元3613及3623之S/D區域。BL5 3670電連接至記憶體單元3613及3623之其他S/D區域、及記憶體單元3614及3624之S/D區域。BL6 3672電連接至記憶體單元3614及3624之其他S/D區域。CG1 3682電連接至記憶體單元3611、3612、3621及3622之控制閘電極。CG2 3684電連接至記憶體單元3613、3614、3623及3624之控制閘電極。SG1 3602電連接至記憶體單元3611、3612、3613及3614之選擇閘電極。SG2 3604電連接至記憶體單元3621、3622、3623及3624之選擇閘電極。位元單元3611包含電荷儲存區域36111。位元單元3612包含電荷儲存區域36121、位元單元3613包含電荷儲存區域36131。位元單元3614包含電荷儲存區域36141。位元單元3621包含電荷儲存區域36211。位元單元3622包含電荷儲存區域36221。位元單元3623包含電荷儲存區域36231。位元單元3624包含電荷儲存區域36241。
如圖40所繪示，BL1 3662、BL3 3666、BL4 3668及BL6 3672之每一者均僅電連接至一記憶體單元行。BL2 3664及BL5 3670之每一者均電連接至多於一記憶體單元行，且更特定言之，電連接至兩個記憶體單元行。
圖41繪示NVM陣列18之對應於包含記憶體單元3611、3612、3613及3614之列之一部分的實體實施例。圖41與圖28大體上相同，除了用於電路示意圖中之參考數字係用於圖41中以外。圖42包含一具有用於如圖40所繪示之記憶體單元之一些操作電壓的表。
圖40中所繪示之所有記憶體單元可藉由在基板12與記憶體單元之閘電極之間產生約12至16伏特範圍內之電位差來抹除。在一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約＋7伏特、將閘極線置放至－7伏特且允許位元線進行電浮動來執行。SG1及SG2可置放於－7伏特或允許其進行電浮動。在另一實施例中，抹除可藉由將基板12(或其中之井區域)置放至大約－7伏特、將閘極線置放至＋7伏特且允許位元線進行電浮動來執行。應注意，用於基板12及閘極線之電壓不需要關於0伏特對稱。例如，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟悉此項技術者將能夠判定待用於滿足其需要或要求之抹除的一組電壓。
已關於NVM陣列18、其記憶體單元、位元線及閘極線而描述了許多細節。在閱讀本說明書之後，熟悉此項技術者將瞭解，可顛倒列及行定向。可將記憶體單元與其關聯位元線、閘極線或其任何組合之間沿一或多個列的電連接改變至一或多個行。類似地，可將記憶體單元與其關聯位元線、閘極線或其任何組合之間沿一或多個行的電連接改變至一或多個列。
本文所描述之實施例可用於形成NVM陣列或其之一部分。使用基板中之渠溝內的不連續儲存元件允許形成更小的記憶體單元且增加記憶體密度。不連續儲存元件亦可允許將更多位元儲存於一記憶體內，此與習知浮動閘極結構相反。可使用現有材料及設備來實施NVM陣列之製造。因此，製程整合將不需要為新設備開發新製程或必須處理材料不相容性問題。可形成記憶體單元以使得形成選擇閘極線，使得該等選擇閘極線至少部分地凹入於渠溝內。
源極側注入可用於程式化記憶體單元。可選擇閘極間介電部分114及115之厚度與程式化電壓，以允許在閘極間介電部分114及115附近產生比在電連接至位元線之S/D區域附近所產生之電場相對更大的電場。源極側注入允許程式化時間類似於習知熱電子注入，且與習知熱電子注入相比具有更高的電子效率。
可能存在許多不同的態樣及實施例。該等態樣及實施例中之一些在下文中加以描述。在閱讀本說明書之後，熟悉此項技術者將瞭解，該等態樣及實施例僅為說明性的且並不限制本發明之範疇。
在第一態樣中，一電子裝置可包含一包含第一渠溝之基板，該第一渠溝包含一壁及一底部且自該基板之主要表面延伸。該電子裝置亦可包含不連續儲存元件，其中該等不連續儲存元件之第一部分至少位於第一渠溝內。電子裝置可進一步包含第一閘電極，其中不連續儲存元件之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置可更進一步包含一上覆於第一閘電極及基板之主要表面的第二閘電極。
在第一態樣之一實施例中，第一閘電極具有一位於基板之主要表面下方的上表面。在一特定實施例中，第二閘電極至少部分地延伸至第一渠溝中。在另一特定實施例中，電子裝置進一步包含第三閘電極。基板進一步包含一與第一渠溝間隔分離之第二渠溝，其中該第二渠溝包含一壁及一底部且自基板之主要表面延伸，且不連續儲存元件之第二部分至少位於第二渠溝內。第三閘電極具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第二部分之至少一部分位於第三閘電極與第二渠溝之壁之間。
在第一態樣之一更特定的實施例中，電子裝置進一步包含一在基板內位於第一渠溝下方之第一摻雜區域及一在基板內位於第二渠溝下方之第二摻雜區域。在一甚至更特定的實施例中，電子裝置進一步包含一沿基板之主要表面位於第一與第二渠溝之間的第三摻雜區域。在又一甚至更特定的實施例中，該第三摻雜區域延伸至第一及第二渠溝之壁。在又一甚至更特定的實施例中，第三摻雜區域與第一及第二渠溝之壁間隔分離。
在第一態樣之另一更特定的實施例中，電子裝置進一步包含第一電荷儲存區域，該第一電荷儲存區域包含不連續儲存元件之第一部分內的第一不連續儲存元件，其中該第一不連續儲存元件與離該第一摻雜區域相比較靠近該第一閘電極之該上表面。電子裝置亦包含第二電荷儲存區域，該第二電荷儲存區域包含不連續儲存元件之第二部分內的第二不連續儲存元件，其中該第二不連續儲存元件與離第二摻雜區域相比較靠近第三閘電極之上表面，且其中第二電荷儲存區域與第一電荷儲存區域間隔分離。
在第一態樣之另一特定實施例中，第二閘電極上覆於第一閘電極、第三閘電極及基板之一位於第一與第二渠溝之間的部分。在又一特定實施例中，電子裝置進一步包含第四閘電極，其中第二閘電極上覆於第一閘電極及基板之一位於第一與第二渠溝之間的第一部分，且該第四閘電極上覆於第三閘電極及基板之一位於第一與第二渠溝之間的第二部分。
在第一態樣之另一實施例中，電子裝置進一步包含一沿第一渠溝之壁及底部的第一介電層及一位於不連續儲存元件之第一部分與第一閘電極之間的第二介電層。在另一實施例中，不連續儲存元件包含矽奈米晶體或金屬奈米簇。在又一實施例中，電子裝置進一步包含一陣列，其中基板包含複數個渠溝(包含第一渠溝)，且在該陣列內，不連續儲存元件位於基板之渠溝內。在一特定實施例中，電子裝置進一步包含一上覆於第一閘電極之第一介電層且包含一位於第一渠溝內之上表面，其中不連續儲存元件之第一部分與基板之主要表面間隔分離，且大體上沒有任何不連續儲存元件上覆於陣列內之渠溝之間的基板之主要表面。
在第一態樣之又一實施例中，自一橫截面圖來看，第一閘電極具有大體上矩形形狀。在又一實施例中，自一橫截面圖來看，第一閘電極包含若干部分，且第一閘電極之該等部分包含彼此面對之彎曲外表面。
在第二態樣中，一電子裝置可包含一包含彼此間隔分離之第一渠溝與第二渠溝之基板，其中該第一及該第二渠溝之每一者包含一壁及一底部且自該基板之主要表面延伸。該電子裝置亦可包含不連續儲存元件，其中該等不連續儲存元件之第一部分位於第一渠溝內，且該等不連續儲存元件之第二部分至少位於第二渠溝內。電子裝置亦可包含第一閘電極，該第一閘電極位於第一渠溝內且具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置可進一步包含：第二閘電極，其位於第二渠溝內且具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第二部分之至少一部分位於第二閘電極與第二渠溝之壁之間；及第三閘電極，其上覆於第一閘電極或第二閘電極之至少一者。
在第二態樣之一實施例中，電子裝置進一步包含一在基板內沿第一渠溝之底部的第一摻雜區域、一在基板內沿第二渠溝之底部的第二摻雜區域及一沿基板之主要表面位於第一與第二渠溝之間的第三摻雜區域。
在第三態樣中，一電子裝置可包含一包含彼此間隔分離之第一渠溝與第二渠溝之基板，其中該第一及該第二渠溝之每一者包含一壁及一底部且自該基板之主要表面延伸。該電子裝置亦可包含一在基板內沿第一渠溝之底部的第一摻雜區域、一在基板內沿第二渠溝之底部的第二摻雜區域及一沿第一及第二渠溝之壁及底部的第一介電層。電子裝置可進一步包含不連續儲存元件，其中該等不連續儲存元件之第一部分位於第一渠溝內，且該等不連續儲存元件之第二部分位於第二渠溝內，不連續儲存元件之第一部分及第二部分與基板之主要表面間隔分離，且大體上沒有任何不連續儲存元件上覆於第一與第二渠溝之間的基板之主要表面。電子裝置可更進一步包含一鄰近於第一及第二渠溝內之不連續儲存元件之第二介電層。電子裝置可更進一步包含第一閘電極，該第一閘電極位於第一渠溝內且具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置亦可包含第二閘電極，該第二閘電極位於第一渠溝內且具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第一部分之至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置可進一步包含第三介電層，該第三介電層包含一上覆於第一渠溝內之第一閘電極之第一部分、及一上覆於第二渠溝內之第二閘電極之第二部分。電子裝置可更進一步包含第三閘電極，該第三閘電極上覆於第三介電層及第一閘電極或第二閘電極之至少一者，其中第三閘電極至少部分地位於第一渠溝及第二渠溝內。
在第四態樣中，一用於形成電子裝置之製程可包含：在一基板內形成第一渠溝，其中該第一渠溝包含一壁及一底部且自該基板之主要表面延伸；及在基板之主要表面上方且在第一渠溝內形成不連續儲存元件。該製程亦可包含：在形成不連續儲存元件之後，在第一渠溝內形成第一閘電極，其中不連續儲存元件之第一不連續儲存元件位於第一閘電極與第一渠溝之壁之間。該製程可進一步包含移除上覆於基板之主要表面的不連續儲存元件，其中該等不連續儲存元件之第一部分保持於第一渠溝內。該製程可更進一步包含在移除不連續儲存元件之後形成第二閘電極，其中該第二閘電極上覆於第一閘電極及基板之主要表面。
在第四態樣之一實施例中，形成第一閘電極包含：形成該第一閘電極，使得該第一閘電極之上表面位於基板之主要表面下方。形成第二閘電極包含：形成該第二閘電極，使得該第二閘電極之一部分延伸至第一渠溝中。在另一實施例中，該製程進一步包含在第二渠溝內形成第三閘電極。形成第一渠溝進一步包含形成與該第一渠溝間隔分離之第二渠溝，其中該第二渠溝包含一壁及一底部且自基板之主要表面延伸。形成不連續儲存元件進一步包含在第二渠溝內形成不連續儲存元件。形成第三閘電極包含：形成該第三閘電極，使得不連續儲存元件之第二不連續儲存元件位於第三閘電極與第二渠溝之壁之間。移除不連續儲存元件包含移除上覆於基板之主要表面的不連續儲存元件，其中該等不連續儲存元件之第二部分保持於第二渠溝內。
在一特定實施例中，該製程進一步包含沿第一及第二渠溝之底部分別形成第一摻雜區域及第二摻雜區域。在一更特定的實施例中，該製程進一步包含形成一沿基板之主要表面位於第一與第二渠溝之間的第三摻雜區域。在一甚至更特定的實施例中，形成第三摻雜區域係在形成第二閘電極之前得以執行。在另一甚至更特定的實施例中，形成第三摻雜區域係在形成第二閘電極之後得以執行。
在另一特定實施例中，移除不連續儲存元件包含：移除該等不連續儲存元件，使得第一不連續儲存元件為第一電荷儲存區域之一部分且與離該第一摻雜區域相比較靠近該第一閘電極之該上表面，且使得第二不連續儲存元件為第二電荷儲存區域之一部分且與離第二摻雜區域相比較靠近第三閘電極之上表面，其中第二電荷儲存區域與第一電荷儲存區域間隔分離。
在又一特定實施例中，形成第二閘電極包含：形成該第二閘電極，使得該第二閘電極上覆於第一及第三閘電極，且自一俯視圖來看，第一及第二渠溝之長度大體上垂直於第二閘電極之長度。在又一特定實施例中，該製程進一步包含形成第四閘電極。形成第二閘電極包含：形成該第二閘電極，使得該第二閘電極上覆於第一閘電極；且形成第四閘電極包含：形成該第四閘電極，使得該第四閘電極上覆於第三閘電極。自一俯視圖來看，第一渠溝之長度大體上平行於第二閘電極之長度，且第二渠溝之長度大體上平行於第四閘電極之長度。
在第四態樣之另一實施例中，該製程進一步包含：形成一沿第一渠溝之壁及底部的第一介電層；在形成不連續儲存元件之後形成第二介電層；及在形成第一閘電極之後形成第三介電層。在一更特定的實施例中，形成第三介電層及移除上覆於基板之主要表面的不連續儲存元件包含氧化第一閘電極及位於第一閘電極與基板之主要表面之間之一高度處的不連續儲存元件之曝露部分。
在第四態樣之另一實施例中，形成第一閘電極包含：在形成不連續儲存元件之後形成導電層；研磨該導電層以移除該導電層之上覆於基板之主要表面的一部分；及使該導電層凹入於第一渠溝內以形成第一閘電極，使得該第一閘電極之上表面位於主要表面下方。在又一實施例中，形成第一閘電極包含：在形成不連續儲存元件之後形成導電層；及各向異性地蝕刻該導電層以形成第一閘電極，自一橫截面圖來看，該第一閘電極具有側壁間隔物形狀。在又一實施例中，形成不連續儲存元件包含形成矽奈米晶體或形成金屬奈米簇。
在第五態樣中，一用於形成電子裝置之製程可包含在基板內形成第一渠溝及第二渠溝，其中該第一與該第二渠溝彼此間隔分離，且第一及第二渠溝之每一者包含一壁及一底部且自該基板之主要表面延伸。該製程亦可包含在基板之主要表面上方且在第一及第二渠溝內形成不連續儲存元件。該製程亦可包含：在形成不連續儲存元件之後形成第一導電層；及移除該第一導電層之上覆於基板之主要表面的一部分，以在第一渠溝內形成第一閘電極且在第二渠溝內形成第二閘電極。不連續儲存元件之第一部分位於第一閘電極與第一渠溝之壁之間，且不連續儲存元件之第二部分位於第二閘電極與第二渠溝之壁之間。該製程可更進一步包含：移除上覆於基板之主要表面的不連續儲存元件；在移除上覆於基板之主要表面的不連續儲存元件之後形成第二導電層；及圖案化該第二導電層以形成上覆於基板之主要表面及第一閘電極或第二閘電極之至少一者的第三閘電極。
在第五態樣之一實施例中，該製程進一步包含沿第一及第二渠溝之底部分別形成第一摻雜區域及第二摻雜區域。在另一實施例中，該製程進一步包含形成一沿基板之主要表面位於第一與第二渠溝之間的第三摻雜區域。在另一實施例中，移除第一導電層之一部分包含使該第一導電層凹入於第一及第二渠溝內以形成第一及第二閘電極，使得第一及第二閘電極之上表面位於主要表面下方。
在第六態樣中，用於形成電子裝置之製程可包含在基板內形成第一渠溝及第二渠溝，其中該第一與該第二渠溝彼此間隔分離，且第一及第二渠溝之每一者包含一壁及一底部且自該基板之主要表面延伸。該製程亦可包含形成第一摻雜區域及第二摻雜區域，其中該第一摻雜區域在基板內沿第一渠溝之底部，且該第二摻雜區域在基板內沿第二渠溝之底部。該製程可進一步包含：形成一沿第一及第二渠溝之壁及底部的第一介電層；在形成該第一介電層之後形成不連續儲存元件；及在形成該等不連續儲存元件之後形成第二介電層。該製程可更進一步包含：在形成第二介電層之後形成第一導電層；及圖案化該第一導電層以在第一渠溝內形成第一閘電極且在第二渠溝內形成第二閘電極。第一閘電極具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第一部分位於第一閘電極與第一渠溝之壁之間，且第二閘電極具有一位於基板之主要表面下方的上表面，其中不連續儲存元件之第二部分位於第二閘電極與第二渠溝之壁之間。該製程可更進一步包含移除不連續儲存元件之第三部分以留下不連續儲存元件之剩餘部分，該等剩餘部分包含不連續儲存元件之第一部分及不連續儲存元件之第二部分。不連續儲存元件之第一部分位於第一渠溝內，且不連續儲存元件之第二部分位於第二渠溝內，不連續儲存元件之第一部分及第二部分與基板之主要表面間隔分離，且大體上沒有任何不連續儲存元件上覆於第一與第二渠溝之間的基板之主要表面。該製程亦可包含形成第三介電層，其中該第三介電層之第一部分上覆於第一渠溝內之第一閘電極，且該第三介電層之第二部分上覆於第二渠溝內之第二閘電極。該製程亦可包含：在形成第三介電層之後形成第二導電層；及圖案化該第二導電層以形成一上覆於第三介電層之第三閘電極，其中該第三閘電極至少部分地位於第一渠溝及第二渠溝內。
在第七態樣中，一電子裝置可包含大體上沿第一方向而定向之第一組記憶體單元及大體上沿該第一方向而定向之第二組記憶體單元。該電子裝置亦可包含一電連接至第一組記憶體單元之第一閘極線及一電連接至第二組記憶體單元之第二閘極線，其中，當與該第一閘極線相比時，該第二閘極線電連接至沿第一方向之更多組記憶體單元。
在第七態樣之一實施例中，第一閘極線係選擇閘極線，且第二閘極線係控制閘極線。在一特定實施例中，第一及第二組記憶體單元內之每一記憶體單元包含一非揮發性記憶體單元，該非揮發性記憶體單元包含一選擇閘電極及一控制閘電極。第一閘極線電連接至第一組記憶體單元之選擇閘電極，且第二閘極線電連接至第二組記憶體單元之控制閘電極。在一更特定的實施例中，不連續儲存元件位於第一及第二組記憶體單元之通道區域與控制閘電極之間，且大體上沒有不連續儲存元件位於第一及第二組記憶體單元之通道區域與選擇閘電極之間。
在第七態樣之另一實施例中，第一方向係相關聯於列或行。在另一實施例中，第一閘極線電連接至一記憶體單元列或一記憶體單元行，且第二閘極線電連接至兩個記憶體單元列或兩個記憶體單元行。在另一實施例中，電子裝置進一步包含一大體上沿第一方向而定向之第三組記憶體單元，其中第一、第二及第三組記憶體單元彼此位於不同之列或不同之行內。第三組記憶體單元內之每一記憶體單元包含一控制閘電極及一選擇閘電極，且第二閘極線電連接至第二及第三組記憶體單元之控制閘電極。
在第七態樣之一特定實施例中，電子裝置進一步包含第一位元線、第二位元線及第三位元線，其中該第一位元線電連接至第一組記憶體單元，且該第二位元線電連接至第二及第三組記憶體單元。該第三位元線電連接至為第一組記憶體單元之一部分而非第二組記憶體單元之一部分的第一記憶體單元，且電連接至為第二組記憶體單元之一部分而非第一組記憶體單元之一部分的第二記憶體單元。在另一特定實施例中，第一及第二位元線電連接至大體上沿第一方向而定向之記憶體單元，且第三位元線電連接至大體上沿大體上垂直於該第一方向之第二方向而定向之記憶體單元。
在第八態樣中，一電子裝置可包含大體上沿第一方向而定向之第一組記憶體單元及大體上沿大體上垂直於該第一方向之第二方向而定向之第二組記憶體單元。該電子裝置亦可包含一電連接至第一組記憶體單元之第一閘極線，其中該第一組記憶體單元包含一不為第二組記憶體單元之一部分的第一記憶體單元及一為第二組記憶體單元之一部分的第二記憶體單元。電子裝置可進一步包含一電連接至第二組記憶體單元之第二閘極線，其中與電連接至大體上沿第一方向而定向之記憶體單元之第一閘極線相比，該第二閘極線電連接至大體上沿第二方向而定向之更多組記憶體單元。
在第九態樣中，一電子裝置可包含大體上沿第一方向而定向之第一組記憶體單元及大體上沿該第一方向而定向之第二組記憶體單元。該電子裝置亦可包含一電連接至第一組記憶體單元之第一位元線及一電連接至第二組記憶體單元之第二位元線，其中，當與該第一位元線相比時，該第二位元線電連接至沿第一方向之更多組記憶體單元。
在第九態樣之一實施例中，第一及第二組記憶體單元內之每一記憶體單元包含一非揮發性記憶體單元，該非揮發性記憶體單元包含一選擇閘電極及一控制閘電極。在一特定實施例中，不連續儲存元件位於第一及第二組記憶體單元之通道區域與控制閘電極之間，且大體上沒有不連續儲存元件位於第一及第二組記憶體單元之通道區域與選擇閘電極之間。在另一實施例中，第一方向係相關聯於列或行。
在第九態樣之另一實施例中，電子裝置進一步包含第三組記憶體單元，其中第一、第二及第三組記憶體單元彼此位於不同之列或不同之行內，該第三組記憶體單元係大體上沿第一方向而定向，且第二位元線電連接至第三組記憶體單元。在又一實施例中，第一位元線電連接至一記憶體單元列或一記憶體單元行，且第二位元線電連接至兩個記憶體單元列或兩個記憶體單元行。
在第九態樣之又一實施例中，電子裝置進一步包含第一閘極線、第二閘極線及第三閘極線。該第一閘極線電連接至第一組記憶體單元，且該第二閘極線電連接至第二組記憶體單元。該第三閘極線電連接至為第一組記憶體單元之一部分而非第二組記憶體單元之一部分的第一記憶體單元、及為第二組記憶體單元之一部分而非第一組記憶體單元之一部分的第二記憶體單元。在一更特定的實施例中，第一及第二閘極線之每一者係控制閘極線，且第三閘極線係選擇閘極線。
在另一更特定的實施例中，第一及第二閘極線電連接至大體上沿第一方向而定向之記憶體單元，且第三閘極線電連接至大體上沿大體上垂直於該第一方向之第二方向而定向之記憶體單元。在一甚至更特定的實施例中，不連續儲存元件位於第二及第三組記憶體單元之控制閘電極與通道區域之間，且大體上沒有不連續儲存元件位於第一組記憶體單元之選擇閘電極與通道區域之間。
應注意，並非以上在一般描述或實例中所描述之所有活動均係所需的，可能不需要特定活動之一部分，且除了所描述之活動以外，還可執行一或多個另外活動。更進一步，活動被列出之順序未必為其被執行之順序。在閱讀本說明書之後，熟悉此項技術者將能夠判定可將哪些活動用於其特定需要或要求。
以上已關於一或多個特定實施例而描述了任何一或多個益處、一或多個其他優點、一或多個問題之一或多個解決方案或其任何組合。然而，不應將該(該等)益處、該(該等)優點、該(該等)問題之該(該等)解決方案或可使任何益處、優點或解決方案出現或變得更顯著之任何要素解釋為任何或所有申請專利範圍之關鍵的、所需的或本質的特徵或要素。
應認為以上所揭示之主題係說明性的而非限制性的，且附加申請專利範圍意欲涵蓋屬於本發明之範疇的所有此等修改、增強及其他實施例。因此，在法律所允許之最大程度上，本發明之範疇係由以下申請專利範圍及其等效物之最廣泛的可容許解釋所判定，且不應受到前述詳細描述的約束或限制。
10．．．電子裝置
12．．．基板
13．．．主要表面
14．．．襯墊層
16．．．抗氧化層
18．．．NVM陣列
22．．．渠溝
23．．．渠溝
32．．．絕緣層
52．．．區域
53．．．區域
62．．．介電層
64．．．不連續儲存元件1
66．．．介電層
68．．．電荷儲存堆疊
72．．．導電層
92．．．閘電極
93．．．閘電極
110．．．保護層
112．．．閘極介電部分
114．．．閘極間介電部分
115．．．閘極間介電部分
122．．．導電層
132．．．導電線
133．．．導電線
142．．．導電線
143．．．導電線
144．．．導電線
145．．．導電線
146．．．側壁間隔物
152．．．層間介電層
154．．．區域
156．．．抗蝕劑層
162．．．導電栓塞
164．．．導電線
165．．．導電線
172．．．鈍化層
182．．．區域
192．．．導電栓塞
193．．．層
194．．．導電線
195．．．導電線
196．．．導電線
210．．．開口
214．．．區域
215．．．區域
216．．．區域
222．．．區域
232．．．導電栓塞
234．．．導電線
235．．．導電線
236．．．導電線
237．．．導電線
252．．．導電層
262．．．閘電極
263．．．閘電極
2711．．．記憶體單元
2712．．．記憶體單元
2713．．．記憶體單元
2714．．．記憶體單元
2721．．．記憶體單元
2722．．．記憶體單元
3011．．．記憶體單元
3012．．．記憶體單元
3013．．．記憶體單元
3014．．．記憶體單元
3021．．．記憶體單元
3022．．．記憶體單元
3023．．．記憶體單元
3024．．．記憶體單元
3311．．．記憶體單元
3312．．．記憶體單元
3313．．．記憶體單元
3314．．．記憶體單元
3321．．．記憶體單元
3322．．．記憶體單元
3323．．．記憶體單元
3324．．．記憶體單元
3611．．．記憶體單元
3612．．．記憶體單元
3613．．．記憶體單元
3614．．．記憶體單元
3621．．．記憶體單元
3622．．．記憶體單元
3623．．．記憶體單元
3624．．．記憶體單元
27110．．．電荷儲存區域
27111．．．電荷儲存區域
27120．．．電荷儲存區域
27121．．．電荷儲存區域
27130．．．電荷儲存區域
27131．．．電荷儲存區域
27140．．．電荷儲存區域
27141．．．電荷儲存區域
30111．．．電荷儲存區域
30121．．．電荷儲存區域
30131．．．電荷儲存區域
30141．．．電荷儲存區域
30211．．．電荷儲存區域
30221．．．電荷儲存區域
30231．．．電荷儲存區域
30241．．．電荷儲存區域
33111．．．電荷儲存區域
33121．．．電荷儲存區域
33131．．．電荷儲存區域
33141．．．電荷儲存區域
33211．．．電荷儲存區域
33221．．．電荷儲存區域
33231．．．電荷儲存區域
33241．．．電荷儲存區域
36111．．．電荷儲存區域
36121．．．電荷儲存區域
36131．．．電荷儲存區域
36141．．．電荷儲存區域
36211．．．電荷儲存區域
36221．．．電荷儲存區域
36231．．．電荷儲存區域
36241．．．電荷儲存區域
圖1包含在保護層形成之後工件之一部分之橫截面圖的說明。
圖2包含在渠溝形成之後圖1之工件之橫截面圖的說明。
圖3包含在渠溝內之絕緣層形成之後圖2之工件之橫截面圖的說明。
圖4與5分別包含在渠溝底部處之摻雜區域形成之後圖3之工件之俯視圖與橫截面圖的說明。
圖6包含在包含不連續儲存元件之電荷儲存堆疊形成之後圖5之工件之橫截面圖的說明。
圖7包含在基板上方之導電層形成之後圖6之工件之橫截面圖的說明。
圖8與9分別包含在閘電極形成之後圖7之工件之俯視圖與橫截面圖的說明。
圖10包含在陣列內保護層之剩餘部分及電荷儲存堆疊之曝露部分移除之後圖9之工件之橫截面圖的說明。
圖11包含在絕緣層形成之後圖10之工件之橫截面圖的說明。
圖12包含在導電層形成之後圖11之工件之橫截面圖的說明。
圖13包含在導電線形成之後圖12之工件之俯視圖的說明。
圖14包含根據另一實施例在導電線形成之後圖11之工件之橫截面圖的說明。
圖15包含在圖案化抗蝕劑層形成之後圖14之工件之俯視圖的說明。
圖16與17分別包含在電子裝置之製造大體上完成之後圖15之工件之俯視圖與橫截面圖的說明。
圖18包含在基板內之摻雜區域形成之後圖13之工件之俯視圖的說明。
圖19與20分別包含在電子裝置之製造大體上完成之後圖18之工件之俯視圖與橫截面圖的說明。
圖21與22分別包含在基板內之摻雜區域形成之後圖13之工件之俯視圖與橫截面圖的說明。
圖23與24分別包含在電子裝置之製造大體上完成之後圖21與22之工件之俯視圖與橫截面圖的說明。
圖25包含除了彼此更廣泛地間隔分離之渠溝以外圖12之工件之橫截面圖的說明。
圖26包含在上覆導電線形成之後圖25之工件之俯視圖的說明。
圖27及28包含在電子裝置之製造大體上完成之後圖26之工件之俯視圖與橫截面圖的說明。
圖29包含在導電層形成之後圖6之工件之橫截面圖的說明。
圖30包含在閘電極形成之後圖29之工件之橫截面圖的說明。
圖31至42包含電路示意圖、電路示意圖之示範性實體實施例之橫截面圖及沿NVM陣列內之一列之記憶體單元的操作電壓表。
熟悉此項技術者應瞭解，圖中之元件係出於簡單及清楚之目的而加以說明且未必按比例繪製。例如，圖中之一些元件之尺寸可相對於其他元件而加以誇示以有助於改良對本發明之實施例的瞭解。
12．．．基板
52．．．區域
53．．．區域
62．．．介電層
92．．．閘電極
93．．．閘電極
112．．．閘極介電部分
114．．．閘極間介電部分
115．．．閘極間介電部分
142．．．導電線
143．．．導電線
144．．．導電線
145．．．導電線
146．．．側壁間隔物

Claims (19)

  1. 一種電子裝置，包括：一渠溝，其位於一基板中，其中該渠溝具有一第一壁；一第一組記憶體單元，其實質上沿一第一方向而定向；一第二組記憶體單元，其實質上沿該第一方向而定向；一第一閘極線，其電連接至該第一組記憶體單元，其中該第一閘極線係一選擇閘極線；一第二閘極線，其電連接至該第二組記憶體單元，其中，當與該第一閘極線相比時，該第二閘極線電連接至沿該第一方向之更多組記憶體單元；該第二閘極線係一控制閘極線；且位於包含該第一組及該第二組記憶體單元之一記憶體陣列內，該第一閘極線之一長度實質上平行於該第二閘極線之一長度；及多個不連續儲存元件，其中對於該第一組記憶體單元中之每一記憶體單元，該等不連續儲存元件之一第一組係位於該第二閘極線及該渠溝之該第一壁之間，其中該第一組之儲存元件包含一第一儲存元件及一第二儲存元件，該第一儲存元件及該第二儲存元件皆位於沿該第一壁處，且其中所有該第一儲存元件位在高於所有該第二儲存元件之一高度。
  2. 如請求項1之電子裝置，其中：該第一閘極線係一選擇閘極線，其中該第一閘極線之至少一部份位於該渠溝之外；且該第二閘極線係一控制閘極線，其中該第二閘極線之至少一部份位於該渠溝之內。
  3. 如請求項2之電子裝置，其中：該第一及該第二組記憶體單元內之每一記憶體單元包括一非揮發性記憶體單元，該非揮發性記憶體單元包含一選擇閘電極及一控制閘電極；該第一閘極線電連接至該第一組記憶體單元之該等選擇閘電極；且該第二閘極線電連接至該第二組記憶體單元之該等控制閘電極。
  4. 如請求項3之電子裝置，其中：不連續儲存元件位於該第一及該第二組記憶體單元之通道區域與該等控制閘電極之間；且大體上沒有不連續儲存元件位於該第一及該第二組記憶體單元之通道區域與該等選擇閘電極之間。
  5. 如請求項1之電子裝置，其中：該渠溝包含一第二壁，其與該第一壁間隔分開；一第三組記憶體單元包含位於該第二組記憶體單元內之多個記憶體單元，但並不包含位於該第一組記憶體單元內之多個記憶體單元；且對於該第三組記憶體單元內之每一記憶體單元，該不 連續儲存元件之一第二組係位於該第二閘極線及該渠溝之該第二壁之間。
  6. 如請求項3之電子裝置，其中：該第一閘極線電連接至一記憶體單元列或一記憶體單元行；且該第二閘極線電連接至兩個記憶體單元列或兩個記憶體單元行。
  7. 如請求項1之電子裝置，進一步包括一大體上沿該第一方向而定向之第三組記憶體單元，其中：該第一、該第二及該第三組記憶體單元彼此位於不同之列或不同之行內；該第三組記憶體單元內之每一記憶體單元包括一控制閘電極及一選擇閘電極；且該第二閘極線電連接至該第二及該第三組記憶體單元之該等控制閘電極。
  8. 如請求項7之電子裝置，進一步包括一第一位元線、一第二位元線及一第三位元線，其中：該第一位元線電連接至該第一組記憶體單元；該第二位元線電連接至該第二及該第三組記憶體單元；且該第三位元線電連接至：一第一記憶體單元，該第一記憶體單元係該第一組記憶體單元之一部分而非該第二組記憶體單元之一部分；及 一第二記憶體單元，該第二記憶體單元係該第二組記憶體單元之一部分而非該第一組記憶體單元之一部分。
  9. 如請求項8之電子裝置，其中：該第一及該第二位元線電連接至大體上沿該第一方向而定向之記憶體單元；且該第三位元線電連接至大體上沿大體上垂直於該第一方向之一第二方向而定向之記憶體單元。
  10. 一種電子裝置，包括：一渠溝，其位於一基板中，其中該渠溝具有一第一壁；一第一組記憶體單元，其實質上沿一第一方向而定向；一第二組記憶體單元，其實質上沿該第一方向而定向；一第一位元線，其電連接至該第一組記憶體單元，其中該第一位元線位於兩個其他位元線之間一第二位元線，其電連接至該第二組記憶體單元，其中，當與該第一位元線相比時，該第二位元線電連接至沿該第一方向之更多組記憶體單元；且位於包含該第一組及該第二組記憶體單元之一記憶體陣列內，該第一位元線之一長度實質上平行於該第二位元線之一長度；及多個不連續儲存元件，其中對於該第一組記憶體單元 中之每一記憶體單元，該等不連續儲存元件之一第一組係位於該渠溝內且鄰近於該渠溝之該第一壁，其中該第一組之儲存元件包含一第一儲存元件及一第二儲存元件，該第一儲存元件及該第二儲存元件皆位於沿該第一壁處，且其中所有該第一儲存元件位在高於所有該第二儲存元件之一高度。。
  11. 如請求項10之電子裝置，其中該第一及該第二組記憶體單元內之每一記憶體單元包括一非揮發性記憶體單元，該非揮發性記憶體單元包含一選擇閘電極及一控制閘電極。
  12. 如請求項11之電子裝置，其中：不連續儲存元件位於該第一及該第二組記憶體單元之通道區域與該等控制閘電極之間；且大體上沒有不連續儲存元件位於該第一及該第二組記憶體單元之通道區域與該等選擇閘電極之間。
  13. 如請求項10之電子裝置，其中：該渠溝包含一第二壁，其與該第一壁間隔分開；一第三組記憶體單元包含位於該第二組記憶體單元內之多個記憶體單元，但並不包含位於該第一組記憶體單元內之多個記憶體單元；且對於該第三組記憶體單元內之每一記憶體單元，該不連續儲存元件之一第二組係位於該渠溝內且鄰近於該渠溝之該第二壁。
  14. 如請求項10之電子裝置，進一步包括一第三組記憶體單 元，其中：該第一、該第二及該第三組記憶體單元彼此位於不同之列或不同之行內；該第三組記憶體單元大體上沿該第一方向而定向；且該第二位元線電連接至該第三組記憶體單元。
  15. 如請求項10之電子裝置，其中：該第一位元線電連接至一記憶體單元列或一記憶體單元行；且該第二位元線電連接至兩個記憶體單元列或兩個記憶體單元行。
  16. 如請求項10之電子裝置，進一步包括一第一閘極線、一第二閘極線及一第三閘極線，其中：該第一閘極線電連接至該第一組記憶體單元；該第二閘極線電連接至該第二組記憶體單元；且該第三閘極線電連接至：一第一記憶體單元，該第一記憶體單元係該第一組記憶體單元之一部分而非該第二組記憶體單元之一部分；及一第二記憶體單元，該第二記憶體單元係該第二組記憶體單元之一部分而非該第一組記憶體單元之一部分。
  17. 如請求項16之電子裝置，其中：該第一及該第二閘極線之每一者係一控制閘極線，其中該第一閘極線之至少一部份位於該渠溝內；且 該第三閘極線係一選擇閘極線，其中該第三閘極線之至少一部份位於該渠溝外。
  18. 如請求項16之電子裝置，其中：該第一及該第二閘極線電連接至大體上沿該第一方向而定向之記憶體單元；且該第三閘極線電連接至大體上沿大體上垂直於該第一方向之一第二方向而定向之記憶體單元。
  19. 如請求項18之電子裝置，其中：不連續儲存元件位於該第二及該第三組記憶體單元之控制閘電極與通道區域之間；且大體上沒有不連續儲存元件位於該第一組記憶體單元之選擇閘電極與通道區域之間。
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