TWI403170B - 背景調適性二進制算術解碼裝置及其解碼方法 - Google Patents

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Description

背景調適性二進制算術解碼裝置及其解碼方法
本發明係關於一種背景調適性二進制算術解碼裝置及其解碼方法，特別地，係關於一種用以提高視訊解碼效率以及降低硬體成本之背景調適性二進制算術解碼裝置及其解碼方法。
Yongseok Yi等人於2007年4月在IEEE Transactions on Circuits and Systems for Video Technology揭露”Hig-Speed H.264/AVC CABAC Decoding”之技術(此後稱文獻1)，此技術以管線化方式來提升解碼速度，然而在解碼過程中，背景模型的選擇須由最新解出的符號值來決定。為解決此問題，解碼器需閒置兩個周期等待前一個符號被解碼出來後才可再進行下一個符號之解碼程序。因此文獻1之解碼器速度僅可達到平均每周期0.25個符號。
Pin-Chin Lin等人於2009年5月在Proceedings of IEEE International Symposium on Circuits and Systems揭露”A Branch Selection Multi-symbol High Throughput CABAC Decoder Architecture for H.264/AVC”之技術(此後稱文獻2)，其為解決解碼過程中資料相依性以及記憶體存取衝突之問題。文獻2係將所有背景模型均儲存在暫存器中，然而因為用來儲存背景模型的暫存器需要很龐大的面積，故其必須付出大量的硬體成本。
此外，於2008年10月9日所公開之美國專利第11/863973號之技術中，其在遇到特定的語法元素時才能在一個周期中解碼出兩個符號，在其餘的情況下，一個周期僅能解碼出一個語法元素。因此解碼器之速度僅可達到平均每個周期0.80個符號。
基於上述習知技術缺失，本發明在此提供一種背景調適性二進制算術解碼裝置及其解碼方法，其在考量硬體成本之前提下，提高背景調適性二進制算術解碼器之解碼速度以達到高畫質HD影片之即時解碼需求。
本發明之主要目的之一係在背景調適性二進制算術解碼過程中，利用背景模型使用的規律性，有效地減少背景調適性二進制算術解碼器的碼體成本需求並提高解碼速度，以達到高畫質HD影片即時解碼的需求。
本發明之另一目的係提供一種背景調適性二進制算術解碼裝置，其包含：背景記憶體位址計算器，用以計算下個周期所需之背景模型在背景模型記憶體中之儲存位址；混合式背景記憶體，用以讀取並儲存該背景記憶體位址計算器之背景模型；雙符號背景調適性二進制算術解碼器，用以依照該混合式背景記憶體之背景模型決定一第一符號(bin)與一第二符號，以及輸出若干用以更新該背景模型之範圍與偏移量之參數；以及二進制語法元素比較器，用以依照該等符號判斷目前二進制序列是否符合語法元素之數值。
本發明之再一目的係提供一種利用上述背景調適性二進制算術解碼裝置之解碼方法，其包含：將該等二個符號參數之解碼限制在單一語法元素中，使得所有語法元素之第一個符號(bin)的索引為偶數且第二個符號的索引為奇數；將一含有解碼過程常出現旗標類型之語法元素的剩餘值地圖(significance map)中之所有符號合倂成一新的單一語法元素，以便取得符號(bin)之下二個索引；以及依照語法元素類型以及該符號之下二個索引，自該混合式背景記憶體選取複數背景模式，以及將所選取之背景模式輸出至該雙符號背景調適性二進制算術解碼器以決定一第一符號以及一第二符號。
如上述背景調適性二進制算術解碼裝置及其解碼方法，其中對於每組背景模式來說，若該組背景模式中的其中二個背景模式不須同時載入該雙符號背景調適性二進制算術解碼器，則可將此組背景模式儲存在該靜態隨機存取記憶體中(因為SRAM一個週期只能讀取出一個背景模式(CM))；否則，則將其儲存在該暫存器中。
本發明具有下列技術特點及功效：
1.　在雙符號平行解碼的架構下，藉由將雙符號解碼限制在單一語法元素中以及將不同的語法元素進行合倂，使得同一個周期所解碼出來的符號屬於同一個語法元素，並且背景模型的選取程序將變得簡易且具有規則性。此外，背景模型記憶體可因此以不同屬性之記憶體的組合來實現。而藉由混合式背景模型記憶體之使用將可大幅降低硬體成本。
2.　相較於文獻1，本發明藉由提前計算出所有可能被使用到的背景模型，不僅可解決資料相依(data dependency)問題，而且每個周期最多可同時解出兩個符號。
3.　相較於文獻1及文獻3，本發明之解碼器速度可達到平均每周期1.83個符號。
4.　相較於文獻2所揭露之完全以暫存器來構成背景模型記憶體，本發明所利用之混合式背景模型記憶體可大幅降低硬體成本。
5.　對於雙符號二進制算術解碼之計算部份，本發明提出一個有效的轉換方法來解決習知技術臨界路徑延遲(critical path delay)的問題。
為使本發明之上述和其他目的、特徵及優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本發明之應用不侷限於下列敘述、圖式或所舉例說明之構造和配置等細節所作之說明。本發明更具有其他實施例，且可以各種不同的方式予以實施或進行。此外，本發明所使用之措辭及術語均僅用來說明本發明之目的，而不應視為本發明之限制。
參照第1圖，其為本發明背景調適性二進制算術解碼裝置之架構示意圖。該背景調適性二進制算術解碼裝置主要由針對下個語法元素之背景選取單元10、針對目前語法元素之背景選取單元12、背景模式記憶體(靜態隨機存取記憶體(SRAM))13、背景模式記憶體(暫存器)14、雙符號二進制算解碼單元15以及二進制匹配單元16所構成。此外，可將該背景調適性二進制算術解碼裝置之操作模式分成背景模式選取階段(MCS)以及雙符號二進制算術解碼(TSBAD)階段來說明，其中該背景模式選取階段包含使用該背景選取(CS)單元10、12以及一背景模式負載(CL)階段；該雙符號二進制算術解碼階段包含使用一雙符號解碼引擎(雙符號二進制算術解碼單元)以及一背景模式更新(CU)階段。
如第1圖所示，該背景模式選取階段主要為選取用以解碼下二個符號(bins)之背景模式(CM)。為了簡化及規則化該背景模式選取階段(MCS)，本發明將雙符號解碼限制在單一語法元素中，使得所有語法元素(Syntax Elements)之第一個符號(bin)的索引(binIdx)為偶數且第二個符號的索引為奇數。因此，對於下二個符號之背景模式的配置為有規則的，並且也使得背景模式位址之計算變得更簡單。
為了避免因解碼時大量旗標類型(flag-type)之語法元素(其僅具有單一符號)所造成之可實施性降低，故本發明將以解碼過程中最常出現的旗標類型語法元素所組成之剩餘值地圖(significance map)之所有符號合倂成單一語法元素。對於連續兩個符號(bin)來說，在第一個符號的索引為確定的情況下，第二個符號的索引只會有兩種可能，這代表也只有兩種可能的背景模式。因此，在本實施例中，於MCS階段只須準備3個所有可能會被用到的背景模式就可以解決資料相依(data dependency)的問題。
在進行語法元素的合倂後，剩餘值地圖之符號索引(binIdx)變化及其特性將由下列表1所示，其中binIdx代表符號之索引；i代表掃描位置；SIG代表有效係數旗標(significant_coeff_flag)；以及LAST代表最後有效係數旗標(last_significant_coeff_flag)。
從表1中可很明顯地發現，當目前的語法元素為significant_coeff_flag且其符號值為0時，則下個binIdx等於binIdx+2。因此，CM選取及配置可僅取決於binIdx+2。亦即，只要提前計算出下個周期可能會用到的3個背景模型，則下兩個符號就可以在同一個周期內被計算出來並且可避免任何的管線延遲。
針對二個連續符號來說，語法元素中第二個符號的位置可為binIdx+1或者binIdx+2，其代表藉由給定二個CMs，則可依照其實際binIdx所選擇之CM來解碼該第二個符號。因此，本發明應用二個背景選取(CS)單元10、12來同時計算位址，其中一個背景選取單元12用於目前語法元素，以及另一個背景選取單元10用於下個語法元素，而將在稍後作說明之二進制匹配單元(Binarization Matching，BM)16的輸出結果將決定該等背景選取單元中哪個背景選取單元被選擇用以操作於一背景模式負載(CL)階段，如第1圖所示。
此外，由於若以暫存器來當記憶體，則硬體成本太高，並且單一雙埠SRAM也無法符合裝載三個CM且在同個周期執行龐大運算之需求。因此，為了進一步降低硬體成本，必須考量該CM之配置。
在本發明之較佳實施例中，提供一種在考量硬體成本同時又具有解碼效能之前提下來配置該CM記憶體之方法。因為雙符號解碼被限制在單一語法元素中，故可從不同來源來裝載CMs並依照語法元素類型以及下二個符號之binIdx來將其指定至將在稍後說明之雙符號二進制算術解碼(TSBAD)階段。在本實施例中，藉由下列方式來重組CMs。
對於每組CM來說，若每組之其中二個CMs不須同時載入TSBAD，則可將此組CM儲存在SRAM中；否則，則將其儲存在暫存器中。例如，使用三個CMs來解碼旗標tansform_size_8×8_flag，由於該旗標tansform_size_8×8_flag只有一個符號(bin)並且沒有用到第二符號解碼程序，故一次只需載入一個CM，所以便可將此CM則依上述原則儲存於SRAM中。在上述配置下，比起全部使用暫存器的架構來說，本發明可大幅降低記憶體的面積。
背景模式(CM)記憶體之組織可參照下列表2及表3所示。
在取得記憶體位址後，可同時自SRAM 13取得一個CM以及自暫存器14取得二個CMs。因此相較於均使用暫存器之實施來說，本發明藉由混合式CM記憶體不僅可避免資料因CM讀取及寫入所造成的風險，而且也可明顯降低硬體成本。
接下來參照第2圖，其為本發明於雙符號二進制算術解碼(TSBAD)單元之方塊圖，其中該雙符號二進制算術解碼(TSBAD)單元係主要由複數個最大可能符號(MPS)解碼單元(151，154，156)、複數個最小可能符號(LPS)解碼單元(152，155，157)、一第一符號決定單元153以及一第二符號決定單元158所構成。
如第2圖所示，經選出之背景模式會傳到雙符號二進制算術解碼階段來進行符號值的計算，同時在這個階段會進行二進制匹配(binary matching)以及背景模式的更新。如圖所示，該雙符號二進制算術解碼(TSBAD)單元取得且輸出二個用以解碼下個符號(binVa11及binVa12)之參數，其中該等二個參數之其中一者為關於更新範圍之參數(updated range)，以及另一者為關於更新偏移量之參數(updated offset)。上述符號值主要是依據offsetLPS的正負來做判斷，由於rangeLPS需要經過查表才可得知，因此本發明可藉由重新排列標準(standard)制定的流程(如第3圖左邊圖式)來加速硬體的計算，其中偏移量(O)及範圍(R)係以下式表示：
O LPS =O -R MPS =O -(R -R LPS )=(O -R )+R L PS 。
此外，將上述觀念延伸到第二個符號的解碼上，當之前的符號(bin)為MPS時：
O ' LPS =(O MPS -R MPS )+R ' L PS =(O -R MPS )+R ' LPS =O LPS +R ' LPS ，
或者當之前的符號為LPS時：
O ' LPS =(O LPS -R LPS )+R ' LPS =(O -R +R LPS -R LPS )+R ' LPS =(O -R )+R ' LPS ，
經過整理後可發現，OLPS 跟(O-R)都是在第一個符號就已經計算好的結果，如第3圖右邊圖式所示。因此，本發明所提出之轉換方式可平行計算所有可能的解碼路徑，然後再藉由該符號決定單元(153、158)選出正確的結果，故可有效減少臨界路徑延遲(critical path delay)，其相較於傳統直接串接兩個BADs(二進制算術解碼)之計算時間(約3.14ns)來說，本發明(約2.26ns)可以解省約28%的計算時間。
關於本發明在不同視訊序列下的解碼速度以及與習知技術(文獻2)之效能比較分析結果可分別參照下列表4及表5。
由上列表4及表5可知，本發明相較於習知技術來說不僅可達到更高的解碼產率(每秒483.1百萬個符號數，其為最大頻率與平均速度的乘積)，而且更可省下48.6%[(82445-42372)/82445]的硬體(閘極數)成本。
以上所述者僅為本發明之較佳實施例，惟本發明之實施範圍並非侷限於此。因此在不脫離本發明之原理及精神下，所屬技術領域中具有通常知識者依據本發明申請專利範圍及發明說明書內容所作之修飾與變化，皆應屬於本發明專利所涵蓋之範圍。
10、12．．．背景選取單元
13、14．．．背景模式記憶體
15．．．雙符號二進制算術解碼單元
16．．．二進制匹配單元
151、154、156．．．MPS解碼單元
152、155、157．．．LPS解碼單元
153．．．第一符號決定單元
158．．．第二符號決定單元
第1圖為本發明之背景調適性二進制算術解碼裝置之架構示意圖。
第2圖為本發明之雙符號二進制算術解碼(TSBAD)單元之方塊圖。
第3圖為本發明之雙符號二進制算術解碼(TSBAD)之轉換方法示意圖。
10、12．．．背景選取單元
13、14．．．背景模式記憶體
15．．．雙符號二進制算術解碼單元
16．．．二進制匹配單元

Claims (6)

  1. 一種背景調適性二進制算術解碼裝置，包含：背景記憶體位址計算器，用以計算下個周期所需之背景模型在背景模型記憶體中之儲存位址；混合式背景記憶體，用以讀取並儲存該背景記憶體位址計算器之背景模型；雙符號背景調適性二進制算術解碼器，用以依照該混合式背景記憶體之背景模型輸出若干個用以更新該背景模型之範圍與偏移量之參數，並決定若干符號(bins)；以及二進制語法元素比較器，用以依照該等符號判斷目前二進制序列是否符合語法元素之數值，用以選出正確的記憶體位址，其中該混合式背景記憶體包含一靜態隨機存取記憶體，用以讀取一個第一背景模型；以及一暫存器，用以讀取二個第二背景模型。
  2. 如申請專利範圍第1項之背景調適性二進制算術解碼裝置，其中該背景記憶體位址計算器包含一第一背景模型選擇器，用以計算下個周期當前語法元素所需之背景模型位址；以及一第二背景模型選擇器，用以計算下個周 期下個語法元素所需之背景模型位址。
  3. 如申請專利範圍第1項之背景調適性二進制算術解碼裝置，其中對於每組背景模式(CM)來說，若該組背景模式中的其中二個背景模式不須同時載入該雙符號背景調適性二進制算術解碼器，則可將此組背景模式儲存在該靜態隨機存取記憶體中；否則，則將其儲存在該暫存器中。
  4. 如申請專利範圍第1項之背景調適性二進制算術解碼裝置，其中該雙符號背景調適性二進制算術解碼器包含：複數個最大可能符號(MPS)解碼單元、複數個最小可能符號(LPS)解碼單元、一第一符號決定單元以及一第二符號決定單元。
  5. 一種利用如申請專利範圍第1至4項中任一項之背景調適性二進制算術解碼裝置之解碼方法，其中包含下列步驟：將該等二個符號參數之解碼限制在單一語法元素中，使得所有語法元素之第一個符號的索引為偶數且第二個符號的索引為奇數；將一由旗標類型語法元素所組成之剩餘值地圖(significance map)中的所有符號合併成一新的單一語法元素，以便取得該等符號之下二個索引；以及依照語法元素類型以及該等符號之下二個索引，自該混合式背景記憶體選取複數背景模式，以及將所選取之背景模式輸出至該雙符號背景調適性二進制算術解碼器以決定一第一符號以及一第二符號。
  6. 如申請專利範圍第5項之解碼方法，其中同一個周期所解碼出來的符號屬於同一個語法元素。
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