TWI398138B - 頻率偏置技術及偏置方法 - Google Patents

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Description

頻率偏置技術及偏置方法 發明領域
此揭示係有關於發射器數位信號處理器(DSP)電路且更特別地有關於在低中間頻率(IF)收發器中之發射器DSP電路。
 發明背景
在典型之低IF收發器中，發射器部分在與就接收器與發射器二者被使用的地方振盪器相同之頻率被設定。然而，該接收器需要有其與到來之射頻(RF)信號的地方振盪器偏置，其量等於IF頻率。此偏置不幸地防止RF向後迴圈之檢測，原因在於發射器永遠為在於與振盪器相同的頻率，且納入以非常接近發射器之頻率操作的另一振盪器為不務實的。此一額外之振盪器會需要分離之鎖相迴圈(PLL)且會耗用晶片上的大面積。
典型之低IF收發器的檢測目前使用另一晶片以發射至受到檢測之裝置或使用昂貴的RF檢測設備組被執行。
第1圖為在典型之低IF收發器中被使用的一發射器數位信號處理器(DSP)20之方塊電路圖。DSP描述包括檢查表(LUT)式之高斯濾波頻率移位鍵(GFSK)調變器22。資料24被輸入至LUT調變器22內。LUT 22與計數器26(其由0計數至N-1，此處N為每一資料位元之樣本數)被用以找出被濾波的資料之樣本。由LUT 22被輸出之資料28代表被發射之RF 信號的一瞬間頻率。資料28被饋送至一被閂鎖的相位累積器30。來自累積器30之輸出32為RF發射信號的瞬間相位且被施用至一正弦與餘弦LUT 34、36，其為長方形變換之極。
正弦與餘弦LUT 34、36之輸出38、40便用數位對類比變換器(DAC)(未畫出)被變換以創立發射器之相位內與正交(I與Q)信號，其被向上變換為RF頻率。
 發明概要
一發射器數位信號處理器(DSP)具有以來自一檢查表(LUT)被輸出之n位元資料所呈現的發射頻率。該n位元資料被輸出至一個n位元累積器，其被構建以該被輸出之n位元資料的速率溢流而輸出一相位。該電路進一步具有裝置被構建以添加一個n位元之有符號的常數至累積器以偏置被由LUT被輸出之n位元資料所呈現的頻率。在一個半導體晶片上之一收發器可包括具有LUT之一發射DSP電路之一發射器電路、提供一個n位元之有符號的常數至累積器的累積器與裝置以偏置一發射頻率，其目的為允許在收發器上之一接收器電路與發射器電路直接通訊，並因而允許該收發器之檢測。
本發明之前面與其他特點及利益將由本發明之下列較佳實施例(其參照附圖而進行)的詳細描述而變得更易於明白的。
圖式簡單說明
第1圖為典型之發射器數位信號處理器的一方塊電路 圖。
第2圖為依據本發明的一實施例之發射器數位信號處理器的一方塊電路圖。
第3圖為依據本發明的另一實施例之發射器數位信號處理器的一方塊電路圖。
 較佳實施例之詳細說明
此處所揭示者為允許偏置在發射器數位信號處理器(DSP)中之發射頻率的電路、偏置在發射器DSP中之發射頻率的方法、及運用允許偏置發射頻率之發射器DSP電路的一收發器。
藉由偏置發射器DSP內之發射頻率，發射頻率可被設定為等於收發器上之接收頻率，所以在收發器內之迴圈向後檢測且因而消除對昂貴的RF檢測設備之需求。
第2圖為依據本發明之一實施例的發射器DSP電路50之方塊電路圖。發射資料52與計數器54被連接至檢查表(LUT)56。LUT 56可為LUT式之高斯濾波頻率移位鍵(GFSK)調變器。由LUT 56被輸出之資料58代表一發射頻率的瞬間頻率。資料58被饋入一閂鎖累積器60。累積器60被構建以根據被饋入其之資料的速率溢流以輸出一發射信號之瞬間相位。
一裝置62饋送有符號之常數64至該閂鎖累積器60。該有符號之常數64偏置由LUT 56被輸出之資料58所代表的頻率。
在第2圖中的有符號之常數64為12位元的有符號之常數64及該閂鎖累積器60被呈現為14位元的累積器。這些位元大小為可在低中間頻率(IF)收發器內被使用之應用的釋例。然而電路50不限於這些位元大小，且其他之位元大小被企劃為在此處被描述的實施例之領域內。
裝置62可被構建以被接通或被關閉。此處，裝置62可具有被儲存於其中之單一有符號的常數，且當裝置62被接通時，由LUT 56之資料58被呈現的頻率在累積器60被偏置，及檢測或其他診斷步驟可被執行。當裝置62被關閉，DSP電路50之正常發射作業發生。
裝置62亦為可程式的，使得各種n位元之有符號的常數可被饋送至閂鎖累積器60。不同預先被選擇的n位元之有符號的常數64可被儲存於裝置62中，然後可就各種工作被饋送至累積器60。裝置62之可被擴充以在電路50的正常作業之際以程式規劃有符號的常數64。
電路50之一應用為如第3圖顯示地利用低IF收發器。當DSP電路50以低IF發射器被使用時，由LUT被輸出之資料58可為10位元的資料且裝置62可被構建以輸出12位元之常數64。資料58與常數64便可被饋入一個14位元的累積器60內。若一個12 Megahertz(MHz)之時鐘信號66以發射器DSP電路50被使用，此處累積器60將以下列的速率溢流：F=12MHz * K/(214 )
此處K為該有符號之常數64被加到在每一個12 MHz時鐘邊緣的14位元之累積器60的值。例如，若K=1365，則頻 率將為999755 Hz或約1 MHz。
仍參照第2圖，偏置發射器DSP電路50中之頻率的方法將被描述。代表一發射信號之頻率的N位元資料58由LUT 56被輸出至閂鎖累積器60。以資料58代表之頻率藉由將有符號的常數64加到閂鎖累積器60而被偏置。
有符號之常數64可用程式被規劃為使用者決定的有符號之常數，其在將常數64加到累積器60前以程式被規劃。為了將常數64加到累積器60，裝置62可用單一值被規劃。然後裝置62被接通以將常數64加到累積器60。
具有預設頻率CLK之一時鐘信號68可被輸入至電路50內。然後偏置被資料58呈現之頻率可包括將有符號的常數64加到n位元之閂鎖累積器60以達成累積器60的溢流速率F之結果，其被下列公式決定：F=CLK * K/(2n )
此處F為結果之溢流速率，CLK為時鐘信號之頻率，K為有符號之常數64被加到累積器60之值，及n為被n位元之累積器60所使用的位元數。
第3圖為在一個半導體晶片上之無線電收發器70的方塊電路圖。收發器70具有一接收器電路72與一發射器電路74。發射器電路74包括一發射器DSP方塊50。DSP方塊50之細部被顯示成為第2圖中之電路50。方塊50包括一LUT 56被構建以輸出代表一發射頻率的n位元資料58及一閂鎖n位元之累積器60被組配以由LUT 56接收n位元資料58。方塊50進一步包括裝置62被構建以輸出一個有符號之n位元常數 64至該閂鎖n位元之累積器60。該n位元常數偏置資料58所代表之頻率。
第2圖中顯示之裝置62的DSP方塊50可被構建以被接通或被關閉，使得當裝置61被接通時，該裝置傳送n位元之有符號的常數至閂鎖累積器60。裝置62亦可被構建為可程式的，使得該裝置輸出可程式的n位元之有符號的常數。
收發器70可進一步包括一迴圈向後切換器76，其連接接收器電路72至發射器電路74。該迴圈向後切換器76可被接通或被關閉以在檢測於收發器70上被執行時提供二電路72、74間之直接連接。迴圈向後切換器76可用電路72、74間之直接連接76被替換。
一連接78可連接至發射器電路74之輸出80，而以連接78連接至半導體晶片的外部導線(未畫出)。連接82可連接至接收器電路72之輸入84，而以連接78連接至半導體晶片的外部導線(未畫出)。當該收發器如所描述地被配置時，發射器電路74之輸出80可運用連接器78、82與半導體晶片之接收器電路72的輸入84被耦合以促成該晶片之容易的檢測與監測。
收發器70可進一步被構建及被組配為低IF收發器，使得接收器電路72為一低IF接收器電路及發射器電路74為一低IF發射器電路。此處，發射器電路74可被構建以發射為一第一頻率之信號80。然後，接收器電路72可被構建以接收為一第二頻率之信號84。參照第2圖，裝置62可被構建以輸出一n位元之有符號的常數64，具有之值偏置以由LUT 56 被輸出的資料58代表之頻率，使得發射器電路74發射為一第二頻率之信號80。藉由以第二頻率發射，接收器電路72可直接與發射器電路74通訊，而促成收發器70之檢測。
就一些低IF收發器70而言，該n位元之有符號的常數64之值可為用1 MHz偏置資料58所代表的頻率。
其應被了解在整個此說明書所稱的「一實施例」意為在相關該實施例中被描述之特定特點、構造或特徵被納入本發明的至少一實施例中。所以，其被強調且應被了解在此說明書之各種部分中二處以上或多處所稱的「一實施例」或「替選實施例」未必是指相同之實施例。進一步，該特定特點、構造或特徵可被組合成為適於本發明的一個或多個實施例。
類似地，其應被了解在本發明之釋例性實施例的前面描述中，本發明的各種特點有時為了流暢有助於了解一個或多個該等各種發明性之層面的揭示之目的在其單一實施例、圖或描述中被組合在一起。然而，被揭示之此方法不被解釋為反映該所聲明的本發明需要比在每一個申請專利範圍直接所述地更多特點之意圖。而是如下列申請專利範圍反映者，發明性層面係在於少於前述單一被揭示之實施例中的所有特點。因而，遵循該詳細描述之申請專利範圍在此處明白地被納入此詳細描述內而以每一個申請專利範圍本身為本發明之一分離的實施例之基礎。
20‧‧‧DSP
22‧‧‧調變器
24‧‧‧資料
26‧‧‧計數器
28‧‧‧資料
30‧‧‧累積器
32‧‧‧輸出
34‧‧‧LUT
36‧‧‧LUT
38‧‧‧輸出
40‧‧‧輸出
50‧‧‧發射器DSP電路
52‧‧‧發射資料
54‧‧‧計數器
56‧‧‧LUT
58‧‧‧資料
60‧‧‧累積器
62‧‧‧裝置
64‧‧‧有符號之常數
66‧‧‧時鐘信號
68‧‧‧時鐘信號
70‧‧‧無線電收發器
72‧‧‧接收器電路
74‧‧‧發射器電路
76‧‧‧迴圈向後切換器
78‧‧‧連接器
80‧‧‧輸出
82‧‧‧連接器
84‧‧‧輸入
第1圖為典型之發射器數位信號處理器的一方塊電路 圖。
第2圖為依據本發明的一實施例之發射器數位信號處理器的一方塊電路圖。
第3圖為依據本發明的另一實施例之發射器數位信號處理器的一方塊電路圖。
50‧‧‧發射器DSP電路
52‧‧‧發射資料
54‧‧‧計數器
56‧‧‧LUT
58‧‧‧資料
60‧‧‧累積器
62‧‧‧裝置
64‧‧‧有符號之常數
66‧‧‧時鐘信號
68‧‧‧時鐘信號

Claims (20)

  1. 一種發射器數位信號處理器(DSP)電路，其包含：一檢查表(LUT)被構建以輸出代表一頻率之n位元資料；一n位元之累積器被構建以根據該LUT的輸出資料之速率溢流而輸出一相位；以及一裝置被構建以添加一n位元之有符號的常數至該累積器而將由該LUT被輸出之該n位元資料所代表的該頻率偏置。
  2. 如申請專利範圍第1項所述之電路，其中該LUT為一LUT式的高斯濾波頻率移位鍵調變器。
  3. 如申請專利範圍第1項所述之電路，其中被構建以添加一n位元之有符號的常數的該裝置包括允許該裝置被接通與關閉之構造。
  4. 如申請專利範圍第1項所述之電路，其中被構建以添加一n位元之有符號的常數的該裝置包括使該裝置為可程式之裝置的構造。
  5. 如申請專利範圍第4項所述之電路，其中使該裝置為可程式之裝置的構造允許該裝置在該電路作業之際提供一使用者以程式規劃的常數。
  6. 如申請專利範圍第1項所述之電路，其中該LUT被構建以輸出代表一頻率的14位元之資料，該累積器為一個14位元之累積器，以及被構建以添加一n位元之有符號的常數之裝置被構 建以添加一個14位元之常數。
  7. 如申請專利範圍第1項所述之電路，其中該電路為一低中間頻率(IF)發射DSP電路。
  8. 一種偏置在一發射器數位信號處理電路中頻率的方法，其包含：由一檢查表(LUT)輸出代表頻率之n位元資料至一閂鎖的n位元累積器；以及藉由將一有符號之常數加到該閂鎖的n位元累積器而偏置被由該LUT所輸出之該n位元資料代表的該頻率。
  9. 如申請專利範圍第8項所述之方法，進一步包含在將該有符號之常數加到該閂鎖的n位元累積器前以程式規劃一使用者決定的有符號之常數。
  10. 如申請專利範圍第8項所述之方法，進一步包含輸入具有一預設頻率的一時鐘信號至該LUT，其中偏置被由該LUT所輸出之該n位元資料代表的該頻率包括將該有符號之常數加到該閂鎖的n位元累積器以取得以下列公式被決定之累積器溢流的速率結果：F=CLK * K/(2n )，此處F為溢流之速率，CLK為該時鐘信號之頻率，K為該有符號之常數，及n為被該閂鎖的n位元累積器所使用的位元數。
  11. 如申請專利範圍第8項所述之方法，進一步包含接通被構建以輸出該有符號的常數的一裝置。
  12. 一種無線電發射器半導體晶片，其包含：一接收器電路；以及一發射器電路，包括一發射器數位信號處理器(DSP)方塊，其中該發射器DSP方塊包括一檢查表(LUT)被構建以輸出代表發射頻率之n位元資料，一被閂鎖之n位元的累積器被配置以接收由該LUT被輸出之n位元資料，及一裝置被構建以輸出一個n位元之有符號的常數至該被閂鎖之n位元的累積器而偏置被由LUT所輸出之該n位元資料代表的該頻率。
  13. 如申請專利範圍第12項所述之半導體晶片，進一步包含一迴圈向後切換器而連接該接收器電路至該發射器電路及被配置以提供該等接收器與發射器電路之檢測。
  14. 如申請專利範圍第12項所述之半導體晶片，進一步包含一連接而耦合該發射器電路之一輸出至該接收器電路之一輸入。
  15. 如申請專利範圍第12項所述之半導體晶片，進一步包含來自該發射器電路之連接及該接收器電路被配置以允許該發射器電路之一輸出被耦合至該半導體晶片之被關閉的該接收器電路之一輸入。
  16. 如申請專利範圍第12項所述之半導體晶片，其中被構建以輸出一個n位元之有符號的常數之該裝置被構建以被接通及被關閉。
  17. 如申請專利範圍第12項所述之半導體晶片，其中被構建 以輸出一個n位元之有符號的常數之該裝置被構建以輸出可程式規劃的一個n位元之有符號的常數。
  18. 如申請專利範圍第12項所述之半導體晶片，其中該接收器電路為一低中間頻率(IF)接收器電路及該發射器電路為一低IF發射器電路。
  19. 如申請專利範圍第12項所述之半導體晶片，其中該發射器電路被構建以一第一頻率發射一信號，該接收器電路被構建以一第二頻率接收一信號，以及被構建以輸出一個n位元之有符號的常數之該裝置被構建以輸出一個n位元之有符號的常數，其具有一值偏置由該LUT所輸出之資料被代表的該頻率，使得該發射器電路以該第二頻率發射一信號。
  20. 如申請專利範圍第12項所述之半導體晶片，其中被構建以輸出一個n位元之有符號的常數之該裝置被構建以輸出一個n位元之有符號的常數，其具有一值用1 MHz偏置由該LUT所輸出之n位元資料被代表的該頻率。
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