TWI396888B - 電源電路及電源電路控制方法 - Google Patents

Description

電源電路及電源電路控制方法

本發明係關於一種電源電路及電源電路控制方法。

隨著電子產品使用之日益廣泛，低能耗之電子產品逐漸受到青睞。然，作為電子產品重要組成部份之電源電路能耗較大。

請參閱圖1，其係一種先前技術電源電路之電路結構框圖。該電源電路1包括一第一輸入端2、一第二輸入端3、一繼電器4、一主電源5、一副電源6、一微處理器7及一開關8。該副電源6包括一變壓器9及一整流濾波電路(未標示)。

該第一輸入端2電連接該主電源5，該第二輸入端3經由該繼電器4電連接該主電源5，該主電源5電連接一負載(圖未示)。該第一、第二輸入端2、3還分別電連接該變壓器9之初級線圈(未標示)之二端，該變壓器9之次級線圈(未標示)經由該整流濾波電路電連接該微處理器7。該繼電器4之電感線圈(未標示)一端接地，另一端電連接該微處理器7。

該電源電路1之運作原理如下：一交流電壓經由該第一、第二輸入端2、3輸入該電源電路1，且經由該副電源6之變壓器9及該整流濾波電路而轉換為直流電壓，該直流電壓加載於該微處理器7，使該微處理器7處於上電狀態。

該微處理器7上電後，當使用者藉由該開關8產生一開機脈衝訊號至該微處理器7時，該微處理器7根據該開機脈衝訊號發送控制訊號至該繼電器4，使該繼電器4處於導通狀態。此時，該第一、第二輸入端2、3輸入之交流電壓加載至該主電源5，並經該主電源5處理後為該負載供電。該主電源5工作後，當使用者藉由該開關8產生一關機脈衝訊號至該微處理器7時，該微處理器7根據該關機脈衝訊號發送控制訊號至該繼電器4，該繼電器4斷開，該主電源5無電壓輸出，該負載停止工作，此時，該電源電路2處於待機狀態。

然，由於該第一、第二輸入端2、3始終經由該副電源6提供上電電壓至該微處理器7，因此，始終有電壓加載至該副電源6之變壓器9。由於該副電源6之變壓器9能耗較大，因此，即使該電源電路1處於待機狀態時，其能耗仍然較大。

有鑑於此，提供一種減小待機能耗之電源電路實為必要。

有鑑於此，提供一種減小待機能耗之電源電路控制方法實為必要。

一種電源電路，其包括一主電路、一待機控制電路及一微處理器。當開啟該電源電路時，該待機控制電路發送一脈衝訊號至該微處理器，且該待機控制電路控制該主電路開啟，使該主電路為該微處理器供電，該微處理器為一 負載供電，並發送一第一控制訊號至該待機控制電路，控制該主電路保持工作狀態；當關閉該電源電路時，該待機控制電路再次發送一脈衝訊號至該微處理器，該微處理器發送一第二控制訊號至該待機控制電路，該待機控制電路控制該主電路關閉。

一種電源電路之控制方法，其包括如下步驟：a.當開啟該電源電路時，一待機控制電路發送一脈衝訊號至一微處理器，且該待機控制電路控制一主電路開啟，使該主電路為該微處理器供電，該微處理器為一負載供電，並發送一第一控制訊號至該待機控制電路，控制該主電路保持工作狀態；b.當關閉該電源電路時，該待機控制電路再次發送一脈衝訊號至該微處理器，此時該微處理器發送一第二控制訊號至該待機控制電路，使該待機控制電路控制該主電路關閉，該主電路停止為該微處理器供電，該微處理器停止為該負載供電。

與先前技術相比，本發明電源電路關閉時，該待機控制電路再次發送一脈衝訊號至該微處理器，該微處理器發送一第二控制訊號至該待機控制電路，使該待機控制電路控制該主電路關閉，因此，該電源電路能耗降低。

請參閱圖2，係本發明電源電路之第一實施方式之電路結構框圖。該電源電路20包括一第一、第二輸入端211、212、一能量獲取電路22、一整流濾波電路23、一待機指示電路24、一儲能電路25、一主電路26、一待機控制電 路27、一微處理器28及一待機偵測電路29。

該第一、第二輸入端211、212分別係交流電壓之火線(Live Line)輸入端與零線(Null Line)輸入端。該第一、第二輸入端211、212輸入之交流電壓經由該整流濾波電路23整流濾波後，於該整流濾波電路23之輸出端231輸出一直流電壓至該主電路26。該第一、第二輸入端211、212輸入之交流電壓還提供能量給該能量獲取電路22。

該主電路26接收該整流濾波電路23輸出端231輸出之直流電壓，並對該直流電壓進行處理，然後經由該主電路26之第一輸出端260向該微處理器28供電。例如：該主電路26將該整流濾波電路23輸出之直流電壓轉換為一5V直流電壓，該5V直流電壓由該主電路26之第一輸出端260輸出。該主電路26同時藉由該主電路26之第二、第三輸出端261、262向該能量獲取電路22供電。

該能量獲取電路22分別從該電源電路20之第一、第二輸入端211、212及該主電路26之第二、第三輸出端261、262獲取電壓，並於該能量獲取電路22之輸出端221分別提供電壓於該待機指示電路24及該儲能電路25。

該待機指示電路24分別從該能量獲取電路22之輸出端221及該主電路26之第二輸出端261接收電壓以顯示該主電路26之工作狀態。

該儲能電路25接收並儲存自該能量獲取電路22之輸出端221傳遞之電能，並於該儲能電路25之輸出端251提供該待機控制電路27控制該電源電路20開/關所需之能 量。

該待機偵測電路29藉由其輸入端291偵測負載(圖未示)之電壓訊號，以判斷該電源電路20是否進入待機狀態，並經由待機偵測電路29之輸出端292發送該電壓訊號至該微處理器28及該待機控制電路27。

該微處理器28之第一觸發端281、第二觸發端282分別接收該待機控制電路27之第一輸出端272輸出之脈衝訊號、該待機偵測電路29之輸出端292輸出之電壓訊號。依據該二訊號，該微處理器藉由其第一輸出端284發送相應控制訊號至該待機控制電路27，其第二輸出端283用於控制該負載之工作。

該待機控制電路27接收該儲能電路25之輸出端251輸出之電壓，使該待機控制電路27上電。該待機控制電路27還接收該微處理器28之第一輸出端284及該待機偵測電路29之輸出端292發出之控制訊號，並藉由其第二輸出端271控制該主電路26之工作狀態。該待機控制電路27亦根據使用者發出之操作訊號，藉由其第一輸出端272發送脈衝訊號至該微處理器28。

請一併參閱圖2、圖3，其中圖3係圖2所示主電路26之內部電路示意圖。該主電路26係一開關電源電路，其包括一變壓器263、一開關控制電路(Switch IC)264、一電晶體265及一反饋電路266。該變壓器263包括一初級線圈267及一次級線圈268。其中該初級線圈267一側為該變壓器263之初級端，該次級線圈268一側為該變壓器 263之次級端。通常，該變壓器263初級端之接地電壓不為0，而其次級端之接地電壓為0，因此，當一電子元件電連接該變壓器263初級端之接地端時，定義該電子元件初級端接地。在下文中，用接地表示該電子元件接地電壓為0，用初級端接地表示該電子元件電連接該變壓器263初級端之接地端。

該初級線圈267之一端電連接該整流濾波電路23之輸出端231，另一端經由該電晶體265及一電阻(未標示)初級端接地，該初級端接地為該主電路26之第三輸出端262。該次級線圈268一端藉由一整流濾波電路(未標示)電連接至該主電路26之第二輸出端261，該次級線圈268之一抽頭端(未標示)藉由另一整流濾波電路(未標示)電連接至該主電路26之第一輸出端260，該次級線圈268之另一端接地。因此，該主電路26之輸入電壓經由該變壓器263分壓而輸出兩種不同電壓，例如：26V、5V。該開關控制電路264之on/off控制端2640電連接該待機控制電路27之第二輸出端271，以接收該待機控制電路27發出之脈衝訊號。該反饋電路266電連接於該主電路26之第一輸出端260與該開關控制電路264之間，以將該主電路26之輸出電壓反饋至該開關控制電路264。該開關控制電路264控制該電晶體265之導通時間以調整該第一、第二輸出端260、261輸出之電壓。

請一併參閱圖2、圖4，其中圖4係圖2所示能量獲取電路22及儲能電路25之內部電路示意圖。該儲能電路25 包括一儲能電容(未標示)，該儲能電容一端接地，其另一端電連接該能量獲取電路22之輸出端221。

該能量獲取電路22包括一大能量獲取電路222及第一、第二、第三微能量獲取電路223、224、225。該大能量獲取電路222及該第一、第二、第三微能量獲取電路223、224、225之輸出端均連接該能量獲取電路22之輸出端221。

該大能量獲取電路222從該主電路26之第二輸出端261獲取能量，其包括一二極體(未標示)，該二極體之正極電連接該主電路26之第二輸出端261，其負極電連接該能量獲取電路22之輸出端221。

該第一、第二微能量獲取電路223、224分別從該電源電路20之第一、第二輸入端211、212獲取能量。該第一、第二微能量獲取電路223、224結構相同。該第一、第二微能量獲取電路223、224之輸入端分別電連接該電源電路20之第一、第二輸入端211、212。該第一微能量獲取電路223包括第一、第二電容2231、2232及第一、第二二極體2233、2234。該電源電路20之第一輸入端211經由該第一電容2231電連接該第一二極體2233之正極(未標號)，該第一二極體之負極(未標號)電連接該能量獲取電路22之輸出端221。該第二電容2231與該第二二極體2234組成一並聯電路，且該第二二極體2234之正極(未標號)接地，其負極(未標號)電連接該第一二極體2233之正極。

該第三微能量獲取電路225從該主電路26之變壓器 263之初級端接地端，即該主電路26之第三輸出端262獲取能量。該第三微能量獲取電路225之輸入端電連接該主電路26之第三輸出端262。該第三微能量獲取電路225之內部電路與該第一微能量獲取電路223相似，不同之處在於：該第三微能量獲取電路225之第一電容2251還可為一電阻或電感。

當該主電路26工作時，該大能量獲取電路222及該第一、第二、第三微能量獲取電路223、224、225同時向該儲能電路25之儲能電容供電。當該主電路26處於待機狀態時，僅該第一、第二、第三微能量獲取電路223、224、225向該儲能電容供電。

請一併參閱圖2、圖5，其中圖5係圖2所示待機指示電路之內部電路示意圖。該待機指示電路24包括一電容241、一第一電晶體242、一第二電晶體243、一發光二極體244及一穩壓管245。該第一電晶體242係一PNP型雙極電晶體，該第二電晶體243係一NPN型雙極電晶體。

該第一電晶體242之射極經由依次串接之一電阻(未標示)及一二極體(未標示)之負、正極電連接該能量獲取電路22之輸出端221。該第一電晶體242之射極同時經由該電容241接地。該第一電晶體242之集極經由該發光二極體244之正極、負極接地。該第一電晶體242之基極經由一電阻(未標示)電連接其射極，該基極同時經由另一電阻(未標示)電連接該第二電晶體243之集極，該基極還依次經由一二極體(未標示)之負、正極電連接該主電路26之第 二輸出端261。該第二電晶體243之射極接地，其基極經由該穩壓管245之正極、負極電連接該第一電晶體242之射極，亦經由一二極體之負極、正極連接至該第一電晶體242之集極。

當該主電路26處於工作狀態時，其第二輸出端261之電壓(例如：26V)加載至該第一電晶體242之基極，該第一電晶體242截止，該發光二極體244不發光。

當該主電路26處於待機狀態時，該主電路26之第二輸出端261無電壓輸出，該能量獲取電路22經由其輸出端221對該電容241充電。當該電容241兩端電壓充電到一定值時，該穩壓管245導通，進而使該第二電晶體243導通，該第一電晶體242之基極拉為低電位，從而該第一電晶體242導通，該電容241經由該第一電晶體242及該發光二極體244放電，該發光二極體244發光。

當該電容241兩端電壓放電到一定值時，該第一電晶體242、第二電晶體243同時截止，該發光二極體244停止發光，該能量獲取電路22之第一、第二、第三微能量獲取電路223、224、225向該電容241再次充電，當該電容241兩端電壓達到一定值後，該發光二極體244再次發光。因此，當該主電路26處於待機狀態時，該電容241不斷充、放電，從而該發光二極體244不斷閃爍，以顯示該電源電路20處於待機狀態。

請一併參閱圖2、圖6，其中圖6係圖2所示待機控制電路之內部電路示意圖。該待機控制電路27包括一開關 273、一正反器274、一電子式微動開關275及一反向器276。該開關273係使用者手動控制該電源電路20之元件，其可為觸摸式開關(Touch Switch)、單向開關或雙向開關。

該正反器274包括一第一輸入端2741、一第二輸入端2742、一第三輸入端2743及一輸出端2744。該開關273之一端接地，另一端經由一二極體(未標示)之負、正極電連接該正反器274之第一輸入端2741，同時經由另一二極體(未標示)之負、正極電連接該待機控制電路27之第一輸出端272。

該正反器274之第二輸入端2742經由一RC電路及一二極體(未標示)之負、正極電連接該微處理器28之第一輸出端284。該正反器274之第三輸入端2743電連接該待機偵測電路29之輸出端292。該正反器274之輸出端2744依次經由該電子式微動開關275及該反向器276電連接該待機控制電路27之第二輸出端271。

該電子式微動開關275包括一第一電阻R1、一第二電阻R2、一第三電阻R3及一第一電晶體Q1。該第一電晶體Q1之基極(未標示)依次經由該第二電阻R2、該第一電阻R1電連接該正反器274之輸出端2744，亦經由該第三電阻R3初級端接地；射極初級端接地；集極連接至該反向器276。該第一電晶體Q1係一NPN型雙極電晶體，該第一電晶體Q1亦可為N通道金屬氧化物半導體場效電晶體。

該反向器276包括一第二電晶體Q2、一電容C、一第四電阻R4及一第五電阻R5。該第二電晶體Q2之基極(未 標示)經由該第五電阻R5初級端接地，亦經由該第四電阻R4電連接該第一電晶體Q1之集極，還依次經由該第四電阻R4及該電容C初級端接地；射極初級端接地；集極電連接該待機控制電路27之第二輸出端271。該整流濾波電路23之輸出端231依序經由二串聯之電阻(未標示)及該電容C初級端接地。該第二電晶體Q2係一NPN型雙極電晶體，該第二電晶體Q2亦可為N通道金屬氧化物半導體場效電晶體。

該正反器274進一步包括一第三電晶體Q3、一第四電晶體Q4、一第五電晶體Q5、一第六電晶體Q6、一穩壓二極體2745、一第六電阻R6、一第七電阻R7及一第八電阻R8。該第三、第四、第六電晶體Q3、Q4、Q6係NPN型雙極電晶體，該第三、第四、第六電晶體Q3、Q4、Q6亦可為N通道金屬氧化物半導體場效電晶體。該第五電晶體Q5係一PNP型雙極電晶體，該第五電晶體Q5亦可為P通道金屬氧化物半導體場效電晶體。

該第三電晶體Q3之基極(未標示)電連接該正反器274之第二輸入端2742；射極(未標示)接地；集極(未標示)經由一電阻(未標示)電連接該儲能電路25之輸出端251，亦經由一二極體(未標示)之正、負極電連接該正反器274之第三輸入端2743。該第四電晶體Q4之基極(未標示)經由一電阻(未標示)連接至該正反器274之第三輸入端2743，該第三輸入端2743經由一濾波電容(未標示)接地，該基極經由一電阻(未標示)接地；射極(未標示)接地；集極(未標 示)依次經由該第七電阻R7電連接該第五電晶體Q5之基極(未標示)。

該第五電晶體Q5之基極(未標示)經由一電阻電連接該正反器274之第一輸入端2741，亦經由該第六電阻R6電連接該儲能電路25之輸出端251；射極(未標示)電連接該儲能電路25之輸出端251，亦經由一二極體(未標示)之正、負極電連接該第六電晶體Q6之集極(未標示)；集極(未標示)依次經由該第八電阻R8、該穩壓二極體2745之負、正極接地。該第六電晶體Q6之基極(未標示)連接至該穩壓二極體2745之負極；射極(未標示)連接至該正反器27之輸出端2744。

請一併參閱圖2至圖6，該電源電路20之運作原理如下：當該電源電路20之第一、第二輸入端211、212輸入交流電壓後，該交流電壓經由該整流濾波電路23整流濾波後加載至該主電路26之變壓器263之初級線圈267。

當使用者要打開該電源電路20時，其按下該待機控制電路27之開關273，該開關273瞬間導通，該第五電晶體Q5之基極及該微處理器28之第一觸發端281接收一低電平脈衝，該第五電晶體Q5導通，故該第六電晶體Q6之基極經由該第八電阻R8及該第五電晶體Q5之集極、射極與該儲能電路25之輸出端251電連接，該第六電晶體Q6導通，故該第一電晶體Q1之基極經由該第二電阻R2、該第一電阻R1、該第六電晶體Q6之射極、集極及一二極體連 接至該儲能電路25之輸出端251，該第一電晶體Q1導通，使該第二電晶體Q2之基極被拉為低電平，故該第二電晶體Q2截止，使得該開關控制電路264之on/off控制端2640之電壓不會被該第二輸出端271拉為低電平，因此該開關控制電路264開始工作，該開關控制電路264控制該主電路26之電晶體265之導通時間，從而使該主電路26之第一輸出端260為該微處理器28供電，進而使該微處理器28控制該負載之工作。該微處理器28上電後，因其第一觸發端281在該開關273被按下時首次接收到一低電平脈衝，故該微處理器28之第一輸出端284輸出一低電平，使該第三電晶體Q3截止，該儲能電路25之輸出端251依序經由一電阻、一二極體及一電阻提供一高電平至該第四電晶體Q4之基極，因此該第四電晶Q4導通，使該第五、第六、第一電晶體Q5、Q6、Q1保持導通狀態，該第二電晶體Q2保持截止狀態，該主電路26、該微處理器28及負載保持工作狀態。

當使用者要關閉該電源電路20時，使用者再次按下該待機控制電路27之開關273，該微處理器28之第一觸發端281再次接收一低電平脈衝。該微處理器28具有記憶功能，其第一觸發端281奇數次接收脈衝訊號時，控制第一輸出端284輸出一低電平，第一觸發端281偶數次接收脈衝訊號時，控制第一輸出端284輸出高電平，此時該微處理器28之第一觸發端281係第二次接收低電平脈衝，故第一輸出端284輸出一高電平，使該第三電晶體Q3導通， 無電壓提供給該第四電晶體Q4之基極，該第四電晶體Q4截止，故該儲能電路25之輸出端251之高電平寫入該第五電晶體Q5之基極，該第五電晶體Q5截止，該第六電晶體Q6及該第一電晶體Q1亦截止，該電容C輸出一高電平至該第二電晶體Q2之基極，故該第二電晶體Q2導通，該開關控制電路264之on/off控制端2640經由該第二電晶體Q2之集極、射極初級端接地，即被拉低為低電平，從而該開關控制電路264停止工作，進而該變壓器263停止工作。該主電路26之第一輸出端260無電壓輸出，該待機指示電路24之發光二極體244開始閃爍，且該微處理器28及負載停止工作。

當該電源電路20用於液晶顯示器時，該負載可為液晶面板、逆變器(Inverter)及通用串行總線(Universal Serial Bus,USB)接口等其他用電元件。下面以該負載為液晶面板為例，說明該電源電路20之待機原理：

當該電源電路20正常工作時，該待機偵測電路29經由其輸入端291偵測輸入該液晶面板之電壓訊號。例如：數位視訊介面(Digital Visual Interface,DVI)訊號、視頻圖像陣列(Video Graphics Array,VGA)接口訊號、高清晰度多媒體介面(High Definition Multimedia Interface,HDMI)訊號之訊號電壓。該待機偵測電路29藉由其輸出端292輸出該電壓訊號至該微處理器28之第二觸發端282，該第二觸發端282根據該電壓訊號亦會控制第一輸出端284輸出一低電平，使該主電路26、該微處理器28及負載保持工作 狀態。當該電源電路20由正常工作狀態轉變為待機狀態後，該待機偵測電路29無法再偵測到該電壓訊號，其停止發送該電壓訊號至該微處理器28之第二觸發端282，此時，該第二觸發端282控制該微處理器28之第一輸出端284輸出一高電平，使該第三電晶體Q3導通，無電壓提供給該第四電晶體Q4之基極，該第四電晶體Q4截止，故該儲能電路25之輸出端251之高電平寫入該第五電晶體Q5之基極，該第五電晶體Q5截止，該第六電晶體Q6及該第一電晶體Q1亦截止，該電容C輸出一高電平至該第二電晶體Q2之基極，故該第二電晶體Q2導通，該開關控制電路264之on/off控制端2640經由該第二電晶體Q2之集極、射極初級端接地，即被拉低為低電平，從而該開關控制電路264停止工作，進而該變壓器263停止工作。該主電路26之第一、第二輸出端260、261無電壓輸出，該待機指示電路24之發光二極體244開始閃爍，且該微處理器28及負載停止工作。

該電源電路20進入待機狀態後，當該待機偵測電路29經由其輸入端291偵測到輸入該液晶面板之電壓訊號時，該待機偵測電路29藉由其輸出端292輸出電壓訊號，該電壓訊號經由一電阻加載至該第四電晶體Q4之基極，使該第四電晶體Q4導通，該第五電晶體Q5之基極經由該第七電阻R7接地，該第五電晶體Q5導通，故該第六電晶體Q6之基極經由該第八電阻R8與該儲能電路25之輸出端251電連接，該第六電晶體Q6導通，故該第一電晶體 Q1之基極經由該第二電阻R2、該第一電阻R1及一二極體連接至該儲能電路25之輸出端251，故該第一電晶體Q1導通，使該第二電晶體Q2之基極經由該第四電阻R4初級端接地，故該第二電晶體Q2截止，使得該開關控制電路264之on/off控制端2640之電壓不會被拉為低電平，因此該開關控制電路264開始工作，該開關控制電路264控制該主電路26之電晶體265之導通時間，從而使該主電路26之第一輸出端260輸出電壓，進而使該微處理器28控制該負載之工作。同時，該待機偵測電路29之輸出端292輸出電壓訊號至該微處理器28之第二觸發端282，該第二觸發端383控制該微處理器38之第一輸出端384輸出一低電平，使該主電路26、該微處理器38及負載保持工作狀態。

與先前技術相比，本發明之電源電路20在進入關機或待機狀態時，該主電路26停止工作，因此，該電源電路20較先前技術之電源電路1能耗降低。該電源電路20還可藉由該待機偵測電路29偵測該負載之工作狀態，若負載停止工作，則該電源電路20自動進入待機狀態，從而使該主電路36停止工作，該電源電路20之能耗更加降低。

與先前技術相比，本發明之電源電路20經由該能量獲取電路22向該儲能電路25供電。當該電源電路20在進入關機或待機狀態時，該第一、第二、第三微能量獲取電路223、224、225向該儲能電路25供電，而該電源電路20正常工作時，該大能量獲取電路222亦向該儲能電路25 供電，因此，加快了該儲能電路25充電之速度。同時，經由該待機指示電路24之發光二極體344之是否閃爍，使用者可以更清楚的判斷該電源電路20之工作狀態。

請參閱圖7，係本發明電源電路之第二實施方式之電路結構框圖。該電源電路30與第一實施方式之電源電路20之區別在於：該電源電路30之第一輸入端311電連接該整流濾波電路33，其第二輸入端312藉由一繼電器314電連接該整流濾波電路33。當該電源電路30進入關機或待機狀態時，該待機控制電路37發送控制訊號使該繼電器314斷開，使該電源電路30之主電路36停止工作，以達到降低能耗之目的。

請參閱圖8，係本發明電源電路之第三實施方式之電路結構框圖。該電源電路40與第一實施方式之電源電路20之區別在於：該電源電路40進一步包括一紅外線遙控接收電路46，該紅外線遙控接收電路46用於根據一遙控器發送之控制訊號，控制是否切斷待機偵測電路49，以控制該電源電路40是否進入待機狀態。儲能電路45進一步為該紅外線遙控接收電路46供電。

綜上所述，本發明確已符合發明之要件，爰依法提出專利申請。惟，以上該者僅為本發明之較佳實施方式，本發明之範圍並不以上述實施方式為限，舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

電源電路‧‧‧20、30、40

能量獲取電路‧‧‧22

整流濾波電路‧‧‧23、33

待機指示電路‧‧‧24

儲能電路‧‧‧25、45

主電路‧‧‧26、36

待機控制電路‧‧‧27、37

微處理器‧‧‧28

待機偵測電路‧‧‧29、49

紅外線遙控接收電路‧‧‧46

大能量獲取電路‧‧‧222

第一微能量獲取電路‧‧‧223

第二微能量獲取電路‧‧‧224

第三微能量獲取電路‧‧‧225

發光二極體‧‧‧244

變壓器‧‧‧263

開關控制電路‧‧‧264

電晶體‧‧‧265

反饋電路‧‧‧266

初級線圈‧‧‧267

次級線圈‧‧‧268

開關‧‧‧273

繼電器‧‧‧314

第一電容‧‧‧2231

第二電容‧‧‧2232

第一二極體‧‧‧2233

第二二極體‧‧‧2234

穩壓二極體‧‧‧2745

第一電晶體‧‧‧Q1

第二電晶體‧‧‧Q2

第三電晶體‧‧‧Q3

第四電晶體‧‧‧Q4

第五電晶體‧‧‧Q5

第六電晶體‧‧‧Q6

第一電阻‧‧‧R1

第二電阻‧‧‧R2

第三電阻‧‧‧R3

第四電阻‧‧‧R4

R5‧‧‧第五電阻

R6‧‧‧第六電阻

R7‧‧‧第七電阻

R8‧‧‧第八電阻

圖1係一種先前技術電源電路之電路結構框圖。

圖2係本發明電源電路之第一實施方式之電路結構框圖。

圖3係圖2所示主電路之內部電路示意圖。

圖4係圖2所示能量獲取電路及儲能電路之內部電路示意圖。

圖5係圖2所示待機指示電路之內部電路示意圖。

圖6係圖2所示待機控制電路之內部電路示意圖。

圖7係本發明電源電路之第二實施方式之電路結構框圖。

圖8係本發明電源電路之第三實施方式之電路結構框圖。

電源電路‧‧‧20

能量獲取電路‧‧‧22

整流濾波電路‧‧‧23

待機指示電路‧‧‧24

儲能電路‧‧‧25

主電路‧‧‧26

待機控制電路‧‧‧27

微處理器‧‧‧28

待機偵測電路‧‧‧29

電源電路之第一輸入端‧‧‧211

電源電路之第二輸入端‧‧‧212

能量獲取電路之輸出端‧‧‧221

整流濾波電路之輸出端‧‧‧231

儲能電路之輸出端‧‧‧251

主電路之第一輸出端‧‧‧260

主電路之第二輸出端‧‧‧261

主電路之第三輸出端‧‧‧262

待機控制電路之第二輸出端‧‧‧271

待機控制電路之第一輸出端‧‧‧272

微處理器之第一觸發端‧‧‧281

微處理器之第二觸發端‧‧‧282

微處理器之第一輸出端‧‧‧283

微處理器之第一輸出端‧‧‧284

待機偵測電路之輸入端‧‧‧291

待機偵測電路之輸出端‧‧‧292

Claims (42)

1. 一種電源電路，其包括：一主電路；一待機控制電路，包括一開關元件，該待機控制電路藉由該開關元件提供一脈衝訊號；一微處理器，包括一第一觸發端，該開關元件之第一端接地，第二端連接至該微處理器之第一觸發端；及一儲能電路，該儲能電路用於向該待機控制電路供電；其中，當開啟該電源電路時，該待機控制電路發送該脈衝訊號至該微處理器，且該待機控制電路控制該主電路開啟，使該主電路為該微處理器供電，該微處理器為一負載供電，並發送一第一控制訊號至該待機控制電路，控制該主電路保持工作狀態；當關閉該電源電路時，該待機控制電路再次發送一脈衝訊號至該微處理器，該微處理器發送一第二控制訊號至該待機控制電路，該待機控制電路控制該主電路關閉。
2. 如申請專利範圍第1項所述之電源電路，其中，該開關元件係手動開關，其第三端係一手動控制端。
3. 如申請專利範圍第1項所述之電源電路，其中，該待機控制電路進一步包括一第一輸入端、一第二輸入端及一輸出端，該微處理器進一步包括一第一輸出端，該第一輸入端連接該微處理器之第一觸發端，該第二輸入端電連接該微處理器之第一輸出端，該待機控制電路之輸出 端電連接該主電路。
4. 如申請專利範圍第3項所述之電源電路，其中，該待機控制電路進一步包括一正反器、一電子式微動開關及一反向器，該正反器包括一第一輸入端、一第二輸入端及一輸出端，該第一輸入端電連接該開關元件之第一端，該開關元件導通時，該微處理器之第一觸發端接地，該正反器之第一輸入端接地，該正反器之輸出端輸出一高電平至該電子式微動開關，該電子式微動開關導通，並輸出一低電平至反向器，該反向器輸出一高電平至該主電路，使該主電路開啟；當該開關元件斷開時，該微處理器之第一輸出端輸出一高電平至該正反器之第二輸入端，使該正反器之輸出端輸出一低電平至該電子式微動開關，該電子式微動開關斷開，該反向器輸出一低電平至該主電路，使該主電路關閉。
5. 如申請專利範圍第4項所述之電源電路，其中，該電子式微動開關包括一第一電阻、一第二電阻、一第三電阻及一第一電晶體，該第一電晶體之基極依次經由該第二電阻、該第一電阻電連接該正反器之輸出端，亦經由該第三電阻初級端接地；射極初級端接地；集極連接至該反向器。
6. 如申請專利範圍第5項所述之電源電路，其中，該第一電晶體係NPN型雙極電晶體。
7. 如申請專利範圍第5項所述之電源電路，其中，該反向 器包括一第二電晶體、一電容、一第四電阻及一第五電阻，該第二電晶體之基極經由該第五電阻初級端接地，亦經由該第四電阻電連接該第一電晶體之集極，還依次經由該第四電阻及該電容初級端接地；射極初級端接地；集極電連接該待機控制電路之輸出端，一直流電壓經由一電阻及該電容初級端接地。
8. 如申請專利範圍第7項所述之電源電路，其中，該第二電晶體係NPN型雙極電晶體。
9. 如申請專利範圍第7項所述之電源電路，其中，該正反器進一步包括一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一穩壓二極體、一第六電阻、一第七電阻及一第八電阻，該第三電晶體之基極電連接該正反器之第二輸入端；射極接地；集極電連接該儲能電路之輸出端，亦經由一二極體之正、負極電連接該第四電晶體之基極，該第四電晶體之基極經由一電阻接地；射極接地；集極依次經由該第七電阻電連接該第五電晶體之基極，該第五電晶體之基極電連接該正反器之第一輸入端，亦經由該第六電阻電連接該儲能電路之輸出端；射極電連接該儲能電路之輸出端，亦經由一二極體之正、負極電連接該第六電晶體之集極；集極依次經由該第八電阻、該穩壓二極體之負、正極接地，該第六電晶體之基極連接至該穩壓二極體之負極；射極連接至該正反器之輸出端。
10. 如申請專利範圍第9項所述之電源電路，其進一步包括一待機偵測電路，該微處理器進一步包括一第二觸發端，該待機偵測電路用於偵測該負載之電壓訊號，並提供該電壓訊號至該第二觸發端及該第四電晶體之基極。
11. 如申請專利範圍第9項所述之電源電路，其中，該第三、第四、第六電晶體係NPN型雙極電晶體，該第五電晶體係PNP型雙極電晶體。
12. 如申請專利範圍第1項所述之電源電路，其進一步包括一整流濾波電路，該整流濾波電路用於為該主電路提供直流電壓。
13. 如申請專利範圍第12項所述之電源電路，其中，該主電路包括一開關控制電路、一電晶體及一變壓器，該開關控制電路提供控制訊號於該電晶體，以控制該電晶體之導通時間，從而調整該變壓器之輸出電壓。
14. 如申請專利範圍第13項所述之電源電路，其中，該變壓器包括一初級線圈及一次級線圈，該初級線圈一端電連接該整流濾波電路，另一端經由該電晶體而初級端接地，該次級線圈為該微處理器供電。
15. 如申請專利範圍第13項所述之電源電路，其中，該電晶體係金屬氧化物半導體場效電晶體或NPN型雙極電晶體。
16. 如申請專利範圍第14項所述之電源電路，其進一步包括一大能量獲取電路，其從該主電路次級線圈獲取電 壓，並提供給該儲能電路。
17. 如申請專利範圍第16項所述之電源電路，其中，該大能量獲取電路係一二極體，其正極連接至該變壓器之次級線圈，負極連接至該儲能電路。
18. 如申請專利範圍第16項所述之電源電路，其進一步包括一第一、第二微能量獲取電路，該第一、第二微能量獲取電路分別獲取外部輸入之交流電壓，並提供給該儲能電路。
19. 如申請專利範圍第18項所述之電源電路，其中，該第一微能量獲取電路包括第一、第二電容及第一、第二二極體，火線輸入端經由該第一電容電連接該第一二極體之正極，該第一二極體之負極電連接該能量獲取電路之輸出端，該第二電容與該第二二極體組成一並聯電路，且該第二二極體之正極接地，其負極電連接該第一二極體之正極。
20. 如申請專利範圍第18項所述之電源電路，其中，該第二微能量獲取電路包括第一、第二電容及第一、第二二極體，零線輸入端經由該第一電容電連接該第一二極體之正極，該第一二極體之負極電連接該能量獲取電路之輸出端，該第二電容與該第二二極體組成一並聯電路，且該第二二極體之正極接地，其負極電連接該第一二極體之正極。
21. 如申請專利範圍第18項所述之電源電路，其進一步包 括一第三微能量獲取電路，該第三微能量獲取電路從該主電路之變壓器之次級線圈獲取電壓，並提供給該儲能電路。
22. 如申請專利範圍第21項所述之電源電路，其中，該第三微能量獲取電路包括第一、第二電容及第一、第二二極體，該第一電容之一端初級端接地，另一端電連接該第一二極體之正極，該第一二極體之負極電連接該能量獲取電路之輸出端，該第二電容與該第二二極體組成一並聯電路，且該第二二極體之正極接地，其負極電連接該第一二極體之正極。
23. 如申請專利範圍第21項所述之電源電路，其中，該第三微能量獲取電路包括一電阻、一電容及第一、第二二極體，該電阻之一端初級端接地，另一端電連接該第一二極體之正極，該第一二極體之負極電連接該能量獲取電路之輸出端，該電容與該第二二極體組成一並聯電路，且該第二二極體之正極接地，其負極電連接該第一二極體之正極。
24. 如申請專利範圍第21項所述之電源電路，其中，該第三微能量獲取電路包括一電感、一電容及第一、第二二極體，該電感之一端初級端接地，另一端電連接該第一二極體之正極，該第一二極體之負極電連接該能量獲取電路之輸出端，該電容與該第二二極體組成一並聯電路，且該第二二極體之正極接地，其負極電連接該第一 二極體之正極。
25. 如申請專利範圍第16項所述之電源電路，其中，該待機控制電路進一步包括一第一輸入端、一第二輸入端及一輸出端，該微處理器進一步包括一第一輸出端，該第一輸入端連接該微處理器之第一觸發端，該第二輸入端電連接該微處理器之第一輸出端，該待機控制電路之輸出端電連接該主電路。
26. 如申請專利範圍第25項所述之電源電路，其進一步包括一待機偵測電路，該微處理器進一步包括一第二觸發端，該待機控制電路進一步包括一第三輸入端，該待機偵測電路用於偵測該負載之電壓訊號，並提供該電壓訊號至該第二觸發端及該第三輸入端，當該電源電路由待機狀態轉變為正常工作狀態時，該待機偵測電路發送該電壓訊號至該待機控制電路，該待機控制電路控制該主電路開啟，使該主電路為該微處理器供電，該微處理器為一負載供電。
27. 如申請專利範圍第26項所述之電源電路，其進一步包括一紅外線遙控接收電路，該紅外線遙控接收電路用於根據一遙控器發送之開啟或關閉訊號，控制是否切斷該待機偵測電路，以控制該電源電路是否進入待機狀態。
28. 如申請專利範圍第27項所述之電源電路，其中，該儲能電路進一步為該紅外線遙控接收電路供電。
29. 如申請專利範圍第26項所述之電源電路，其中，該電 源電路進一步包括一待機指示電路以顯示該主電路之工作狀態。
30. 如申請專利範圍第29項所述之電源電路，其中，該待機指示電路包括一電容、一第一、第二電晶體、一穩壓管及一發光二極體，該電容一端接地，另一端電連接該大能量獲取電路，該第一電晶體之射極電連接該大能量獲取電路，其集極經由該發光二極體接地，其基極分別電連接其射極、該第二電晶體之集極及該主電路，該第二電晶體之射極接地，其基極經由該穩壓管電連接該第一電晶體之射極。
31. 如申請專利範圍第29項所述之電源電路，其中，該電源電路進一步包括一繼電器，輸入該電源電路之交流電壓經由該繼電器輸入該整流濾波電路，該待機控制電路提供控制訊號於該繼電器，以控制該繼電器之導通與截止，從而控制該主電路之工作狀態。
32. 一種電源電路之控制方法，其包括如下步驟：a.當開啟該電源電路時，一儲能電路為一待機控制電路供電，一待機控制電路發送一脈衝訊號至一微處理器，且該待機控制電路控制一主電路開啟，使該主電路為該微處理器供電，該微處理器為一負載供電，並發送一第一控制訊號至該待機控制電路，控制該主電路保持工作狀態；b.當關閉該電源電路時，該待機控制電路再次發送一脈 衝訊號至該微處理器，此時該微處理器發送一第二控制訊號至該待機控制電路，使該待機控制電路控制該主電路關閉，該主電路停止為該微處理器供電，該微處理器停止為該負載供電。
33. 如申請專利範圍第32項所述之電源電路控制方法，其中，步驟a與步驟b之間進一步包括一步驟c：當該電源電路正常工作時，一待機偵測電路偵測到該負載之電壓訊號，並發送該電壓訊號至該微處理器及該待機控制電路，進一步控制該主電路處於開啟狀態。
34. 如申請專利範圍第33項所述之電源電路控制方法，其步驟c與步驟b之間進一步包括一步驟d：一紅外線遙控接收電路根據一遙控器發送之控制訊號，切斷該待機偵測電路，使該待機偵測電路停止發送該電壓訊號至該微處理器及該待機偵測電路，以控制該主電路關閉，該電源電路進入待機狀態。
35. 如申請專利範圍第34項所述之電源電路控制方法，其步驟d進一步包括：該儲能電路進一步為該紅外線遙控接收電路供電。
36. 如申請專利範圍第35項所述之電源電路控制方法，其步驟d與步驟b之間進一步包括一步驟e：該紅外線遙控接收電路根據該遙控器再次發送之控制訊號，導通該待機偵測電路，使該待機偵測電路發送該電壓訊號至該微處理器及該待機偵測電路，以控制該主電路關閉，該 電源電路進入待機狀態。
37. 如申請專利範圍第33項所述之電源電路控制方法，其中，步驟c與步驟b之間進一步包括一步驟f：當該電源電路由正常工作狀態轉變為待機狀態時，該待機偵測電路不再偵測到該負載之電壓訊號，停止發送該電壓訊號至該微處理器及該待機控制電路，該微處理器發送一第二控制訊號至該待機控制電路，使該待機控制電路控制該主電路關閉。
38. 如申請專利範圍第37項所述之電源電路控制方法，其中，步驟d與步驟b之間進一步包括一步驟g：當該電源電路由待機狀態轉變為正常工作狀態時，該待機偵測電路偵測到該負載之電壓訊號，再次發送該電壓訊號至該微處理器及該待機控制電路，該待機控制電路控制一主電路開啟，使該主電路為該微處理器供電，該微處理器為一負載供電。
39. 如申請專利範圍第38項所述之電源電路控制方法，其中，該負載係一液晶面板，該待機偵測電路藉由偵測輸入該液晶面板之電壓訊號判斷該液晶變板是否正常工作。
40. 如申請專利範圍第39項所述之電源電路控制方法，其中，該待機偵測電路偵測輸入該液晶面板之數位視訊介面訊號之訊號電壓。
41. 如申請專利範圍第39項所述之電源電路控制方法，其 中，該待機偵測電路偵測輸入該液晶面板之視頻圖像陣列接口訊號之訊號電壓。
42. 如申請專利範圍第39項所述之電源電路控制方法，其中，該待機偵測電路偵測輸入該液晶面板之高清晰度多媒體介面訊號之訊號電壓。