TWI394218B - 積體電路封裝及其形成方法、晶圓級積體電路封裝結構 - Google Patents

積體電路封裝及其形成方法、晶圓級積體電路封裝結構 Download PDF

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Description

積體電路封裝及其形成方法、晶圓級積體電路封裝結構
本發明涉及積體電路封裝技術，更具體地說，涉及晶圓級球柵陣列封裝。
通常使用封裝技術來實現積體電路晶片與其他電路的連接，將其貼裝在印刷電路板(PCB)上。球柵陣列(BGA)封裝就是這類IC晶片封裝技術中的一種。與當前其他封裝解決方案相比較，BGA封裝能夠提供更小的腳位(footprints)。BGA封裝在封裝基片的底部外表面設有焊球盤(solder ball pads)陣列。將焊球貼附在焊球盤上，焊球回流即可將封裝體貼裝在PCB上。
晶圓級BGA封裝是一種較先進的BGA封裝。業內有關晶圓級BGA封裝有多種稱法，其中包括晶圓級晶片尺寸封裝(WLCSP)。在晶圓級BGA封裝中，當IC晶片尚未從其加工晶圓上分割下來時，就將焊球直接安裝到IC晶片上。因而，相對于包括傳統BGA封裝在內的其他IC封裝類型，晶圓級BGA封裝能夠製造得更加細小，且較高的引腳外突(with high pin out)。
由於目前在縮小製造公差(如65nm)以及滿足嚴格的用戶可靠性、成本壓力方面的持續需求，為晶圓級BGA封裝技術的實施帶來困難。在工作性能及可靠性評估測試中，需要在晶圓級BGA封裝上施加外部應力。這些應力將通過焊料互連轉移到封裝體上。對於晶圓級封裝，通常需要在封裝體中設計兩層聚合物作為焊球互連與晶片之間的應力緩衝層。然而，在BGA封裝中加設兩層聚合物會增大成本。
因此，有必要對晶圓級封裝製造工藝進行改進，使其既能夠 滿足所需的可靠性，又能符合成本要求，同時能夠縮小製造公差且具有更小的封裝尺寸。
本發明公開了一種晶圓級積體電路(IC)封裝的方法、系統及裝置。使用了路由互連將晶片接線端連接至突點互連(或其他類型的封裝互連)。一方面，路由互連直接(例如使用焊料)將晶片接線端和突點互連相連。另一方面，在路由互連上加一層金屬層，以安裝(mount)突點互連，從而將晶片接線端連接至突點互連。
在另一方面，可以採用單個絕緣層來吸收加在突點互連上的應力，同時相比多個聚合物層配置而言，單個絕緣層配置能夠使所需要的製造過程步驟更少。
在本發明的一個示例中，提供一種IC封裝，包括IC晶片、IC晶片表面的絕緣層、多個路徑(via)、多個路由互連(routing interconnect)及多個突點互連(bump interconnect)。所述IC封裝具有在IC晶片表面配置成陣列的多個接線端。多個路徑穿過所述絕緣層與所述多個接線端相連。多個路由互連中的每一個具有第一部分和第二部分。每個路由互連的第一部分經由對應的路徑與多個接線端中對應的一個接線端相連，每個路由互連的第二部分在所述絕緣層上延伸。多個突點互連中的每一個突點互連與多個路由互連中對應的一個路由互連的第二部分相連。
在本發明的另一示例中，提供一種形成多個IC封裝的方法。接收(receive)具有多個積體電路區域的晶圓，每個積體電路區域都具有在晶圓的表面配置成陣列的多個接線端。在晶圓上形成絕緣層。穿過絕緣層形成多個路徑(via)，以實現到達每個積體電路區域的多個片上接線端的連通。在絕緣層上形成多個路由互連，使得多個路由互連中的每一個路由互連具有經由穿過絕緣層的對應路徑與對應的接線端相連的第一部分，以及在絕緣層上延伸的第二部分。在多個路由互連上形成多個突點互連，使得每一個突點互連被連接至多個路由互連中對應的路由互連的第二部分。
在本發明的又一示例中，提供一種晶圓級封裝結構，包括晶 圓、晶圓上的絕緣層、穿過絕緣層的多個路徑、絕緣層上的多個路由互連、以及多個路由互連上的多個突點互連。晶圓具有多個積體電路區域。每個積體電路區域具有在晶圓表面配置成陣列的接線端。多個路徑實現到達每個積體電路區域中多個接線端的連接。多個路由互連中的每一個路由互連具有經由對應路徑與對應的接線端相連的第一部分，以及在絕緣層上延伸的第二部分。多個突點互連中的每一個突點互連連接至多個路由互連中對應的路由互連的第二部分。
根據本發明的一方面，提供一種形成積體電路(IC)封裝的方法，包括：接收(receive)具有多個積體電路區域的晶圓，每個積體電路區域都具有在晶圓的表面配置成陣列的多個接線端(terminal)；在晶圓上形成絕緣層；穿過絕緣層形成多個路徑，以實現到達每個積體電路區域的多個接線端的連通；在絕緣層上形成多個路由互連(routing interconnect)，使得多個路由互連中的每一個路由互連具有經由穿過絕緣層的對應路徑與對應的接線端相連的第一部分，以及在絕緣層上延伸(extends over the insulating layer)的第二部分；在多個路由互連上形成多個突點互連(bump interconnect)，使得每一個突點互連被連接至多個路由互連中對應的路由互連的第二部分。
作為優選，形成多個路由互連包括：堆疊多層材料以形成每一個路由互連的第二部分；及在用於連接突點互連的區域，至少移除所述堆疊的多層材料的最外層。
作為優選，形成多個路由互連包括：在每一個路由互連上用於連接突點互連的區域放置可軟焊材料。
作為優選，形成多個路由互連包括形成具有經由第一路徑與對應的接線端相連的第一部分和在絕緣層上延伸的第二部分的第一路由互連；其中，在多個路由互連上形成多個突點互連包括形成與所述第一路由互連的第二部分相連的第一突點互連，其中第一路徑具有最靠近第一突點互連的邊緣位置，而第一突點互連具有最靠近第一路徑的底部邊緣位置；及其中，形成第一突點互連包括形成未覆蓋第一路徑的第一突點互連，使得第一路徑邊緣位置與第一突點互連底部邊緣位置之間的距離大於零。
作為優選，形成多個路由互連包括形成具有經由第一路徑與對應的接線端相連的第一部分和在絕緣層上延伸的第二部分的第一路由互連；及其中，在多個路由互連上形成多個突點互連包括形成與第一路由互連的第二部分相連的第一突點互連，並使第一突點互連覆蓋所述第一路徑。
作為優選，所述第一路徑的開口部分具有一個中心點，所述第一突點互連底部也具有一個中心點，其中形成連接至第一路由互連的第二部分的第一突點互連包括：形成第一突點互連使得第一路徑的中心點與所述第一突點互連底部中心點之間沿第一路由互連的距離大於零。
作為優選，形成所述連接至第一路由互連的第二部分的第一突點互連包括：第一突點互連至少部分地填充所述第一路徑。
作為優選，形成多個路由互連包括：形成第一路由互連，使其具有穿過第一路徑與相應接線端相連的第一部分、在絕緣層上延伸的第二部分、及連接在第一路由互連的第一和第二部分之間的第三部分。
作為優選，在所述多個路由互連上形成多個突點互連包括形成連接至第一路由互連的第二部分的第一突點互連，並使第一突點互連不覆蓋所述第一路徑。
作為優選，形成第一突點互連進一步包括：在第一路由互連的第二部分上放置焊料，以形成所述第一突點互連，並使用第一路由互連的第三部分作為導管使得焊料至少部分地填充所述第一路徑。
作為優選，所述方法進一步包括：在所述放置焊料步驟中，對所述第一路由互連的第三部分的寬度進行配置，以調節流進第一路徑的焊料的流量。
根據本發明的另一方面，提供一種積體電路(IC)封裝，包括：積體電路晶片，其具有在積體電路晶片表面配置成陣列的多個接線端；積體電路晶片表面的絕緣層；多個路徑，其穿過所述絕緣層與所述多個接線端相連；多個路由互連，其中每一個路由互連具有第一部分和第二部分，每個路由互連的第一部分經由對應的路徑與多個接線端中對應的一個接線端相連，每個路由互連的第二部分在所述絕緣層上延伸；多個突點互連， 其中每一個突點互連與多個路由互連中對應的一個路由互連的第二部分相連。
作為優選，所述每一個路由互連的第二部分包括堆疊起來的多個材料層，其中在用於連接突點互連的區域所述堆疊的多層材料的最外層被移除。
作為優選，所述每一個路由互連的第二部分包括在用於連接突點互連的區域的最外層的可軟焊層。
作為優選，所述多個路由互連包括第一路由互連，其中第一路由互連的第一部分穿過第一路徑與相應的接線端相連，第一突點互連連接到所述第一路由互連的第二部分；其中，其中第一路徑具有最靠近第一突點互連的邊緣位置，而第一突點互連具有最靠近第一路徑的底部邊緣位置；其中，第一突點互連未覆蓋第一路徑，第一路徑邊緣位置與第一突點互連底部邊緣位置之間的距離大於零。
作為優選，所述多個路由互連包括第一路由互連，其中所述第一路由互連的第一部分經由第一路徑與對應的接線端相連，第一突點互連連接到所述第一路由互連的第二部分，其中，第一突點互連覆蓋所述第一路徑。
作為優選，所述第一路徑的開口部分具有一個中心點，所述第一突點互連底部也具有一個中心點，其中所述第一路徑的中心點與所述第一突點互連底部邊中心點之間的距離大於零。
作為優選，所述第一突點互連至少部分地填充第一路徑。
作為優選，所述多個路由互連包括第一路由互連，其中所述第一路由互連的第一部分經由第一路徑與對應的接線端相連，第一突點互連連接到所述第一路由互連的第二部分，其中，所述第一路由互連包括連接在第一路由互連的第一和第二部分之間的第三部分。
作為優選，所述第一突點互連未覆蓋第一路徑，其中，放置在第一路由互連的第二部分上用於形成所述第一突點互連的焊料使用第一路由互連的第三部分作為導管使焊料至少部分地填充所述第一路徑。
作為優選，所述第一路由互連的第三部分的寬度小於所述第一路徑的直徑。
作為優選，所述第一路由互連的第三部分的寬度小於所述第一路徑的直徑。
作為優選，所述絕緣層為聚合物。
作為優選，所述絕緣層用於吸收積體電路晶片與多個突點互連之間的應力。
根據本發明的又一方面，提供一種晶圓級積體電路封裝結構，包括：具有多個積體電路區域的晶圓，每個積體電路區域具有在晶圓表面配置成陣列的接線端；晶圓表面的絕緣層；穿過絕緣層的多個路徑，用於實現到達每個積體電路區域中多個接線端的連接；絕緣層上的多個路由互連，其中多個路由互連中的每一個路由互連具有經由對應路徑與對應的接線端相連的第一部分，以及在絕緣層上延伸的第二部分；及多個路由互連上的多個突點互連，其中多個突點互連中的每一個突點互連連接至多個路由互連中對應的路由互連的第二部分。
從以下對本發明的描述中，可以得到對本發明的各個方面、各種優點、創新特徵的更深入的理解。需注意發明內容和摘要部分給出了一個或多個示例性實施例，但這些並不是本發明發明人預期的全部實施例。
200‧‧‧晶圓
202‧‧‧表面
300‧‧‧積體電路區域
302a-302e‧‧‧互連焊球
600‧‧‧積體電路區域
602‧‧‧環
604‧‧‧接線端
702a‧‧‧晶片部分
704‧‧‧上表面
706‧‧‧化層
708‧‧‧第一聚合物層
710‧‧‧路徑
712‧‧‧再分佈層
714‧‧‧第一部分
716‧‧‧第二部分
718‧‧‧第二聚合物層
720‧‧‧第二路徑
722‧‧‧突點下部金屬化(UBM)層
724‧‧‧突點互連
802‧‧‧左邊
804a-804d‧‧‧位置
1000‧‧‧積體電路區域
1002‧‧‧矩形陣列
1500‧‧‧積體電路區域
1502‧‧‧絕緣材料層
1504‧‧‧路徑
1506‧‧‧路由互連
1508‧‧‧第一部分
1510‧‧‧第二部分
1512‧‧‧突點互連
1900‧‧‧積體電路區域
1902a-1902c‧‧‧多層
1904‧‧‧區域
2000‧‧‧積體電路區域
2002‧‧‧附加金屬層
2102‧‧‧邊緣位置
2104‧‧‧底部邊緣位置
2202a‧‧‧突點互連
2204‧‧‧中心點
2206‧‧‧中心點
2208‧‧‧距離
2300‧‧‧積體電路區域
2302a‧‧‧突點互連
2304a‧‧‧路由互連
2306‧‧‧第一部分
2308‧‧‧第二部分
2310‧‧‧第三部分
圖1是本發明晶圓級封裝加工工序的示例性步驟的流程圖；圖2是示例性晶圓的俯視圖；圖3是晶圓的截面圖，示出了晶圓上的積體電路區域的示意圖；圖4是晶圓後端工序的示例性步驟的流程圖；圖5是具有重新分佈層和突點下部金屬化層的晶圓前端工序的示例性步驟的流程圖；圖6是晶圓的積體電路區域的示意圖；圖7是晶圓的部分積體電路區域的截面圖； 圖8是晶圓的部分積體電路區域的俯視圖；圖9是具有突點下部金屬化層的晶圓前端工序的示例性步驟的流程圖；圖10是晶圓的積體電路區域的示意圖；圖11晶圓的部分積體電路區域的截面圖；圖12是具有突點下部金屬化層的晶圓前端工序的示例性步驟的流程圖；圖13是晶圓的部分積體電路區域的截面圖；圖14是根據本發明實施例的形成積體電路封裝的流程圖；圖15是根據本發明實施例，按照圖14的流程圖加工的部分積體電路區域的截面圖；圖16-18是根據本發明的實施例，在前端組裝各個階段的部分積體電路區域的俯視圖；圖19-23是根據本發明的實施例，各種積體電路區域的截面圖；圖24和25是根據本發明實施例的示例性路由互連的俯視圖。
本說明書描述了本發明的一個或多個實施例。所描述的實施例僅用於舉例說明本發明。本發明的範圍不限於所描述的實施例，而是由本發明的權利要求所限定。
本申請中出現的“一個實施例”、“實施例”、“示例”等術語，指的是本申請描述的實施例可包括有特定的特徵、結構或特性，但是並非每個實施例都必須包括有這些特定特徵、結構或特性。此外，該術語也並非必須指同一個實施例。當結合一個實施例介紹特定特徵、結構或特性時，可以認為本領域的技術人員能夠將該特徵、結構或特性結合到其他實施例中，不管本申請中是否有明確的描述。
此外，需要理解的是，本申請中所使用的與空間方位有關的 描述(例如“上面”、“下面”、“左邊”、“右邊”、“向上”、“向下”、“頂部”、“底部”等)僅僅是出於舉例解釋的目的，本申請中所介紹的結構的實際實現可以具有各種不同的方位或方式。
“晶圓級封裝”是一種積體電路封裝技術，其中當積體電路晶片仍然處於晶圓形態時，就已設置好所有的封裝相關互連部件。在設置了封裝相關互連部件之後，再對晶圓進行測試並分割成獨立的器件，直接送給用戶供其使用。因此，不需要小心謹慎地對器件進行獨立封裝。晶圓級封裝的最終尺寸基本與晶片的尺寸相應，是一種極小尺寸封裝解決方案。隨著對小型設備功能性需求的增加，晶圓級封裝正變得日益普及。其應用範圍包括移動設備，諸如蜂窩電話、PDA及MP3播放機。
圖1所示為晶圓級封裝加工工序的示例性步驟的流程100。流程100開始於步驟102。在步驟102，在晶圓表面製作多個積體電路從而劃分出多個積體電路區域。例如，圖2所示為示例性晶圓的俯視圖。晶圓200可以是矽、砷化鎵或其他類型的晶圓。如圖2所示，晶圓200的表面202被劃分成多個積體電路區域(在圖2中用小矩形表示)。按照流程100的工藝步驟，每一個積體電路區域被獨立封裝成單個晶圓級球柵陣列封裝。
在步驟104，進行晶圓的前端工序(front-end processing)，在多個積體電路區域中每一個區域的晶圓表面上粘貼互連焊球陣列。晶圓級封裝的關鍵部分在於前端工序--步驟104。在此步驟，要在晶圓上設置適當的互連和封裝材料。例如，圖3是晶圓200的截面圖，示出了晶圓上的積體電路區域300。如圖3所示，積體電路區域300在表面202粘附有多個互連焊球302a-302e。互連焊球302a-302e可以是焊料、其他金屬、金屬/合金組合物等。互連焊球302用於將由積體電路區域300構成的BGA封裝連接到外部裝置，如PCB。
在步驟106，在晶圓上對多個積體電路區域中每一個區域進行測試。例如，每一個積體電路區域的互連焊球302能夠與探針相接觸，以便提供接地、電源及測試輸入信號，並接收測試輸出信號。
在步驟108，進行晶圓的後端工序(back-end processing)，將 晶圓分割成多個單獨的積體電路封裝。後端工序的例子將在後面進行描述。
在步驟110，裝運分離開的積體電路封裝。例如，分離開的積體電路封裝可以裝運到倉庫、用戶、設備裝配場所、下步工序的場所等。
圖4是按照流程100中的步驟108，進行晶圓後端工序的示例性步驟的流程400。在所有的後端工序應用中，流程400中並不是全部都是必需步驟。且流程400中的步驟並不一定必需按所示的順序進行。流程400開始於步驟402。在步驟402，對晶圓進行背磨(backgrinding)處理。例如，可以對晶圓200進行背磨，將晶圓的厚度減少到所需的數值。
在步驟404，在晶圓上對多個積體電路區域中每一個區域進行標記。例如，每一個積體電路區域可以標記上用於識別特定類型球柵陣列封裝的資訊，諸如製造商識別資訊、為品編號資訊(part number information)等。舉例來說，積體電路區域300的標記可印在圖3所示的晶圓200表面202相對的一面。
在步驟406，對晶圓進行劃片以將晶圓分割成多個單獨的積體電路封裝。如本領域技術人員所知悉，可以採用各種適當的方法對晶圓進行劃片，以在物理上將這些積體電路區域相互分離。
在步驟408，裝運多個分離開的積體電路封裝。例如分離開的積體電路封裝可以放置到一個或多個帶子/卷軸上單獨包裝，或採用其他將積體電路封裝運送給用戶的方法。
晶圓級封裝的可靠性是非常重要的。在許多採用這些封裝類型的應用中，如掌上型移動設備，積體電路封裝與設備(其與這些積體電路封裝連為一體)之間的互連部分、以及積體電路封裝本身必須能夠承受各種應力。這些應力例如包括溫度周期(例如環境溫度的變化或電源開/關周期)及機械震動(例如設備滑落)。晶圓級封裝的結構在積體電路封裝的可靠性方面以及積體電路封裝與系統之間互連的可靠性方面起著重要的作用。
步驟104的前端工序是能否形成可靠IC封裝的關鍵。取決於諸如晶圓製作方法等因素，步驟104的前端工序可以不同方式進行。在一些情況下，前端工序需要塗敷金屬層以形成從晶片接線端到外部封裝接 線端的電路/路徑。這種金屬層通常稱為再分佈層(RDL)。
步驟104的前端工序有三種常用的執行方案。在第一種方案中，“再分佈層”(RDL)、突點下部金屬化層(UBM)和突點互連(連同多個聚合物層)用於將電信號從晶片接線端路由到外部(例如PCB)接線端。關於第一方案的例子將結合圖5中的流程500進行描述。在第二方案中，不使用RDL。作為替代，使用單層聚合物、UBM和突點互連在片上接線端(on-chip terminal)和外部接線端(external terminal)之間路由信號。在第三方案中，不使用RDL。使用UBM和突點互連在片上接線端和外部接線端之間路由信號。第二和第三方案也將在後面進行描述。
圖5所示為具有再分佈層和突點下部金屬化層(under bump metallization layer)的晶圓前端工序的示例性步驟的流程500。流程500開始於步驟502。在步驟502，接收(receive)具有多個積體電路區域的晶圓，每個積體電路區域都設有配置成環狀的多個片上接線端。舉例來說，圖6是晶圓(如圖2所示的晶圓200)的積體電路區域600的仰視圖。如圖6所示，積體電路區域600包括接線端604(在圖6中表示出個別接線端604a和604b)構成的環602。接線端604在積體電路區域600的下表面(例如表面202)、鄰近積體電路區域600的外周排列成環602狀。一個積體電路區域可以包括一個或多個這樣的環602。接線端604可以是積體電路區域600的(或由積體電路區域600定義的)輸入、輸出、測試、電源、接地等焊盤。
在步驟504，在晶圓的多個積體電路區域上形成第一聚合物層。圖7是按照流程500所製作的部分積體電路區域600的截面圖。如圖7所示，部分積體電路區域600包括晶片部分702a、晶片部分702a上表面704上的接線端604a、覆蓋晶片部分702a上表面704其餘部分的鈍化層706。第一聚合物層708在晶圓的積體電路區域600(和晶圓上其他積體電路區域)上形成，並覆蓋接線端604a和鈍化層706。
在步驟506，穿過第一聚合物層形成多個第一路徑(via)，以實現到達多個片上接線端的連通。例如，如圖7所示，穿過第一聚合物層708形成第一路徑710a。與第一路徑710a相類似，穿過第一聚合物層708 形成多個路徑710，每一路徑與積體電路區域600的相應接線端604相連通。
在步驟508，在第一聚合物層上形成多個再分佈層，每一個再分佈層都具有通過相應第一路徑與相應的片上接線端相連(in contact with)的第一部分、以及在第一聚合物層上延伸的第二部分。例如，如圖7所示，在第一聚合物層708上形成再分佈層712a。如圖所示，再分佈層712a的第一部分714通過第一路徑710a與接線端604a相連，再分佈層712a的第二部分716在第一聚合物層708上延伸。以這種方式，形成多個再分佈層712。
舉例來說，圖8示出了積體電路區域600左邊802的部分積體電路區域600的俯視圖。如圖8所示，在第一聚合物層708上形成有4個再分佈層712a-712d，每一個再分佈層都包含第一部分714和第二部分716。再分佈層712a-712d的第一部分714通過四個相應的第一路徑(圖8中未示出)與四個對應的接線端(圖8中未示出)相連。再分佈層712a-712d的第二部分716在第一聚合物層708上延伸(例如在圖8的右向)。
如本領域技術人員所知悉，再分佈層(RDL)712可以採用多種技術(例如電鍍、噴濺等)沈積在第一聚合物層708上，並且可採用多種不同的平版印刷術或其他方式對其進行處理。再分佈層712a的第一部分714的形成與標準路徑電鍍相類似，再分佈層712a的第二部分716以與基片上形成標準金屬為線(trace)類似的方式從第一部分714延伸出來。
在步驟510，在第一聚合物層和多個再分佈層上形成第二聚合物層。例如，如圖7所示，第二聚合物層718在晶圓的積體電路區域600(和晶圓上其他積體電路區域)上形成，並覆蓋第一聚合物層708和再分佈層712a。
在步驟512，穿過第二聚合物層形成多個第二路徑，以實現到達多個再分佈層中每一個再分佈層上第二部分的連通。例如，如圖7所示，穿過第二聚合物層718形成第二路徑720a，以實現到達再分佈層712a第二部分716的連通性。以這種方式，穿過第二聚合物層718形成多個第二路徑720，每一路徑都可實現到相應再分佈層712第二部分716的連通。舉例來說，圖8所示的位置804a-804d(以虛線表示，其上第二路徑720a-720d 對應於再分佈層712a-712d)可以穿過第二聚合物層718(圖8中未示出)而形成。
在步驟514，在第二聚合物層上形成多個突點下部金屬化層，每一突點下部金屬化層通過對應的第二路徑與相應再分佈層的第二部分相連通。例如，如圖7所示，突點下部金屬化層722a通過對應的第二路徑720a與再分佈層712a的第二部分716相連通。以這種方式，多個突點下部金屬化層722可以通過對應的第二路徑720與對應的再分佈層712相連通。舉例來說，在圖8中，突點下部金屬化層722a-722d(圖8中未示出)可以通過相應的第二路徑720a-720d(圖8中未示出)在位置804a-804d處形成。
突點下部金屬化(UBM)層722通常是一個或多個金屬層(例如通過金屬沈積--電鍍、噴濺等形成)，用於實現再分佈層722和封裝互連機制(諸如步驟516中將描述的突點互連)之間的牢固連接。對於焊料封裝互連機制，UBM層用作為可軟焊層。此外，UBM可以保護其下面的金屬或電路不受封裝互連機制所用的不同金屬/合金之間的化學/熱/電相互作用的影響。在一個實施例中，UBM層722的形成與標準路徑電鍍(standard via plating)相似。
在步驟516，在多個突點下部金屬化層上形成多個突點互連。例如，如圖7所示，突點互連724a在突點下部金屬化層722a上形成。以這種方式，多個突點互連724可以在對應的突點下部金屬化層722上形成。舉例來說，在圖8中，突點互連724a-724d(圖8中未示出)可以在位置804a-804d處形成，每一個突點互連都與突點下部金屬化層722a-722d(圖8中未示出)中對應的一個相接觸。例如，突點互連724可以是焊料球。
以這種方式，從每個接線端604到對應的突點互連724(即穿過對應的再分佈層712和突點下部金屬化層722)形成電連接。如剛才結合流程500進行的描述，多個聚合物層(例如層708和718)可用於支援該電連接。在許多情況下，單個或多個聚合物材料層沈積在晶圓上各個RDL或UBM金屬層的下方、上方、或各層之間。聚合物層有多個作用。例如，它們可以作為不同電路/金屬層之間的電絕緣體，包括再分佈層712和突點下 部金屬化層722及晶片(晶片部分702a)內電路之間的電絕緣體。相對而言聚合物層是較軟的材料，其在封裝至系統互連(package-to-system interconnect)(例如突點互連724)和晶片之間作為機械緩衝層來保護晶片，吸收施加在互連點上的外部應力。聚合物層還在封裝至系統互連和晶片之間作為機械緩衝層，保護互連點不受由於封裝和系統中各種材料(晶片、PCB、焊料等)的材料性能不匹配而為生的應力的影響。
結合流程500描述的第一種前端工序方案存在一些不足之處。例如，需要兩個聚合物層以及沈積EDL層，這些都需要許多工藝步驟和額外的材料，從而使成本上升。而且，許多新型晶片在設計上不再需要晶片接線端與外部接線端之間的RDL型路由。換句話說，通過在晶片內部進行路由(例如在流程100的步驟102中的電路製作過程中)，晶片接線端被設計成與外部接線端相重合(be coincident with)，而不是採用晶片外部RDL。第二和第三種前端工序方案涉及晶片接線端與外部接線端相重合的封裝類型。
圖9是根據第二種方案的晶圓前端工序的示例性步驟的流程900。流程900開始於步驟902。在步驟902，接收具有多個積體電路區域的晶圓，每個積體電路區域都具有配置成陣列的多個片上接線端。舉例來說，圖10是晶圓(如圖2所示的晶圓200)的積體電路區域1000的仰視圖。如圖10所示，積體電路區域1000包括接線端604(在圖10中表示出個別接線端604a和604b)構成的矩形陣列1002。接線端604在積體電路區域1000的下表面(例如表面202)排列成陣列1002。
在步驟904，在晶圓的多個積體電路區域上形成聚合物層。圖11是按照流程900所製作的部分積體電路區域1000的截面圖。如圖11所示，部分積體電路區域1000包括晶片部分702a、晶片部分702a上表面704上的接線端604a、覆蓋晶片部分702a上表面704(除接線端604a以外部分)的鈍化層706。聚合物層708在晶圓的積體電路區域1000(和晶圓上其他積體電路區域)上形成，並覆蓋接線端604a和鈍化層706。
在步驟906，穿過聚合物層形成多個路徑，以實現到達多個 片上接線端的連通。例如，如圖11所示，穿過聚合物層708形成路徑710a。與路徑710a相類似，穿過聚合物層708形成多個路徑710，每一路徑與積體電路區域1000的相應接線端604相連通。
在步驟908，在聚合物層上形成多個突點下部金屬化層，每一突點下部金屬化層位於相應的路徑中心部位，並通過對應的路徑與相應的片上接線端相連。例如，如圖11所示，突點下部金屬化層722a通過路徑710a與接線端604a相連。以這種方式，多個突點下部金屬化層722可以通過對應的路徑710與對應的接線端604相連。
在步驟910，在多個突點下部金屬化層上形成多個突點互連。例如，如圖11所示，突點互連724a在突點下部金屬化層722a上形成。與突點互連724a相似，多個突點互連724可以在對應的突點下部金屬化層722上形成。以這種方式，從每個接線端604到對應的突點互連724(即通過相應的突點下部金屬化層)都形成電連接。
流程900的第二種前端工序方案存在不足之處。相比第一種方案(流程500)，第二種方案由於所需要的步驟少、僅使用單層聚合物(聚合物層708)、而且不需要再分佈層，因而成本低。但是，晶片接線端與外部接線端相重合(coincident)。在工作狀態或在可靠性評估測試過程中，經流程900制得的(resulting)IC封裝上會有外部應力施加。該應力將通過突點互連724a轉移給IC封裝。雖然在晶片(晶片部分702a)與突點互連724a之間有一些聚合物材料，但大部分介面(接線端到UBM722a)仍然為剛性連接。由於突點互連724a與晶片部分702a之間通過這種剛性連接發生的應力轉移，第二種方案存在很大的晶片損壞風險。
圖12是根據第三種方案的晶圓前端工序的示例性步驟的流程1200。流程1200開始於步驟1202。在步驟1202，接收具有多個積體電路區域的晶圓，每個積體電路區域都具有配置成陣列的多個片上接線端。舉例來說，接收如圖2所示的晶圓200，其具有與如圖10所示的積體電路區域1000相似的多個積體電路區域。
在步驟1204，形成多個突點下部金屬化層，每一突點下部 金屬化層與相應的片上接線端相連。圖13是按照流程1200所製作的部分積體電路區域1300的截面圖。如圖13所示，部分積體電路區域1300包括晶片部分702a、晶片部分702a上表面704上的接線端604a，以及覆蓋住晶片部分702a上表面704其餘部分的鈍化層706。圖13中還示出了直接在接線端604a上形成的突點下部金屬化層722a。以這種方式，可以形成與積體電路區域對應的接線端604相連的多個突點下部金屬化層722。
在步驟1206，在多個突點下部金屬化層上形成多個突點互連。例如，如圖13所示，突點互連724a在突點下部金屬化層722a上形成。同樣，可以形成與相應的突點下部金屬化層722相連的多個突點互連(interconnect)724。
以這種方式，從每一個接線端604到對應的突點互連724(即通過相應的突點下部金屬化層)都形成電連接。流程1300的第三種前端工序方案存在不足之處。相比第一種方案和第二種方案(流程500和900)，第三種方案由於只需很少步驟、不使用聚合物、而且不需要再分佈層，因而成本低。但是，由於沒有聚合物層，晶片(晶片部分702a)與突點互連724a之間的唯一介面是突點下部金屬化層722a，其通常是剛性的。因此，突點互連724a遭受的大部分應力被直接轉移到晶片上。因而存在很大風險--使晶片遭到損壞。對於先進的矽工藝技術，由於使用的是很脆且易碎的低k電介質材料，這一風險更大。
以下對本發明的示例性實施例進行描述，其克服了上述三種前端工序的缺陷。
此處所描述的實施例用於舉例說明本發明，本發明不限於這些實施例。此處所描述的實施例可適用於各種類型的積體電路封裝。對本領域技術人員而言，根據本發明的教導可以容易地得出更多的結構和操作實施例，包括對本發明實施例的修改/替換。
根據一實施例，對每一晶片接線端使用路由互連(routing interconnect)將晶片接線端連接到突點互連(或其他類型的封裝互連)。在一個實施例中，路由互連直接將晶片接線端連接到突點互連。在另一實施例 中，突點下部金屬化層將突點互連置於路由互連之上，這樣也可將晶片接線端連接至突點互連。在這些實施例中，使用路由互連與晶片之間的絕緣層來吸收應力，同時相比多個聚合物層配置而言，僅需很少的製造工藝步驟。
圖14是根據本發明實施例的形成積體電路封裝的流程1400示意圖。根據此處的討論，本領域技術人員可容易地得出其他結構和操作實施例。
流程1400開始於步驟1402。在步驟1402，接收(receive)具有多個積體電路區域的晶圓，每個積體電路區域都具有配置成陣列的多個片上接線端。舉例來說，接收與圖2所示的晶圓200類似的晶圓，其上具有如圖10所示的積體電路區域1000類似的多個積體電路區域。如圖10所示，積體電路區域1000包括接線端604(在圖10中表示出個別接線端604a和604b)構成的矩形陣列1002。接線端604在積體電路區域1000的下表面(例如表面202)排列成陣列1002。陣列1002可以是如圖10所示接線端的規則矩形，也可以是其他接線端陣列圖案或排列，包括交錯排列的接線端陣列等。陣列1002無需是接線端604的完全陣列(full array)。
在步驟1404，在晶圓的多個積體電路區域上形成絕緣層。圖15是根據本發明實施例，按照流程1400所製作的部分積體電路區域1500的截面圖。如圖15所示，部分積體電路區域1500包括晶片部分702a、晶片部分702a上表面704上的接線端604a、覆蓋晶片部分702a上表面704(除接線端604a以外部分)的鈍化層706。絕緣材料層1502在晶圓的積體電路區域1500(和晶圓上其他積體電路區域)上形成，並覆蓋接線端604a和鈍化層706。絕緣層1502可以吸收震動而且是電絕緣材料，諸如聚合物、電介質材料和/或其他震動吸收且電絕緣材料。絕緣層1502可包括一層或多層材料。絕緣層1502可以通過本領域技術人員所知悉的任意方式(傳統或其他方式)進行塗敷。
在步驟1406，穿過絕緣層形成多個路徑，以實現到達多個片上接線端的連通。例如，如圖15所示，路徑1504a穿過絕緣層1502形 成。多個路徑1504穿過絕緣層1502形成，每一路徑提供積體電路區域1500的相應接線端604的連通性。例如，圖16示出了根據本發明一實施例鄰近區域1500左側1602的部分積體電路區域1500的俯視圖。圖中示出了4個路徑1504a-1504d，它們是路徑1504較大陣列的一部分。如圖16所示，路徑1504a-1504d穿過絕緣層1502形成，實現了到相應的片上接線端604a-604d的連通性。注意路徑1504可以帶有傾斜壁，如圖15所示，也可帶有豎直壁(例如路徑1504可為圓筒形)，或可以具有其他形狀。路徑1504可以通過本領域技術人員所知悉的任意方式形成，包括蝕刻、鑽孔等。
在步驟1408，在絕緣層上形成多個路由互連，使得多個路由互連中的每一個路由互連具有經由穿過絕緣層的對應路徑與對應的接線端相連的第一部分，以及在絕緣層上延伸的第二部分。例如，如圖15所示，路由互連1056a在絕緣層1502上形成。與圖7所示的路由分佈層712a相似，路由互連1056具有第一部分1508和第二部分1510。路由互連1506的第一部分1508通過路由1504a與接線端604a相連，路由互連1506的第二部分1510在絕緣層1502上延伸(例如橫向地)。以這種方式，多個絕緣層1502在積體電路區域1500上形成。
舉例來說，圖17是圖16所示的部分積體電路區域1500的俯視圖。在圖17中，在絕緣層1502上形成有4個路由互連1506a-1506d，每一個路由互連具有第一部分1508和第二部分1510。路由互連1506a-1506d的第一部分1508a-1508d通過對應的路徑1504a-1504d(如圖16所示)與相應的接線端604a-604d(如圖16所示)相連。路由互連1506a-1506d的第二部分1510a-1510d在絕緣層1502上延伸(例如中圖16的右向)。
注意路由互連1506的第二部分1510可以具有各種不同形狀。例如，如圖17所示，第二部分1508可以為矩形。作為另一選擇，第二部分1508可以為圓形，如以下將結合一些例子詳細描述的，或者是其他形狀。例如，路由互連1506a的第一部分1508可以與標準路徑電鍍相似，路由互連1506a的第二部分1510可以在基底上形成標準金屬為線相似的方式從第一部分1508向外延伸。路由互連1506可以由任何合適的導電材料 形成，包括金屬諸如焊料或焊料合金、銅、鋁、金、銀、鎳、錫、鈦，金屬/合金的組合物等。路由互連1506可以任何方式形成，包括如本領域技術人員所知悉的噴濺、電鍍、平版印刷工藝等。
在步驟1410，在多個金屬化層(metallization layer)上形成多個突點互連，每一個突點互連被連接至對應的金屬化層的第二部分。例如，如圖15所示，突點互連1512a在路由互連1506a上形成。以這種方式，可以形成與對應的路由互連1506相連通的多個突點互連1512。舉例來說，在圖18中，形成有多個突點互連1512a-1512d(作為突點互連1512陣列的一部分)，每一個突點互連1512a-1512d與對應的路由互連1506a-1506d相連通。突點互連1512可以由任何合適的導電材料形成，包括金屬諸如焊料或焊料合金、銅、鋁、金、銀、鎳、錫、鈦，金屬/合金的組合物等。突點互連1512可根據特定應用的需要設計成任意的尺寸和斜度(pitch)。突點互連1512可以任何方式形成，包括如本領域技術人員所知悉的噴濺、電鍍、平版印刷工藝等。
以這種方式，使用相應的路由互連1506實現從每一個接線端406到對應的突點互連1512的電連接。根據特定應用的需求，可以形成任意數量的這種電連接，包括形成十個、千個，甚至更大的接線端604陣列。在晶圓經過流程1400的處理之後，進一步按照圖1所示的流程100的步驟對晶圓進行處理，將這些積體電路區域分割成分離開的積體電路封裝。例如，可以對每個積體電路區域進行測試(步驟106)、對這些積體電路區域進行後端處理將其分割成分離開的積體電路封裝(步驟108)、並對分離開的積體電路封裝進行裝運(步驟110)。
如圖15和18所示，在一個實施例中，對突點互連1512定位使其完全位於絕緣層1502上(穿過路由互連1506)。絕緣層1502可以為制得的積體電路封裝實現應力(施加在突點互連1512上的應力)吸收。上面結合圖9-13所述的第二和第三方案沒有足夠的應力吸收機制，其可能會導致不希望的晶片損壞。另外，如圖15所示，突點互連1512a完全位於絕緣層1502上而無需額外的材料層。上面結合圖5-8所述的第一方案需要兩個 聚合物層，是一種更加複雜且昂貴的技術。因此，結合圖14-18所述的實施例相比之前描述的三種方案更具優勢。
在一個實施例中，之前所述的三種傳統方案所述的用於安裝(mounting)突點互連的突點下部金屬化層不再需要。如圖15所示，突點互連1512a直接附著在路由互連1506a上。例如，突點互連1512a可通過焊接(例如回流)直接附著在路由互連1506a上。
圖19是根據本發明另一實施例的部分積體電路區域1900的截面圖。在圖19所示的實施例中，路由互連1506a包括多層1902a-1902c。例如多層1902a-1902c是由一種或多種不同材料層(如前面提及的不同金屬/金屬合金)堆疊起來的。在圖19中，多層1902a-1902c中的最外層1902a在區域1904處，也就是突點互連1512a與路由互連1506a連接處，被移除(採用化學蝕刻或平版印刷術)。在圖19中，最外層1902a採用不可軟焊的材料，突點互連1512a是焊料，其不會粘附在最外層1902a材料上。然而，第二層1902b是可軟焊的材料，突點互連1512a可粘附在其上。因此，在區域1904處從路由互連1506上移除最外層1902a材料，以使突點互連1512a可以粘著在第二層1902b上。此外，由於最外層1902a是不可軟焊的，且出現在區域1904外部的路由互連1506a上，因此它(最外層1902a)可以防止突點互連1512a的焊料向路徑1504a浸潤，從而在接線端604a處對晶片為生潛在的危害。
圖20是根據本發明又一實施例的部分積體電路區域2000的截面圖。
在圖20所示的實施例中，在路由互連1506a上區域2004處形成一個附加金屬層2002。在圖20中，突點互連1512a是焊料，它不會粘附到路由互連1506a的材料(其為不可軟焊的)上。然而，附加金屬層2002的材料是可軟焊的，因此突點互連1512a可以粘附在附加金屬層2002上。這樣，附加金屬層2002作為路由互連1506a在區域2004處的最外部可軟焊層，使得突點互連1512a通過通過附加金屬層2002粘著在路由互連1506a上。此外，不可軟焊的路由互連1506a可以防止突點互連1512a的焊料向路 徑1504a浸潤，對晶片產生潛在的危害。
在實施例中，突點互連1512的位置和/或尺寸可以有各種形式。例如，圖21是圖20所示的積體電路區域2000的截面圖。在圖21中，路徑1504a的開口具有最靠近突點互連1512a的邊緣位置2102。突點互連1512a具有最靠近路徑1504a的底部邊緣位置2104(例如當附加金屬層2002存在時，與附加金屬層2002的邊緣重合)。在圖21的實施例中，突點互連1512a未覆蓋在路徑1504a上(例如在圖21中未重疊在路徑1504a上)。此外，路徑邊緣位置2102與突點互連1512a底部邊緣位置2104之間的距離大於零。因此，路徑1504a與突點互連1512a是隔開的。
在另一實施例中，路徑與突點互連之間的距離為零，或者甚至可能重疊。例如，圖22示出了積體電路區域2200的截面圖，其中突點互連2202a粘著在路由互連1506a上，並覆蓋路徑1504a。事實上，在圖22中突點互連2202a完全覆蓋路徑1504a。如圖22所示，路徑1504a的開口有一個中心點2204。突點互連2202a的底部有一個中心點2206。路徑1504a的中心點2204與突點互連2202a底部的中心點2206之間的距離2208大於零。這樣，在一實施例中，路徑1504a和突點互連2202a可以重疊但在積體電路區域2200中不同心，即它們的中心點是相互錯開的。
此外，當重疊時，突點互連可以部分地或全部地充滿對應的路徑1504a。例如，在圖22所示的實施例中，突點互連2202a充滿路徑1504a。
在另一個實施例中，路徑和對應的突點互連可以隔開一段距離，但是路由互連可以設計成允許焊料從突點互連流到路徑(如在突點互連的回流焊期間)。例如，圖23示出了積體電路區域2300的截面圖，其中突點互連2302a粘著在路由互連2304a上。在圖23中，突點互連2302a與路徑1504a未重疊。如圖23所示，路由互連2304a包括第一部分2306、第二部分2308和第三部分2310。第一部分2306通過路徑1504a與接線端604a相連。第一突點互連2302a與第二部分2308相連。第三部分2310類似於絕緣層1502上形成的為線，其將第一和第二部分2306和2308連接到一起。第三部分2310的設計使得加在路由互連2304a的第二部分2308上的焊料 能夠流入路徑1504a(例如在突點互連2302a的回流焊期間)。這樣，第三部分2310的作用就像從第二部分2308到第一部分2306的焊料導管。
第三部分2310可以設計成各種形式，以控制從第二部分2308到第一部分2306的焊料的流速。圖24和25示出了第三部分2310的示例性實施例。圖24示出了路由互連2304a的俯視圖，其中第三部分2310的寬度2402大於路徑1504a的直徑2404。圖25示出了另一路由互連2304a的俯視圖，其中第三部分2310的寬度2502小於路徑1504a的直徑2404。這樣，圖24的實施例能使焊料流的流速更大，因為圖24中的第三部分2310相對於圖25中的第三部分2310更寬。而圖25的實施例能使焊料流的流速更小，因為圖25中的第三部分2310比圖24中的第三部分2310更窄。第三部分2310的寬度可以不斷縮小直到焊料基本上不流向路徑1504a。
以上描述了本發明的各種實施例，應當理解，其目的僅在於舉例說明，而沒有限制性。本領域的技術人員知悉，在不離開本發明的精神和範圍情況下，在形式上和細節上還可做各種的改變。因此，本發明的保護範圍不當僅局限於以上描述的任一實施例，而應該依照權利要求及其等同來限定。
圖14為流程圖，無元件符號說明

Claims (10)

  1. 一種形成積體電路封裝的方法，其特徵在於，包括：接收具有多個積體電路區域的晶圓，每個積體電路區域都具有在晶圓的表面配置成陣列的多個接線端；在晶圓上形成絕緣層；穿過絕緣層形成多個路徑，以實現到達每個積體電路區域的多個接線端的連通；在絕緣層上形成多個路由互連，使得多個路由互連中的每一個路由互連具有經由穿過絕緣層的對應路徑與對應的接線端相連的第一部分，在絕緣層上延伸的第二部分，以及一第三部分，每一路由互連的該第三部分連接於該第一部分與該第二部分之間，其中每一路由互連的該第一部分的外形為一環形，該環形形成於該絕緣層上，並環繞對應路徑，並且該環形的直徑大於該第三部分的寬度，每一路由互連的該第二部分的外形為一圓形，其中該圓形的直徑大於該第三部分的寬度；以及在多個路由互連上形成多個突點互連，使得每一個突點互連被連接至多個路由互連中對應的路由互連的第二部分。
  2. 如申請專利範圍第1項所述的形成積體電路封裝的方法，其中，形成多個路由互連包括：堆疊多層材料以形成每一個路由互連的第二部分；及在用於連接突點互連的區域，至少移除所述堆疊的多層材料的最外層。
  3. 如申請專利範圍第1項所述的形成積體電路封裝的方法，其中，形成多個路由互連包括：在每一個路由互連上用於連接突點互連的區域放置可軟焊材料。
  4. 如申請專利範圍第1項所述的形成積體電路封裝的方法，其中，形成多個路由互連包括形成具有經由第一路徑與對應的接線端相連的第一部分和在絕緣層上延伸的第二部分的第一路由互連；其中，在多個路由互連上形成多個突點互連包括形成與所述第一路由互連的第二部分相連的第一突點互連，其中第一路徑具有最靠近第一突點互連 的邊緣位置，而第一突點互連具有最靠近第一路徑的底部邊緣位置；及其中，形成第一突點互連包括形成未覆蓋第一路徑的第一突點互連，使得第一路徑邊緣位置與第一突點互連底部邊緣位置之間的距離大於零。
  5. 如申請專利範圍第1項所述的形成積體電路封裝的方法，其中，形成多個路由互連包括形成具有經由第一路徑與對應的接線端相連的第一部分和在絕緣層上延伸的第二部分的第一路由互連；及其中，在多個路由互連上形成多個突點互連包括形成與第一路由互連的第二部分相連的第一突點互連，並使第一突點互連覆蓋所述第一路徑。
  6. 如申請專利範圍第5項所述的形成積體電路封裝的方法，其中，所述第一路徑的開口部分具有一個中心點，所述第一突點互連底部也具有一個中心點，其中形成連接至第一路由互連的第二部分的第一突點互連包括：形成第一突點互連使得第一路徑的中心點與所述第一突點互連底部中心點之間沿第一路由互連的距離大於零。
  7. 一種積體電路封裝，其特徵在於，包括：積體電路晶片，其具有在積體電路晶片表面配置成陣列的多個接線端；積體電路晶片表面的絕緣層；多個路徑，其穿過所述絕緣層與所述多個接線端相連；多個路由互連，其中每一個路由互連具有第一部分、第二部分，以及第三部分，每個路由互連的第一部分經由對應的路徑與多個接線端中對應的一個接線端相連，每個路由互連的第二部分在所述絕緣層上延伸，每個路由互連的第三部分連接於該第一部分與該第二部分之間，其中每個路由互連的第一部分的外形為一環形，該環形形成於該絕緣層上，並環繞對應路徑，並且該環形的直徑大於該第三部分的寬度，每個路由互連的該第二部分的外形為一圓形，其中該圓形的直徑大於該第三部分的寬度；以及多個突點互連，其中每一個突點互連與多個路由互連中對應的一個路由互連的第二部分相連。
  8. 如申請專利範圍第7項所述的積體電路封裝，其中，所述每一個路由互連的第二部分包括堆疊起來的多個材料層，其中在用於連接突點互連的區域所述 堆疊的多層材料的最外層被移除。
  9. 如申請專利範圍第7項所述的積體電路封裝，其中，所述每一個路由互連的第二部分包括在用於連接突點互連的區域的最外層的可軟焊層。
  10. 一種晶圓級積體電路封裝結構，其特徵在於，包括：具有多個積體電路區域的晶圓，每個積體電路區域具有在晶圓表面配置成陣列的接線端；晶圓表面的絕緣層；穿過絕緣層的多個路徑，用於實現到達每個積體電路區域中多個接線端的連接；絕緣層上的多個路由互連，其中多個路由互連中的每一個路由互連具有經由對應路徑與對應的接線端相連的第一部分，在絕緣層上延伸的第二部分，以及一第三部分，第三部分連接於該第一部分與該第二部分之間，其中每個路由互連的第一部分的外形為一環形，該環形形成於該絕緣層上，並環繞對應路徑，並且該環形的直徑大於該第三部分的寬度，每個路由互連的該第二部分的外形為一圓形，其中該圓形的直徑大於該第三部分的寬度；及多個路由互連上的多個突點互連，其中多個突點互連中的每一個突點互連連接至多個路由互連中對應的路由互連的第二部分。
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