TWI390710B - 鰭式場效電晶體中之***閘極記憶體單元 - Google Patents
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Description
本發明概言之係關於半導體裝置且更具體而言係關於***閘極記憶體裝置。
例如非揮發性記憶體等某些類型之記憶體利用***閘極式電晶體來構建記憶體陣列中之記憶體單元。一具有***閘極式組態之電晶體包括用於控制記憶體單元之讀取及寫入操作的一控制閘極及一選擇閘極。
需要一種其記憶體單元具有***閘極式組態之改良記憶體。
下文提供對本發明實施方式的詳細說明。本說明旨在解說本發明而不應視為限定性說明。
圖1-15提供一包含實施為FinFET形式之***閘極記憶體單元之記憶體陣列之一實施例中一晶圓在其不同製造階段期間的視圖。
圖1係晶圓101之局部俯視圖。圖1顯示晶圓101包含兩個在晶圓101上沿一第一方向水平伸展之半導體鰭狀物105及107。在一實施例中,鰭狀物105與107為一種矽材料(例如單晶矽),但在其他實施例中亦可為其他半導體材料。晶圓101可包括在同一方向上伸展之其他鰭狀物(未顯示)。
在一實施例中,藉由根據圖1中所示之圖案將晶圓101上之一半導體層圖案化來形成鰭狀物105及107。在一實施例中,此種圖案化將包括於該半導體層上形成一層光阻劑(未顯示)並利用光刻技術將該光阻劑圖案化以形成一遮罩結構。隨後,根據該經圖案化之遮罩結構來蝕刻該半導體材料層。
在一實施例中,鰭狀物105及107可經摻雜以提供一第一導電類型。在一實施例中,可在將鰭狀物105及107圖案化之前摻雜該等鰭狀物。然而,在其他實施例中,則可在圖案化之後摻雜鰭狀物。
圖2係在鰭狀物105及107上形成一選擇閘極電介質203及在晶圓101上(包括在鰭狀物105及107上)形成一閘極材料層205之後晶圓101之局部側視剖視圖。在所示實施例中,電介質203位於鰭狀物105及107之頂部及側壁上。在一實施例中,藉由氧化鰭狀物105及107之材料來形成電介質203。在一實施例中,該電介質係氧化矽。然而,在其他實施例中,電介質203可藉由其他製程(例如沈積)來形成或由其他材料形成。
閘極材料層205用於在後續製程中形成***閘極式電晶體之選擇閘極。在一實施例中,層205包括多晶矽,但在其他實施例中亦可為其他選擇閘極材料(例如金屬)。在一實施例中,層205係藉由化學氣體沈積(CVD)製程沈積而成,但在其他實施例中亦可藉由其他製程來形成。
在所示實施例中,鰭狀物107及105位於介電層103(例如氧化矽)上。介電層103則位於一基板材料201(例如塊矽)上。然而,在其他實施例中,晶圓101亦可具有其他組態。
在一實施例中,鰭狀物105及107之高度為200奈米且寬度(例如圖2中所示寬度維)為500奈米。然而,在其他實施例中,該等鰭狀物亦可具有其他寬度、高度及/或長度,包括其他高度對寬度(例如圖2中所示鰭狀物105及107之寬度)之比率。
圖3係在已將層205圖案化以形成複數個具有圖3所示閘極結構303及305之選擇閘極結構後晶圓101之局部俯視圖。在所示實施例中,選擇閘極結構303及305沿一垂直於鰭狀物105及107之水平方向伸展。圖案化作業會暴露出介電層103之某些部分。
在圖3所示實施例中,在層205被移除之區域中移除閘極電介質203,以暴露出鰭狀物107及105之某些部分。
圖4及5係在形成電荷儲存層401及一控制閘極材料層403之後相對於圖3為不同視圖的晶圓101之局部側視剖視圖。在所示實施例中,電荷儲存層401包含嵌於電介質(例如氧化物及/或氮化物)材料之間的矽奈米晶體。然而,在其他實施例中,電荷儲存層401亦可包含其他材料,包括可用於儲存電荷以在記憶體單元中儲存資訊之其他類型之奈米簇(例如金屬奈米簇、其他半導體奈米晶體)、電荷儲存金屬、或電荷儲存電介質(例如氮化物、高K電介質)。
在一實施例中,層401係藉由CVD製程來形成,但在其他實施例中,亦可藉由其他製程來形成。
控制閘極材料層403形成於包括層401在內之晶圓101上。在一實施例中,控制閘極材料層403為藉由CVD製程而形成之多晶矽,但在其他實施例中,可為其他閘極材料(例如金屬)及/或藉由其他製程而形成。
圖4顯示晶圓101在一其中選擇閘極結構303覆蓋晶圓101之位置處之局部剖視側視圖。圖5顯示晶圓101在一不具有選擇閘極結構之位置處之側視圖。如在圖4中所示,在已將層205圖案化之後,在選擇閘極結構303上(及在例如305等其他選擇閘極結構上)形成層403。
圖6係在圖4及5所示之階段之後及在已將層403圖案化而形成控制閘極材料層403之控制閘極結構601和603之後晶圓101之局部俯視圖。如在圖6中所示,結構601及603在與結構303及305相同之水平方向上伸展。在所示實施例中,結構601及603分別覆蓋所有結構303及305,且分別具有大於結構303及305之寬度。
如在圖6中所示,將層403圖案化會暴露出分別位於鰭狀物105及107之汲極區域605及607上之電荷儲存層401。在一實施例中,在該階段之後移除層401之外露部分。
在一實施例中,在圖6所示之製造階段中對汲極區域605及607植入摻雜物(以提供p型導電率(例如硼),或者提供n型導電率(例如砷、磷))。
圖7顯示在將結構601圖案化以形成控制閘極材料層403之控制閘極結構711及713且將結構603圖案化以形成控制閘極材料層403之控制閘極結構717及719之後之局部俯視圖。在結構601及603之圖案化期間,亦圖案化結構303及305,其中結構303經圖案化而形成結構733及731且結構305經圖案化而形成結構735及737。在圖案化期間,亦移除層401之材料。
在圖7中,結構711覆蓋且寬於結構733,結構713覆蓋且寬於結構731。虛線741顯示結構713下面之結構731之範圍。結構713及731面對區域707及705之側壁垂直對齊。結構717覆蓋且寬於結構735。結構719覆蓋且寬於結構737。
將結構601、603、303及305圖案化而暴露出鰭狀物107之源極區域707及721上之閘極電介質203,暴露出鰭狀物105之源極區域705及725上之閘極電介質203,並暴露出層103。
在一實施例中,對源極區域707、705、721及725植入摻雜物,以使該等源極區域為一特定導電率類型(p型或n型)。在其中先前已對汲極區域605及607實施植入之實施例中,在進行圖案化以暴露出源極區域上面之電介質203時所用之遮罩(未顯示)在植入期間保持存在。然而,在其他實施例中,則對源極區域與汲極區域同時實施植入。對於彼等實施例,將在植入之前移除圖案化遮罩。
圖8-15進一步描述其中進一步處理控制閘極結構713、711、717及719以毗鄰鰭狀物之每一側壁形成單獨控制閘極結構之實施例。然而,對於其他實施例,則閘極結構713、711、717及719係如其在圖7中出現之方式加以利用,其中控制閘極包括一位於鰭狀物上面之部分。參見圖16及17所示實施例。
圖8及9顯示在晶圓101上形成一平坦材料層801之後晶圓101之局部剖視側視圖。圖8及9之視圖之位置顯示於圖7中。層801用於控制閘極結構713、711、717及719之進一步分離之部分中,以毗鄰鰭狀物結構之每一側壁形成單獨之控制閘極結構。
在一些實施例中,層801可由例如光阻劑、旋塗玻璃、或者一種有機減反射塗層材料製成。在一些實施例中,可藉由旋塗技術或者藉由CVD製程、隨後藉由化學機械拋光或回銲來形成層801。在一實施例中,層801可首先形成至一第一高度並隨後回蝕至圖8及9中所示之高度。在一實施例中,藉由習知之乾蝕刻或濕蝕刻技術來回蝕層801。在其他實施例中,則可藉由將材料層801沈積至圖8及9中所示之高度來形成層801之最終結構。
在圖8及9所示實施例中,層801之高度使結構713之頂部在鰭狀物107及105上方外露。
在一些實施例中,可在形成平坦層801之前在結構711、713、717及719上面形成一層氮化物(例如未顯示)或其他材料。
圖10及11顯示在已移除控制閘極結構711、713、717及719中位於鰭狀物105及107上面之部分之後晶圓101之局部剖視側視圖。在圖10及11所示實施例中,移除結構713中位於鰭狀物105及107上面之部分,以形成控制閘極結構1003、1001、及1005。在一些實施例中,藉由在鰭狀物105及107上面實施非研磨性蝕刻(例如濕蝕刻或乾蝕刻)來移除控制閘極結構之外露部分。在所示實施例中,利用電荷儲存層401作為結構711、713、717及719之多晶矽蝕刻終點。
圖12及13顯示在移除平坦層801之後分別在與圖10及11相同之位置處晶圓101之局部剖視側視圖。
此等用於移除半導體鰭狀物上面之閘極材料之製程之實例可見於第6,903,967號美國專利中,其與本發明具有共同受讓人,且以引用方式全部併入本文中。然而,亦可藉由其他習知方法(例如包括利用研磨性蝕刻)來移除鰭狀物105及107上面之閘極材料。
在其他實施例中,可在將結構601及603圖案化(例如圖6中所示之階段)之前移除鰭狀物上面之控制閘極結構材料。在此等實施例之實例中,將在移除鰭狀物105及107上面之控制閘極材料之前進行汲極區域607及605之植入。
圖14係在圖12及13所示階段之後且在形成控制閘極結構、源極區域及汲極區域之觸點之後,晶圓101之局部俯視圖。在圖14所示實施例中,已移除了結構711、713、717及719中位於鰭狀物105及107上面之部分。應注意,結構733,731、735及737中位於鰭狀物105及107上面之部分仍保持存在(如由鰭狀物結構上面之虛線所示)。
在圖14所示實施例中,形成分別用於連接至汲極區域607及605之觸點1405及1407。形成分別用於連接至源極區域707、705、721及725之觸點1401、1403、1409及1411。觸點1413、1415及1417分別連接至控制閘極結構1003、1001及1005。此外,觸點1421、1423及1425分別連接至控制閘極結構1461、1463及1465。
在一實施例中,藉由如下方式來形成觸點:於晶圓101上面沈積一介電材料(例如氧化矽、TEOS)層(未顯示),將該介電材料層圖案化,在某些位置上蝕刻穿透介電材料及電荷儲存層401之孔,並隨後將該等孔填充以觸點材料(例如鎢),在一些實施例中包括障蔽層。然而,在其他實施例中,亦可藉由其他製程及/或自其他材料形成觸點。
在一些實施例中,可在形成觸點之前移除層401之外露部分(例如位於汲極區域607及605上面之部分)。
圖15顯示晶圓101之局部剖視俯視圖。在圖15之視圖中,在局部剖切鰭狀物107及選擇閘極結構731之平面處顯示鰭狀物107。
由於移除鰭狀物107上面之控制閘極材料而形成獨立之控制閘極結構1003及1001,因而如在圖15中所示,以兩個FinFET***閘極式電晶體來構建兩個記憶體單元。通常,一FinFET包括一構建於一半導體鰭狀物(例如107)中之通道區域(例如通道區域1523及1525),其中該通道區域包括一沿鰭狀物之側壁定位之部分。該通道區域使載子(例如對於N通道裝置而言為電子,而對於P通道裝置而言為電洞)在鰭狀物中沿大體水平方向(例如自源極區域707至汲極區域607)輸送。在所示實施例中,一第一FinFET 1501具有一通道區域1525,通道區域1525包含一沿側壁1519定位之部分,且一第二FinFET 1503具有一通道區域1523,通道區域1523包含一沿側壁1521定位之部分。在其他實施例中,該等通道區域可延伸入鰭狀物中不同之尺寸。
在所示實施例中,***閘極式FinFET 1503在電荷儲存層401中包含一電荷儲存位置1507,且FinFET 1501電荷層401中具有一電荷儲存位置1505。在一實施例中,一電荷儲存位置能夠儲存電荷,在得到程式化時,該電荷會影響其各自FinFET之電壓臨限值。在一實施例中,可藉由源極側注入(SSI)程式化技術將電荷儲存位置1507及1505程式化。在一種用於將位置1507程式化之SSI技術之一實施例中,對選擇閘極結構731施加一正電壓(例如+5伏),對控制閘極結構1003施加一正閘極電壓(例如+7伏),對汲極區域607施加一正電壓(例如+5伏),且對源極區域707施加大體0伏。在該程式化期間,電子自源極區域707穿過FinFET 1503之通道區域1523到達汲極區域607。該等電子中之某些在選擇閘極與控制閘極之間間隙中得到加速且加速進入電荷儲存位置1507中。在將電荷儲存位置1507程式化期間,對控制閘極結構1001施加一接地電壓,以使沒有載子在通道區域1525中流動且電荷不注入電荷儲存位置1505內。在其他實施例中,可利用其他程式化電壓。在其他實施例中,可利用其他類型之程式化技術。
為讀取電荷儲存位置1507,對選擇閘極結構731施加一讀取正電壓(例如+5伏電壓),對控制閘極結構1003施加一正電壓(例如+3伏),對源極區域707施加大體0伏,且將汲極區域607耦接至一感測放大器(未顯示)。在其他實施例中,可利用其他讀取技術,包括使用其他電壓。
在一些實施例中,由於在FinFET中利用電荷儲存位置,因而可有利地在更小之區域中構建由一特定記憶體單元數量構成之***閘極式記憶體單元陣列。而先前技術***閘極式記憶體單元陣列可因其平面組態而佔用更大之空間。
此外,在FinFET中利用***閘極式組態可允許在程式化期間利用更低之功率,乃因與構建於FinFET中之其他類型先前技術記憶體單元相反,可使用SSI技術。另外,由於使用SSI程式化技術,FinFET中之***閘極組態可允許更快地程式化。因此,本文所示或所述實施例能夠在一利用FinFET電晶體之記憶體中獲得SSI程式化之優點。
對於其中控制閘極結構包含位於鰭狀物上面之材料之替代實施例中(例如參見圖16及17所示實施例),控制閘極結構1003及1005將與鰭狀物107上面之控制閘極材料相連並續接。對於該等實施例,電荷儲存位置將包含位置1507及1505二者,乃因該等位置將不能獨立地程式化。
圖16係在一其中控制柵極包含位於鰭狀物上面之材料之替代實施例中,晶圓101之局部俯視圖。在圖16所示實施例中,控制閘極結構711、713、717及719包含位於鰭狀物105及107上面之部分。對於此種組態,記憶體單元之每一電荷儲存位置皆包含與鰭狀物中兩個對置側壁之每一側相鄰之位置。關於圖15所示替代實施例,參見上文之論述。
在圖16所示實施例中,觸點1601、1603、1609及1611分別連接至源極區域707、705、721及725。觸點1605及1607分別連接至汲極區域607及605。
在圖16所示實施例中,在鰭狀物107與105之間不存在用於結構711、713、717及719之觸點,乃因由於該等結構在鰭狀物上連續,因而可在該等結構之端部位置處形成該等結構之觸點。
對於圖14及16所示實施例,可使晶圓101經受進一步處理,以形成其他習知結構,例如包含互連線及層間電介質之互連線層、鈍化層、及外部連接器(例如銲墊)。此後,可將晶圓101單分(例如使用鋸)成單獨之積體電路並加以附裝而形成積體電路封裝。
圖17係圖16中所示陣列之電路圖,其中控制閘極包含位於鰭狀物上面之材料且電荷儲存位置包含毗鄰鰭狀物之對置側壁之位置。
在圖17中,記憶體單元1701及1705構建於鰭狀物107中,且記憶體單元1703及1707構建於鰭狀物105中。結構713用作記憶體單元1701及1703之控制閘極,且結構717用作記憶體單元1705及1707之控制閘極。結構731用作記憶體單元1701及1703之選擇閘極,且結構735用作記憶體單元1705及1705之選擇閘極。一第一字線(WL0)包含結構731及713。一第二字線WL1包含結構717及735。位元線BL0連接至觸點1605,且位元線BL1連接至觸點1607。源極線SL0連接至源極觸點1601及1603。源極線SL1連接至源極觸點1609及1611。
圖18係圖14中所示陣列之電路圖。對於該陣列而言,控制閘極結構不包括位於鰭狀物上面之材料且在鰭狀物上不連續。然而,圖18所示陣列所構建之單位面積位元數量為圖17所示實施例之兩倍,乃因可使獨立之電荷儲存位置經定位而毗鄰於鰭狀物之對置側壁。參見對圖15中所示實施例之說明。
在圖18中,記憶體單元1803、1805、1807及1809構建於鰭狀物107中,且記憶體單元1811、1813、1815及1817構建於鰭狀物105中。
結構731用作記憶體單元1803、1805、1811及1813之選擇閘極及一第一字線WL00。結構735用作記憶體單元1807、1809、1815及1817之選擇閘極及一第二字線WL01。結構1003用作記憶體單元1803之控制閘極。結構1001用作記憶體單元1805及1811之控制閘極。結構1005用作記憶體單元1813之控制閘極。結構1461用作記憶體單元1807之控制閘極。結構1463用作記憶體單元1809及1815之控制閘極。結構1465用作記憶體單元1817之控制閘極。一第一控制閘極線CG0經由觸點1413耦接至結構1003並經由觸點1421耦接至結構1461。一第二控制閘極線CG1經由觸點1415耦接至結構1001並經由觸點1423耦接至結構1463。一第三控制閘極線CG2經由觸點1417耦接至結構1005並經由觸點1425耦接至結構1465。
一第一源極線SL00連接至源極觸點1401及1403。一第二源極線SL01連接至源極觸點1409及1411。一第一位元線BL00連接至汲極觸點1405,且一第二位元線BL01連接至汲極觸點1407。
圖17及18所示實施例可包含其他習知控制電路(未顯示),包括線路驅動器及感測放大器,以用於施加電壓及/或電流來讀取、擦除及程式化該等陣列中之記憶體單元。
其他實施例可具有其他組態,包括其他源極及汲極組態。舉例而言,參見圖14,半導體鰭狀物之半導體材料可延伸於源極區域707與源極區域705之間,且半導體材料可延伸於源極區域721與源極區域725之間。
圖14所示實施例顯示一種兩記憶體單元結構,其中選擇閘極結構731用作兩個記憶體單元(例如1811及1813(參見圖18))之選擇閘極,該兩個記憶體單元包含位於鰭狀物(e.g.105)每一側上之單獨控制閘極結構(1001,1005)。然而,在其他實施例中,可構建一如下之兩記憶體單元結構:其中對該兩個記憶體單元之控制閘極利用該控制閘極結構且該兩個記憶體單元包含位於鰭狀物每一側上之單獨選擇閘極。
在所示實施例中,顯示層401仍存留於圖12及13之視圖中鰭狀物105及107上面。然而,在其他實施例中,可在各個製造階段期間移除電荷儲存層之某些部分。在一實施例中,可在將層405圖案化之後移除電荷儲存層401之某些部分。參見圖8所示實施例。此外,可在形成層403之前移除層401中位於鰭狀物105及107上面之部分。
在一實施例中,一記憶體裝置包括一具有一第一側壁及一通道區域之第一半導體鰭狀物。該通道區域包含一沿第一側壁之部分並位於一源極區域與一汲極區域之間。載子在通道區域中大體水平地行進。該記憶體裝置包含一選擇閘極結構,該選擇閘極結構包含一與該第一側壁之第一部分毗鄰並與該通道區域沿該第一側壁之第一部分毗鄰之部分。該記憶體裝置包含一電荷儲存結構,該電荷儲存結構具有一第一部分,該第一部分與該第一側壁之第二部分毗鄰並與該通道區域沿該第一側壁之第二部分毗鄰。該記憶體裝置包括一控制閘極結構,該控制閘極結構具有一與該電荷儲存結構之第一部分毗鄰之第一部分。
在另一實施例中,一種記憶體裝置包括:一第一半導體鰭狀物,其具有一第一側壁及一第二側壁、一汲極區域、一源極區域、一位於該源極區域與該汲極區域之間並沿該第一側壁之第一通道、一位於該源極區域與該汲極區域之間並沿該第二側壁之第二通道。載子在第一通道區域與第二通道區域中大體水平地行進。該記憶體裝置沿第一側壁之第一部分及沿第二側壁之第一部分包含一閘極電介質。該記憶體裝置亦包含:一位於該閘極電介質上之選擇閘極結構;一沿第一側壁之第二部分及沿第二側壁之第二部分之第一儲存層;一第一控制閘極結構,其具有一沿第一側壁之第二部分與第一儲存層毗鄰之第一部分;及一第二控制閘極結構,其具有一沿第二側壁之第二部分與第一儲存層毗鄰之第一部分。
在另一實施例中,一種製作半導體裝置之方法包括在一晶圓上形成一半導體鰭狀物。該半導體鰭狀物具有一第一側壁及一與該第一側壁相對置之第二側壁。該方法包括:在該晶圓上,包括在該半導體鰭狀物上,形成一選擇閘極材料層;在該晶圓上,包括在該半導體鰭狀物上,形成一電荷儲存材料層;在該晶圓上,包括在該半導體鰭狀物上,形成一控制閘極材料層;及形成一選擇閘極結構。形成該選擇閘極結構包括將該選擇閘極材料層圖案化。該選擇閘極結構包括一與該第一側壁之一第一部分毗鄰之第一部分。該電荷儲存材料層包括一與該第一側壁之一第二部分毗鄰之部分。該方法包括形成一控制閘極結構。形成該控制閘極結構包括將該控制閘極材料層圖案化。該控制閘極結構包括一與該電荷儲存材料層中毗鄰該第一側壁之第二部分之部分相毗鄰之第一部分。該半導體鰭狀物包括一第一通道區域。該第一通道區域包括一沿該第一側壁之部分。載子在該第一通道區域中大體水平地行進。該第一通道區域中一沿該第一側壁之第一部分經定位而毗鄰於該選擇閘極結構。該第一通道區域中一沿該第一側壁之第二部分經定位而毗鄰於該電荷儲存材料層之該部分。
儘管本文已顯示及闡述本發明之具體實施例,但熟習此項技術者應瞭解,根據本發明之教示內容,可對本發明做進一步之改變及修改,此並不背離本發明及其更寬廣之態樣,且因此,隨附申請專利範圍欲將所有此等仍歸屬於本發明之真實精神及範疇內之改變及修改涵蓋於其範圍內。
101...晶圓
103...介電層
105...半導體鰭狀物
107...半導體鰭狀物
201...基板材料
203...電介質
205...閘極材料層
303...閘極結構
305...閘極結構
401...電荷儲存層
403...控制閘極材料層
601...控制閘極結構
603...控制閘極結構
605...汲極區域
607...汲極區域
705...源極區域
707...源極區域
711...結構
713...結構
717...結構
719...結構
721...源極區域
725...源極區域
731...結構
733...結構
735...結構
737...結構
801...平坦材料層
1001...控制閘極結構
1003...控制閘極結構
1005...控制閘極結構
1401...觸點
1403...觸點
1405...觸點
1407...觸點
1409...觸點
1411...觸點
1413...觸點
1415...觸點
1417...觸點
1421...觸點
1423...觸點
1425...觸點
1461...控制閘極結構
1463...控制閘極結構
1465...控制閘極結構
1501...第一FinFET
1503...第二FinFET
1505...電荷儲存位置
1507...電荷儲存位置
1519...側壁
1521...側壁
1523...通道區域
1525...通道區域
1601...觸點
1603...觸點
1605...觸點
1607...觸點
1609...觸點
1611...觸點
1701...記憶體單元
1703...記憶體單元
1705...記憶體單元
1707...記憶體單元
1803...記憶體單元
1805...記憶體單元
1807...記憶體單元
1809...記憶體單元
1811...記憶體單元
1813...記憶體單元
1815...記憶體單元
1817...記憶體單元
BL0...位元線
BL00...第一位元線
BL01...第二位元線
BL1...位元線
CG0...第一控制閘極線
CG1...第二控制閘極線
CG2...第三控制閘極線
SL0...源極線
SL00...第一源極線
SL01...第二源極線
SL1...源極線
WL0...第一字線
WL00...第一字線
WL01...第二字線
WL1...第二字線
熟習此項技術者藉由參照附圖可更佳地瞭解本發明並易知本發明之眾多目的、特點及優點。
圖1係根據本發明之一實施例一晶圓在其製造中的一階段期間之局部俯視圖;圖2係根據本發明之一實施例一晶圓在其另一製造階段期間之局部剖視側視圖;圖3係根據本發明之一實施例一晶圓在其另一製造階段期間之局部俯視圖;圖4係根據本發明之一實施例一晶圓在其另一製造階段期間之局部剖視側視圖;圖5係根據本發明之一實施例一晶圓在其另一製造階段期間之另一局部剖視側視圖;圖6係根據本發明之一實施例一晶圓在其另一製造階段期間之局部俯視圖;圖7係根據本發明之一實施例一晶圓在其另一製造階段期間之局部俯視圖;圖8係根據本發明之一實施例一晶圓在其另一製造階段期間之局部剖視側視圖;圖9係根據本發明之一實施例一晶圓在其另一製造階段期間之另一局部剖視側視圖;圖10係根據本發明之一實施例一晶圓在其另一製造階段期間之局部剖視側視圖;圖11係根據本發明之一實施例一晶圓在其另一製造階段期間之另一局部剖視側視圖;圖12係根據本發明之一實施例一晶圓在其另一製造階段期間之局部剖視側視圖;圖13係根據本發明之一實施例一晶圓在其另一製造階段期間之另一局部剖視側視圖;圖14係根據本發明之一實施例一晶圓在其另一製造階段期間之局部俯視圖;圖15係根據本發明之一實施例一晶圓在其另一製造階段期間之局部剖視俯視圖;圖16係根據本發明另一實施例一晶圓在其另一製造階段期間之局部俯視圖;圖17係根據本發明之一實施例一記憶體陣列之電路圖;圖18係根據本發明之一實施例一記憶體陣列之電路圖。
除非另有說明,不同附圖中所用相同參考符號皆指示相同之項。圖中所示形體未必係按比例繪製。
101...晶圓
103...介電層
105...半導體鰭狀物
107...半導體鰭狀物
401...電荷儲存層
403...控制閘極材料層
605...汲極區域
607...汲極區域
705...源極區域
707...源極區域
711...結構
713...結構
717...結構
719...結構
721...源極區域
725...源極區域
731...結構
733...結構
735...結構
737...結構
1001...控制閘極結構
1003...控制閘極結構
1005...控制閘極結構
1401...觸點
1403...觸點
1405...觸點
1407...觸點
1409...觸點
1411...觸點
1413...觸點
1415...觸點
1417...觸點
1421...觸點
1423...觸點
1425...觸點
1461...控制閘極結構
1463...控制閘極結構
1465...控制閘極結構
Claims (23)
- 一種記憶體裝置,其包括:一第一半導體鰭狀物,其具有一第一側壁及一通道區域,其中該通道區域包括一沿該第一側壁之部分並位於一源極區域與一汲極區域之間,其中載子在該通道區域中大體水平地行進;一選擇閘極結構,其包括一與該第一側壁之一第一部分毗鄰及與該通道區域中沿該第一側壁之一第一部分毗鄰之部分;一電荷儲存結構,其具有一第一部分,該第一部分與該第一側壁之一第二部分毗鄰及與該通道區域中沿該第一側壁之一第二部分毗鄰;及一控制閘極結構,其具有一與該電荷儲存結構之該第一部分毗鄰之第一部分。
- 如請求項1之記憶體裝置,其進一步包括:其中該第一半導體鰭狀物具有一與該第一側壁對置之第二側壁,該第二側壁包括一第二通道區域,該第二通道區域包括一沿該第二側壁之部分,其中載子在該第二通道區域中大體水平地行進;其中該選擇閘極結構包括一第二部分,該第二部分與該第二側壁之一第一部分毗鄰及與該第二通道區域中沿該第二側壁之一第一部分毗鄰;一第二電荷儲存結構,其具有一第一部分,該第一部分與該第二側壁之一第二部分毗鄰及與該第二通道區域中沿該第二側壁之一第二部分毗鄰;及一第二控制閘極結構,其具有一與該第二電荷儲存結構之該第一部分毗鄰之第一部分。
- 如請求項2之記憶體裝置,其進一步包括:一大體平行於該第一半導體鰭狀物伸展之第二半導體鰭狀物,其中該第二半導體鰭狀物具有一第一側壁及一第三通道區域,其中該第三通道區域包括一沿該第二半導體鰭狀物之該第一側壁之部分且位於一源極區域與一汲極區域之間,其中載子在該第三通道區域中大體水平地行進;及其中該選擇閘極結構包括一第三部分,該第三部分與該第二半導體鰭狀物之該第一側壁之一第一部分毗鄰及與該第三通道區域中沿該第二半導體鰭狀物之該第一側壁之一第一部分毗鄰;一第三電荷儲存結構,其具有一第一部分,該第一部分與該第二半導體鰭狀物之該第一側壁之一第二部分毗鄰及與該第三通道區域中沿該第二半導體鰭狀物之該第一側壁之一第二部分毗鄰;其中一第一控制閘極結構具有一與該第三電荷儲存結構之該第一部分毗鄰之第二部分。
- 如請求項2之記憶體裝置,其中:該控制閘極結構及該通道區域用作一第一記憶體單元之一控制閘極及一通道區域;該第二控制閘極結構及該第二通道區域用作一第二記憶體單元之一控制閘極及一通道區域。
- 如請求項4之記憶體裝置,其中該電荷儲存結構及該第二電荷儲存結構電荷儲存材料層係以一電荷儲存材料層予以構建。
- 如請求項1之記憶體裝置,其中該電荷儲存結構係以一包含被介電材料環繞之奈米簇之層予以構建。
- 如請求項1之記憶體裝置,其中該第一半導體鰭狀物位於一平坦絕緣表面上,其中該第一半導體鰭狀物包含單晶矽。
- 如請求項1之記憶體裝置,其中:該第一半導體鰭狀物進一步包括一第二通道區域,該第二通道區域包含一沿該第一半導體鰭狀物之該第一側壁之部分,該第一半導體鰭狀物包含一位於該通道區域與該第二通道區域之間之電流端子區域,其中該第二通道區域包含一沿該第一側壁之部分,其中載子在該第二通道區域中大體水平地行進;一第二選擇閘極結構,其包括一與該第一側壁之一第三部分毗鄰及與該第二通道區域中沿該第一側壁之一第一部分毗鄰之部分;一第二電荷儲存結構,其具有一第一部分,該第一部分與該第一側壁之一第四部分毗鄰及與該第二通道區域中沿該第一側壁之一第二部分毗鄰;及一第二控制閘極結構,其具有一與該第二電荷儲存結構之該第一部分毗鄰之第一部分。
- 如請求項1之記憶體裝置,其中:該源極區域位於該第一半導體鰭狀物中,且該汲極區域位於該半導體鰭狀物中。
- 如請求項1之記憶體裝置,其中:該第一半導體鰭狀物具有一與該第一側壁對置之第二側壁;該選擇閘極結構包括一與該第二側壁之一第一部分毗鄰之第二部分;一第二電荷儲存結構,其具有一沿該第二側壁之一第二部分之第一部分;該控制閘極結構具有一與該第二電荷儲存結構之該第一部分毗鄰之第二部分。
- 如請求項10之記憶體裝置,其進一步包括:一大體平行於該第一半導體鰭狀物伸展之第二半導體鰭狀物,其中該第二半導體鰭狀物具有一第一側壁及一第二通道區域,其中該第二通道區域包括一沿該第二半導體鰭狀物之該第一側壁之部分,其中載子在該第二半導體鰭狀物之該第二通道區域中大體水平地行進;一第二電荷儲存結構,其具有一第一部分,該第一部分沿該第二半導體鰭狀物之該第一側壁之一第二部分且與該通道區域中沿該第二半導體鰭狀物之該第一側壁之一第二部分毗鄰;其中該選擇閘極結構包括一第三部分,該第三部分與該第二半導體鰭狀物之該第一側壁之一第一部分毗鄰及與該通道區域中沿該第二半導體鰭狀物之該第一側壁之一第一部分毗鄰;及其中該控制閘極結構具有一第三部分,該第三部分與該第二半導體鰭狀物之該第一側壁之該第二部分毗鄰及與該通道區域中沿該第二半導體鰭狀物之該第一側壁之該第二部分毗鄰;其中該第二電荷儲存結構之該第一部分設置於該第二半導體鰭狀物之該第一側壁與該控制閘極結構之該第三部分之間。
- 如請求項1之記憶體裝置,其中該控制閘極結構包括一位於該選擇閘極結構之一部分上面之部分。
- 如請求項1之記憶體裝置,其進一步包括一位於該控制閘極結構與該第一半導體鰭狀物之間之電介質。
- 如請求項1之記憶體裝置,其進一步包括:其中該第一半導體鰭狀物具有一與該第一側壁對置之第二側壁,該第二側壁包括一第二通道區域,該第二通道區域包括一沿該第二側壁之部分,其中載子在該第二通道區域中大體水平地行進;一第二選擇閘極結構,其具有一與該第二側壁之一第一部分毗鄰及與該第二通道區域中沿該第二側壁之第一部分毗鄰之一部分;一第二電荷儲存結構,其具有一第一部分,該第一部分與該第二側壁之一第二部分毗鄰及與該第二通道區域中沿該第二側壁之一第二部分毗鄰;及其中該控制閘極結構包括一第二部分,該第二部分與該第二電荷儲存結構之該第一部分毗鄰。
- 一種記憶體裝置,其包括:一第一半導體鰭狀物,其具有一第一側壁及一第二側壁、一汲極區域、一源極區域、一位於該源極區域與該汲極區域之間並沿該第一側壁之第一通道、一位於該源極區域與該汲極區域之間並沿該第二側壁之第二通道,載子在該第一通道區域及該第二通道區域中大體水平地行進;一沿該第一側壁之一第一部分及沿該第二側壁之一第一部分之閘極電介質;一位於該閘極電介質上之選擇閘極結構;一沿該第一側壁之一第二部分及沿該第二側壁之一第二部分之第一儲存層;一第一控制閘極結構,其具有一沿該第一側壁之該第二部分與該第一儲存層毗鄰之第一部分;及一第二控制閘極結構,其具有一沿該第二側壁之該第二部分與該第一儲存層毗鄰之第一部分。
- 一種用於製作一半導體裝置之方法,該方法包括:在一晶圓上形成一半導體鰭狀物,該半導體鰭狀物具有一第一側壁及一與該第一側壁對置之第二側壁;在該晶圓上,包括在該半導體鰭狀物上,形成一選擇閘極材料層;在該晶圓上,包括在該半導體鰭狀物上,形成一電荷儲存材料層;在該晶圓上,包括在該半導體鰭狀物上,形成一控制閘極材料層;形成一選擇閘極結構,其中該形成該選擇閘極結構包括將該選擇閘極材料層圖案化,其中該選擇閘極結構包括一與該第一側壁之一第一部分毗鄰之第一部分;其中該電荷儲存材料層包括一與該第一側壁之一第二部分毗鄰之部分;形成一控制閘極結構,其中該形成該控制閘極結構包括將該控制閘極材料層圖案化,該控制閘極結構包括一第一部分,該第一部分與該電荷儲存材料層中毗鄰該第一側壁之一第二部分之該部分毗鄰;其中該半導體鰭狀物包括一第一通道區域,該第一通道區域包括一沿該第一側壁之部分,其中載子在該第一通道區域中大體水平地行進,其中該第一通道區域中沿該第一側壁之一第一部分經定位而毗鄰於該選擇閘極結構,其中該第一通道區域中沿該第一側壁之一第二部分經定位而毗鄰於該電荷儲存材料層之該部分。
- 如請求項16之方法,其中:該將該選擇閘極材料層圖案化包括留下該選擇閘極材料層中與該第二側壁之一第一部分毗鄰之一部分;該電荷儲存材料層包括一與該第二側壁之一第二部分毗鄰之第二部分;該將該控制閘極材料層圖案化包括留下該控制閘極材料層中與該電荷儲存材料層之該第二部分毗鄰之一部分。
- 如請求項16之方法,其中:該選擇閘極結構包含一與該第二側壁之一第一部分毗鄰之第二部分;其中該電荷儲存材料層包含一與該第二側壁之一第二部分毗鄰之第二部分;該控制閘極結構包含一與該電荷儲存材料層之該第二部分毗鄰之第二部分。
- 如請求項16之方法,其中該選擇閘極結構包含一與該第二側壁之一第一部分毗鄰之第二部分,且其中該電荷儲存材料層包含一與該第二側壁之一第二部分毗鄰之第二部分,且該控制閘極材料層包含一與該電荷儲存材料層之該第二部分毗鄰之第二部分,該方法進一步包括:自該半導體鰭狀物之頂部上移除該控制閘極材料層之一部分,該移除使該控制閘極結構之該第一部分自該控制閘極材料層之該第二部分分離。
- 如請求項16之方法,其中在該將該選擇閘極材料層圖案化之後實施該形成一電荷儲存材料層。
- 如請求項16之方法,其中:該形成該選擇閘極結構包括將該選擇閘極材料層第二次圖案化,其中該第二次圖案化包括形成該選擇閘極材料層之一側壁,其中該選擇閘極材料層之該側壁與該控制閘極材料層之一側壁垂直地對齊。
- 如請求項16之方法,其中:該在該晶圓上形成一第一半導體鰭狀物係與在該晶圓上形成一第二半導體鰭狀物同時地實施,該第二半導體鰭狀物大體平行於該第一半導體鰭狀物伸展,該第二半導體鰭狀物具有一第一側壁及一與該第一側壁對置之第二側壁,該第二半導體鰭狀物包含一第二通道區域;該選擇閘極結構包括一第二部分,該第二部分與該第二半導體鰭狀物之該第一側壁之一第一部分毗鄰及與該第二通道區域中沿該第二半導體鰭狀物之該第一側壁之一第一部分毗鄰;該電荷儲存材料層包括一第二部分,該第二部分與該第二半導體鰭狀物之該第一側壁之一第二部分毗鄰及與該第二通道區域中沿該第一側壁之一第二部分毗鄰;該控制閘極結構包括一第二部分,該第二部分與該電荷儲存材料層之該第二部分毗鄰。
- 如請求項16之方法,其中該電荷儲存材料層包含嵌於介電材料中之奈米簇。
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US8288756B2 (en) * | 2007-11-30 | 2012-10-16 | Advanced Micro Devices, Inc. | Hetero-structured, inverted-T field effect transistor |
US8193055B1 (en) * | 2007-12-18 | 2012-06-05 | Sandisk Technologies Inc. | Method of forming memory with floating gates including self-aligned metal nanodots using a polymer solution |
US7723186B2 (en) * | 2007-12-18 | 2010-05-25 | Sandisk Corporation | Method of forming memory with floating gates including self-aligned metal nanodots using a coupling layer |
US7939880B2 (en) * | 2008-04-15 | 2011-05-10 | Freescale Semiconductor, Inc. | Split gate non-volatile memory cell |
US7923328B2 (en) * | 2008-04-15 | 2011-04-12 | Freescale Semiconductor, Inc. | Split gate non-volatile memory cell with improved endurance and method therefor |
US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
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US9087913B2 (en) | 2012-04-09 | 2015-07-21 | Freescale Semiconductor, Inc. | Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic |
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US9059292B2 (en) | 2012-08-02 | 2015-06-16 | International Business Machines Corporation | Source and drain doping profile control employing carbon-doped semiconductor material |
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US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
US9112047B2 (en) * | 2013-02-28 | 2015-08-18 | Freescale Semiconductor, Inc. | Split gate non-volatile memory (NVM) cell and method therefor |
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US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
US8932925B1 (en) | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
US9136129B2 (en) | 2013-09-30 | 2015-09-15 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology |
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US9129855B2 (en) | 2013-09-30 | 2015-09-08 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
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US9379222B2 (en) | 2014-05-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell |
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CN113314537A (zh) * | 2015-12-18 | 2021-08-27 | 株式会社佛罗迪亚 | 存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法 |
US10037912B2 (en) * | 2016-12-14 | 2018-07-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing the same |
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Family Cites Families (9)
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US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
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Legal Events
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MM4A | Annulment or lapse of patent due to non-payment of fees |