TWI390541B - 在封裝之後聯合測試工作組之受控自我修復 - Google Patents

在封裝之後聯合測試工作組之受控自我修復 Download PDF

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Description

在封裝之後聯合測試工作組之受控自我修復
本發明之實施例係關於記憶體之自我修復，及更明確地說係關於在封裝之後IEEE 1149.1(JTAG)之受控自我修復。
含有記憶體之半導體記憶體裝置及其他半導體裝置的製造係一種有瑕疵的製程。在該製造製程中的該等瑕疵不可避免地導致該等半導體裝置本身之瑕疵。此類瑕疵可能顯露其本身為例如半導體結晶缺陷或電連接器中斷。自然地，該等半導體裝置中的此類瑕疵可導致從包含於此類半導體裝置內之記憶體單元中儲存及擷取資料的錯誤。鑒於這個原因，在製造之後及在將此類裝置銷售給廠商及其他終端使用者用於電子系統中之前，測試在一半導體裝置上之每一個記憶體單元係有必要的。
起初，半導體及記憶體裝置測試僅係為了鑒別之後將被摒棄的缺陷裝置。然而，隨著記憶體單元密度增大，含有記憶體單元的裝置之故障率可變得無法忍受之大，導致摒棄過多之裝置。為改善裝置之產量，已開發多種用於修復缺陷裝置的方法。更具體地說，具有可修復記憶體之半導體裝置通常包含記憶體單元之冗餘列或行。在此類裝置測試期間，該等缺陷列或行或單元之該等位址被確定並救回。然後這些缺陷記憶體列、行或單元被該等冗餘列、行之一有效地替代。這通常經由熔絲或反熔絲(下文將統稱為"熔絲")之使用而完成，這些熔絲係被使用以在該記憶體 或其相關解碼器內產生斷開及閉合電路路徑。經由一雷射之使用，在電連接該等冗餘單元於其位置時，熔絲之一合適組合可被"燒斷"從而電隔離缺陷單元。
最常見的是，半導體裝置之測試及修復都係經由實體連接至各個記憶體晶粒的複合測試設備之使用而完成。此外，該等裝置之測試完成於設備之一部分，修復完成於另一部分係常見的。顯然，當該等裝置須從一台機移動至另一台時，該等裝置之測試、修復及之後的重測試需花費大量時間。為解決這個問題，測試及修復電路可被內建於該半導體裝置本身中。在含有記憶體之半導體裝置內的內建自我測試(BIST)及內建自我修復(BISR)性能可以一種有效利用時間之方式增加裝置產量。
先前技術中使用BIST及BISR之半導體裝置的確認及修復通常仍需要使用一測試機器。該測試機器被使用以電接合一裝置晶粒。一旦該測試機器被連接，該機器被使用以發佈一測試模式命令至該晶粒。此模式被使用以使該BIST電路系統可對該等記憶體單元及其他電路系統運行測試模式。當一測試故障發生，該裝置中之該BIST電路系統獲取任何記憶體故障之位元址。一旦該或該等位址被獲取，該測試機發佈之該等命令被使用以控制及用例如一雷射修復機指揮該修復。修復完成後，通常使用該測試機以再一次運行該測試模式以確保該修復正確完成，及以其他方式驗證該裝置之完整性。
圖1顯示一種先前技術之修復系統的一個例樣。一晶粒 100包含一記憶體陣列140、列及行解碼器120、冗餘列及行解碼器125及一控制模組110。該積體電路晶粒可選擇地含有其他邏輯或一專用積體電路(ASIC)145。如上所述，一測試及修復機105直接與該積體電路晶粒100接合。該測試及修復機105可例如在該記憶體陣列140或有關的電路系統上運行測試。一種典型的測試可寫入資料至該記憶體陣列140，之後讀取該資料。然後一測試比較器130將對比該讀取資料及被寫入之該資料以判定是否有錯誤。如果有，一錯誤旗標將產生並被發送至該控制模組210。該錯誤旗標可被該控制模組210使用以儲存該故障位元址於該控制模組210內或該裝置上之別處。或者，該錯誤旗標可被直接發送至該測試及修復機105，該機105可儲存該故障位元址。不管儲存於內或於外，該故障位元址可被使用以用例如一外部雷射修復機在該等冗餘列及行解碼器125中程式化一熔絲庫，如上所述。一旦該等合適的熔絲已被程式化，該等冗餘列及行解碼器125便能用該記憶體陣列140中冗餘單元之一位址替代該等錯誤記憶體單元之一被接收位址。
雖然驗證及修復之此方法增加晶片產量及測試效率，其亦有某些缺點。最應注意的是，該先前技術修復電路系統只可藉由一測試機按晶粒層級加以存取。意即，一旦該晶粒被封裝至例如一單列直插封裝(SIP)中，該修復電路系統(例如一熔絲)將不再易於存取，亦不能輕易地對該記憶體進行進一步修復。然而，在封裝過程或在其之後的使用 中，含有記憶體之半導體裝置可能顯露處其他錯誤。當前技術未考慮到該等被封裝裝置被輕易修復。因此，使用該等最終封裝裝置的記憶體廠商及客戶不能輕易修復這些瑕疵裝置中之記憶體。如果在銷售後此類故障可被輕易修復，客戶收益可被理想地改善。
因此，一種用於在封裝後存取及控制含有記憶體之半導體裝置的該修復電路的系統係有必要存在的。
圖2顯示一根據本發明之一實施例之JTAG受控自我修復系統。如圖2所示，該系統包含一積體電路晶粒200，其已被封裝至一積體電路封裝250中。如上所述，該晶粒200將不再暴露於或被使用於一記憶體測試器、雷射修復機或邏輯測試器。作為替代，該積體電路晶粒200含有用於對在該積體電路晶粒200上之一記憶體陣列140進行一永久及非揮發性修複的電路系統，該晶粒200被包含於該積體電路封裝250中。具體地說，該JTAG受控自我修復系統包含一JTAG控制器270及自我修復定序器275。該JTAG控制器270分別從該IEEE 1149.1(JTAG)標準TCK 265接針及TMS 260接針接收時脈及命令信號，該等接針在該積體電路封裝250之外部。熟知於此項技術中的是，該TMS 260接針係被使用以操縱一JTAG測試存取埠(TAP)狀態機。該TAP控制器狀態機被包含於該JTAG控制器270中。該TMS 260接針被使用以歷經該JTAG狀態機，及將被詳細描述於下的是，該自我修復定序器275產生被直接導向至一控制模組 210的位元址及命令。圖2之該JTAG受控自我修復系統亦包含一CGND 255接針。該CGND 255接針可被耦合至一外部高壓電源。此電源之該電壓大於該積體電路之操作電壓，並且被使用以燒斷對該記憶體陣列140建立一非揮發性及永久修復之熔絲。
現在將描述一種使用本發明之實施例的典型測試及修復順序。在起始該修復順序之前，晶片必須被測試以定位瑕疵記憶體之位置。一般技術者瞭解，並如上所解釋，用於測試一使用內建自我測試電路之積體電路之方法係存在的(未描述於此)。使用合適的內建自我測試電路系統，該控制模組210促使資料被寫入至該記憶體陣列140。隨後當自該記憶體陣列140讀取資料時，該測試比較器130比較該讀取之資料與預期資料。如果該讀取之資料與預期資料不匹配，並且產生錯誤旗標，其促使該故障位元址被獲取並儲存於修復及熔絲邏輯235內。或者，該錯誤旗標可被使用以在該晶片上之另一處獲取或儲存該故障位元址。一旦在該記憶體陣列中之所有位置被測試及所有故障位元址被儲存於該晶片中，JTAG受控自我修復便可開始。
圖3繪示JTAG之受控自我修復信號時序圖，顯示根據本發明之一實施例之JTAG、內部命令及CGND信號時序。進一步參考圖2，該自我修復定序器275從該JTAG控制器270接收信號並產生內部修復命令及位址。在一實施例中，該JTAG控制器270亦可產生行及列位址選通(CAS及RAS)信號(未顯示)。或者，該控制模組210可接收由該自我修復定序 器275產生之信號並由其自身產生CAS及RAS信號。圖2之該JTAG控制器270在該外部TCK 265接針接受圖3之該TCK信號310。一般技術者將理解，經由在該TMS 260接針上之一TMS信號的恰當時序施加，如圖2所示，該JTAG控制器270之該內部狀態可***縱以便建立如圖3所示之一JTAG狀態315。當該JTAG狀態機如圖3之一內部IR狀態320所反映而轉變至該"更新IR"狀態時，該JTAG控制器270發出一初始化修復命令至該自我修復定序器275。
在該JTAG控制器270發佈該初始化修復命令以進入一初始化修復模式後，該自我修復定序器275狀態進入Afprog然後smREP，如圖3之一定序器狀態325信號所顯示。該Afprog狀態啟用該修復及熔絲邏輯235中之該熔絲程式化邏輯。相似的是，該smREP狀態啟用該修復及熔絲邏輯235以自動映射冗餘電路系統及選擇適當熔絲以燒斷。在此點上，該修復及熔絲邏輯235選擇映射該等冗餘列及行解碼器的熔絲庫位址。該修復及熔絲邏輯235載入該熔絲庫位址後，使用者使該高壓CGND信號330變高並迫使該晶片進入一修復模式。
藉由如該JTAG狀態315所反映再次歷經該JTAG步進機而進入該修復模式。就像前面一樣，當該JTAG控制器270內之該狀態機進入"更新IR"狀態時，該內部IR狀態320轉變至修復模式。在處於該修復模式時，該自我修復定序器275視需要歷經在測試期間儲存的各個修復位址Add_1 335至Add_n 340，並發佈促使該修復及熔絲邏輯235燒斷該熔 絲庫中之恰當熔絲的命令。一旦所有該等熔絲都被燒斷，使用者使該CGND信號330變低，並且修復完成。
一旦該等熔絲被燒斷，該記憶體陣列之該修復為非揮發性且永久的。修復之後，該記憶體陣列140繼續可被該ASIC或其他邏輯145以正常方式存取。即，由該控制模組210產生被該位址匯流排115轉送至該等列及行解碼器120的記憶體位址。該等位址同樣被轉送至該等冗餘列及行解碼器及邏輯125。該等冗餘列及行解碼器及邏輯125比較經提供於該位址匯流排上、從該修復及熔絲邏輯235接收之該位址與該等被儲存之故障位元址。如果有匹配，確立防止該等列及行解碼器120啟動的匹配信號280。替代地，啟動該等冗餘列及行解碼器125，因此改道存取該記憶體陣列140中之該等冗餘記憶體單元以替代存取該等瑕疵記憶體單元。因為該修復過程必須僅運行一次，一般技術者將瞭解，其可顯著節省電力，同樣，其可在該等半導體裝置被封裝後完成，所以，此種修復方法係有優點的。
圖4為一種包含處理器電路系統402之基於處理器的系統400的方塊圖，該電路系統402具有一記憶體裝置410。該處理器電路系統402經由位元址、資料及控制匯流排耦合至該記憶體裝置410以寫入資料至該記憶體裝置410及從該裝置410讀取資料。該處理器電路系統402包含用於執行多種處理功能如運行特定軟體以執行特定計算或任務之電路系統。該基於處理器之系統400亦包含一個或多個耦合至該處理器電路系統402以允許一操作員與該系統400互動的 輸入裝置404。輸入裝置404之例樣包括鍵盤、觸控螢幕、及滾輪。該基於處理器之系統400亦包含一個或多個耦合至該處理器電路系統402以提供輸出資訊給該操作員之輸出裝置406。在一個例樣中，該輸出裝置406為一提供視覺資訊給該操作員的視覺顯示器。資料儲存器408亦被耦合至該處理器電路系統402以在即使電力未被供應至該基於處理器之系統400或該資料儲存器408時儲存待保留之資料。該記憶體裝置410包含圖2中之該JTAG受控自我修復系統之一實施例，或本發明之一些其他實施例，不論有沒有操作員的介入或幫助，該基於處理器之系統400都可指揮該記憶體裝置410之該修復。
從上述應瞭解，雖然本發明之特定實施例為了說明而被描述，但此項技術熟練者將理解可做出多種修改而不脫離本發明。因此，除所附之該等請求項之外，本發明不受限制。
100‧‧‧積體電路晶粒
105‧‧‧測試及修復機
110‧‧‧控制模組
115‧‧‧位址匯流排
120‧‧‧列及行解碼器及邏輯
125‧‧‧冗餘列及行解碼器及邏輯
130‧‧‧測試比較器
140‧‧‧記憶體陣列
145‧‧‧專用積體電路或其他邏輯
200‧‧‧積體電路晶粒
210‧‧‧控制模組
235‧‧‧修復及熔絲邏輯
250‧‧‧積體電路封裝
255‧‧‧CGND接針
260‧‧‧TMS接針
265‧‧‧TCK接針
270‧‧‧JTAG控制器
275‧‧‧自我修復定序器
310‧‧‧TCK信號
315‧‧‧JTAG狀態
320‧‧‧內部IR狀態
325‧‧‧定序器狀態
330‧‧‧CGND信號
335‧‧‧Add_1
340‧‧‧Add_n
400‧‧‧基於處理器之系統
402‧‧‧處理器電路系統
404‧‧‧輸入裝置
406‧‧‧輸出裝置
408‧‧‧資料儲存器
410‧‧‧記憶體裝置
圖1為一功能方塊圖，顯示一先前技術之含有記憶體的半導體裝置之測試及修復方法。
圖2為根據本發明之一實施例的一JTAG之受控自我修復系統的功能方塊圖。
圖3為一JTAG之受控自我修復信號時序圖，顯示在圖2之該系統中之該JTAG、內部命令及CGND信號時序。
圖4為一根據本發明之一實施例包含該記憶體裝置之基於處理器之系統的簡化方塊圖，該記憶體裝置含有圖2之 該JTAG之受控自我修復系統。
115‧‧‧位址匯流排
120‧‧‧列及行解碼器及邏輯
125‧‧‧冗餘列及行解碼器及邏輯
130‧‧‧測試比較器
140‧‧‧記憶體陣列
145‧‧‧專用積體電路或其他邏輯
200‧‧‧積體電路晶粒
210‧‧‧控制模組
235‧‧‧修復及熔絲邏輯
250‧‧‧積體電路封裝
255‧‧‧CGND接針
260‧‧‧TMS接針
265‧‧‧TCK接針
270‧‧‧JTAG控制器
275‧‧‧自我修復定序器

Claims (29)

  1. 一種記憶體修復系統，其包括：一積體電路，其經組態以分別在第一、第二及第三外部接針接收至少第一、第二及第三信號，該積體電路包含：一記憶體陣列；冗餘電路元件，該等冗餘電路元件被耦合至熔絲且耦合至該第三外部接針，並且經組態以使該等熔絲能回應於被確立之該第三信號而被燒斷；及一修復控制器，其被耦合至該第一外部接針及該第二外部接針，並且經組態以回應於該第一信號及該第二信號而產生至少一個內部修復命令，其中該至少一個內部修復命令促使在該記憶體陣列中之至少一個記憶體位置藉由燒斷該等熔絲之至少一些者而被永久修復。
  2. 如請求項1之記憶體修復系統，其進一步包括一修復定序器，該修復定序器被耦合至該修復控制器並且經組態以藉由回應於該至少一個內部修復命令而燒斷該等熔絲之至少一些者以依序且永久地修復該記憶體陣列中之多個記憶體位置。
  3. 如請求項1之記憶體修復系統，其中該修復控制器為一IEEE 1149.1(JTAG)標準測試存取埠控制器。
  4. 如請求項1之記憶體修復系統，其中該第一信號及該第二信號分別為IEEE 1149.1測試模式選擇(TMS)及測試 時脈輸入(TCK)信號。
  5. 如請求項1之記憶體修復系統，其中該第三信號為一適於燒斷熔絲之高壓信號。
  6. 如請求項1之記憶體修復系統，其中該積體電路已被封裝及該等熔絲係僅可電存取。
  7. 如請求項1之記憶體修復系統，其中該至少一個記憶體位置之一記憶體位址被事先確定並且被儲存於該積體電路中以作為一故障記憶體位元址。
  8. 如請求項7之記憶體修復系統，其中該等冗餘電路元件進一步經組態以回應於一嘗試在該故障記憶體位元址存取記憶體之記憶體請求而停用其非冗餘電路元件對應物。
  9. 一種修復在一積體電路中之記憶體的方法，其包括：分別耦合第一、第二及第三信號至該積體電路之第一、第二及第三接針；回應於該第一信號及該第二信號而在該積體電路中產生至少一個內部修復命令；藉由回應於該至少一個內部修復命令及該第三信號電而燒斷一個或多個熔絲從而啟用該積體電路中之至少一些冗餘電路系統，以永久地修復該記憶體內之至少一個記憶體位置。
  10. 如請求項9之方法，其中永久地修復該記憶體內之至少一個記憶體位置進一步包括：藉由回應於該至少一個內部修復命令及該第三信號而燒斷各個記憶體位置的一個 或多個熔絲，以依序且永久地修復在該記憶體中之多個記憶體位置。
  11. 如請求項9之方法，其中該第一信號及該第二信號分別為IEEE 1149.1 TMS及TCK信號。
  12. 如請求項9之方法，其中該第三信號為一適於燒斷熔絲之高壓信號。
  13. 如請求項9之方法，其中該積體電路已被封裝及該等熔絲係僅可電存取。
  14. 如請求項9之方法，其進一步包括在該修復之後及在一被修復記憶體位置之一嘗試存取期間選擇性停用對應於該被啟用冗餘電路系統的非冗餘電路系統。
  15. 一種記憶體裝置，其經組態成分別在第一、第二及第三外部接針上接收至少第一、第二及第三信號，該記憶體裝置包括：一記憶體單元陣列，其可操作以在一個位置儲存被寫入於該記憶體單元陣列及從該記憶體單元陣列讀取之資料，該位置係藉由經解碼之列及行位址信號予以確定；一主要列及行電路，其可操作以接收及解碼被施加於該主要列及行電路之該等列及行位址信號；一次要列及行電路，其含有熔絲並可操作以接收及解碼被施加於該次要列及行電路之該等列及行位址信號並經組態以存取在該記憶體單元陣列內之冗餘記憶體單元；一讀取資料路徑電路，其可操作以從該記憶體單元陣 列耦合讀取資料信號；一寫入資料路徑電路，其可操作以耦合寫入資料信號至該記憶體單元陣列；一修復控制器，其被耦合至第一及第二外部接針並經組態以回應於該第一信號及該第二信號而產生至少一個內部修復命令；及一控制模組，其可操作以促使藉由回應於該至少一個內部修復命令燒斷該次要列及行電路中之該等熔絲之至少一些者而永久修復該記憶體陣列中之至少一個記憶體位置。
  16. 如請求項15之記憶體裝置，其進一步包括一修復定序器，其被耦合至該修復控制器及該控制模組並經組態以藉由回應於該至少一個內部修復命令促使該控制模組燒斷該等熔絲之至少一些者而依序且永久地修復該記憶體陣列中之多個記憶體位置。
  17. 如請求項15之記憶體裝置，其中該修復控制器為一IEEE 1149.1(JTAG)標準測試存取埠控制器。
  18. 如請求項15之記憶體裝置，其中該第一信號及該第二信號分別為IEEE 1149.1 TMS及TCK信號。
  19. 如請求項15之記憶體裝置，其中該第三信號為一適於燒斷熔絲之高壓信號。
  20. 如請求項15之記憶體裝置，其中該記憶體裝置已被封裝及該等熔絲係僅可電存取。
  21. 如請求項15之記憶體裝置，其中該至少一個記憶體位置 之一記憶體位址被事先確定並且被儲存於該記憶體裝置中以作為一故障記憶體位元址。
  22. 如請求項21之記憶體裝置，其中該次要列及行電路被進一步組態以回應於一嘗試存取該故障記憶體位元址之記憶體的記憶體請求，停用該主要列及行電路。
  23. 一種基於處理器之系統，其包括一具有一處理器匯流排之處理器；一經由該處理器匯流排被耦合至該處理器之輸入裝置，其經調適以允許資料被輸入至該基於處理器之系統；一經由該處理器匯流排被耦合至該處理器之輸出裝置，其經調適以允許從該基於處理器之系統輸出資料；及一記憶體裝置，其經組態以分別在第一、第二及第三外部接針接收至少第一、第二及第三信號，該記憶體裝置被耦合至該處理器匯流排並且經調適以允許資料被儲存，該記憶體裝置包括：一記憶體單元陣列，其可操作以在一個位置儲存被寫入於該記憶體單元陣列及從該記憶體單元陣列讀取之資料，該位置係藉由經解碼之列及行位址信號予以確定；一主要列及行電路，其可操作以接收及解碼被該處理器施加於該主要列及行電路之該等列及行位址信號； 一次要列及行電路，其含有熔絲並可操作以接收及解碼被該處理器施加於該次要列及行電路之該等列及行位址信號並經組態以存取在該記憶體單元陣列內之冗餘記憶體單元；一讀取資料路徑電路，其可操作以從該記憶體單元陣列耦合讀取資料信號至該處理器匯流排；一寫入資料路徑電路，其可操作以從該處理器匯流排耦合寫入資料信號至該記憶體單元陣列；一修復控制器，其被耦合至第一及第二外部接針並經組態以回應於該第一信號及該第二信號而產生至少一個內部修復命令；及一控制模組，其可操作以促使藉由回應於該至少一個內部修復命令燒斷該次要列及行電路中之該等熔絲之至少一些者而永久修復該記憶體陣列中之至少一個記憶體位置。
  24. 如請求項23之基於處理器的系統，其中該記憶體裝置進一步包括一修復定序器，其被耦合至該修復控制器及該控制模組並經組態以藉由回應於該至少一個內部修復命令促使該控制模組燒斷該等熔絲之至少一些者而依序其永久地修復該記憶體陣列中之多個記憶體位置。
  25. 如請求項23之基於處理器的系統，其中該記憶體裝置之該修復控制器為一IEEE 1149.1(JTAG)標準測試存取埠控制器。
  26. 如請求項23之基於處理器的系統，其中該記憶體裝置之 該第一信號及該第二信號分別為IEEE 1149.1 TMS及TCK信號。
  27. 如請求項23之基於處理器的系統，其中該記憶體裝置之該第三信號為一適於燒斷熔絲之高壓信號。
  28. 如請求項23之基於處理器的系統，其中該記憶體裝置已被封裝及該等熔絲係僅可電存取。
  29. 如請求項23之基於處理器的系統，其中在該記憶體裝置中該至少一個記憶體位置之一記憶體位址被事先確定並且被儲存於該記憶體裝置中以作為一故障記憶體位元址。
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