TWI386650B - 射頻晶片測試方法 - Google Patents

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Description

射頻晶片測試方法
本發明是有關於一種晶片測試方法，特別是有關於一種應用於射頻晶片測試的射頻晶片測試方法。
晶片於製造完成後需要經過測試，藉以檢測該晶片是否能夠達到預期之功能。第一圖顯示晶片50的測試示意圖。晶片50容置於一晶片插座110中，該晶片50具有至少一非射頻接腳51以及至少一射頻接腳52；該晶片插座110設置於一測試板120，該測試板120具有測試電路，該晶片插座110具有複數之導電元件130，下壓機構70向下移動，使該等導電元件130分別該等接腳51/52緊密接觸。
一般進行晶片50之測試時，都會先進行直流開路/短路測試(DC open/short test)，藉由直流電源量測晶片50之各非射頻接腳51的阻抗，由所量測之阻抗值可以確認晶片50之ESD保護二極體是否有損壞，另外，由所量測之阻抗值可以確認晶片50之非射頻接腳51與晶片插座110之間的接觸狀況是否正常，其中，在進行直流開路/短路測試(DC open/short test)時，係藉由數位控制電源(DPS:digital power source)或精密量測單元(PMU:precise measure unit)等電源裝置提供電流，藉由量測電壓進行阻抗之量測。
當晶片50為一射頻晶片(RF IC)時，晶片50具有射頻接腳(RF pin)52，由於針對射頻接腳52所作的測試是屬於高頻的類比測試，射頻接腳52與晶片插座110之間的接觸狀況不佳，將會導致射頻接腳52與晶片插座110之間衍生高頻寄生電容和高頻寄生電感，進而影響測試結果。因此，針對射頻晶片50的射頻接腳52進行高頻的類比測試之前，應該先測試射頻接腳52與晶片插座110之間的接觸狀況。
而習知的測試設備中，射頻接腳52係藉由晶片插座110連接至射頻量測裝置，並未連接至可進行直流開路/短路測試之電源裝置(DPS/PMU)，若要以電源裝置(DPS/PMU)進行射頻接腳52之直流開路/短路測試，必須於測試板120設置射頻電驛(RF relay)藉以進行電路連接之切換。進行直流開路/短路測試時，將射頻接腳52連接至電源裝置(DPS/PMU)；進行高頻的類比測試時，將射頻接腳52連接至射頻量測裝置。
然而，射頻電驛會增加射頻電路的高頻寄生電容和高頻寄生電感，影響射頻測試的結果，增加射頻測試校正的困擾；射頻電驛需要佔用測試板120的空間，射頻電驛本身之成本高，有一定的使用次數，進行大量測試時不穩定，需要頻繁更換，而導致成本上升。另外，射頻電驛進行電路連接之切換後，需加入延遲時間(delay time)，藉以得到穩定的測試結果，測試時間也因此而延長，導致測試效率降低。
鑑於上述習知技術所存在的缺點，有必要提出一種射頻晶片測試方法，應用於射頻晶片測試，不需使用射頻電驛，即可測試射頻接腳與晶片插座之間的接觸狀況。
本發明的目的在於提供一種射頻晶片測試方法，應用於射頻晶片測試，不需使用射頻電驛，即可測試射頻接腳與晶片插座之間的接觸狀況。
根據上述的目的，本發明揭露一種射頻晶片測試方法，包含：將一晶片容置於一晶片插座，該晶片具有至少一射頻接腳以及至少一非射頻接腳，該晶片插座具有複數之導電元件，該等導電元件分別與射頻接腳及非射頻接腳接觸；將非射頻接腳連接至一接地端，並將射頻接腳連接至一射頻量測裝置；藉由該射頻量測裝置量測射頻接腳之一特定頻率之一S11參數值(回波損耗：return loss)；以及將該S11參數值與一允許範圍進行比對，藉以判斷射頻接腳與導電元件之接觸狀況。
本發明的功效在於提供一種射頻晶片測試方法，應用於射頻晶片測試，不需使用射頻電驛，即可測試射頻接腳與晶片插座之間的接觸狀況，不但可得到穩定的射頻測試結果，亦可提昇測試效率。
本發明的一些實施例將詳細描述如下。然而，除了如下描述外，本發明還可以廣泛地在其他的實施例施行，且本發明的範圍並不受實施例之限定，其以之後的專利範圍為準。再者，為提供更清楚的描述及更易理解本發明，圖式內各部分並沒有依照其相對尺寸繪圖，某些尺寸與其他相關尺度相比已經被誇張；不相關之細節部分也未完全繪出，以求圖式的簡潔。
第二圖顯示根據本發明一較佳實施例之射頻晶片測試方法300的測試流程圖。該射頻晶片測試方法300應用於射頻晶片測試，該射頻晶片測試方法300包含下列步驟：首先，進行步驟310，請參考第一圖，將一晶片50容置於一晶片插座110，晶片50具有至少一非射頻接腳51以及至少一射頻接腳52；晶片插座110具有複數之導電元件130，該等導電元件130分別與非射頻接腳51及射頻接腳52接觸。
第三圖顯示第一圖中，晶片50進行測試之電路圖。接著，進行步驟320，連接各接腳51/52，將所有非射頻接腳51連接至一接地端121；並將射頻接腳52連接至一射頻量測裝置180；本實施例中，射頻量測裝置180係一向量網路分析儀(VNA：Vector Network Analyzer)，該向量網路分析儀是以頻域響應為主的分析儀，網路分析儀可利用S參數(Scattering-Parameter)表示待測物的各項特性。
其次，進行步驟330，藉由射頻量測裝置180量測射頻接腳52之一特定頻率之S11參數(回波損耗：return loss)，由於每一種晶片50的操作電壓不一定相同，將非射頻接腳51連接至接地端121可適用於每一種晶片50，晶片50不會有損壞的疑慮，另外，所量測之S11參數是晶片50內電晶體在非工作狀態(off stage)下的物理特性。
第四圖顯示同一晶片50，在接觸良好狀況下，重複量測5次之S11參數值。其量測包含下列步驟：首先，將一晶片50容置於一晶片插座110，接著，將所有非射頻接腳51連接至一接地端，並將射頻接腳52連接至向量網路分析儀；其次，藉由向量網路分析儀量測該射頻接腳52之S11參數(回波損耗：return loss)，量測之頻率範圍可用該晶片50之使用頻率作為上限，另外向下延伸1GHz作為下限；然後，將晶片50從晶片插座110取出，再重新將晶片50容置於晶片插座110，依據前述步驟重複量測該射頻接腳52之S11參數。
由圖示可知，在接觸良好狀況下，重複量測之S11參數值具有良好的再現性，本實施例中，晶片50之射頻接腳52之S11參數在頻率4.2GHz具有最小值，因此，頻率4.2GHz為射頻接腳52之特定頻率。
第五圖顯示不同之晶片50，在接觸良好狀況下，重複量測10次之S11參數值。由圖示可知，當接觸狀況良好時，10個不同晶片50之S11參數值，也具有良好的再現性，本實施例中，不同之晶片50之射頻接腳52之S11參數在頻率4.2GHz具有最小值。亦即，頻率4.2GHz為晶片50之射頻接腳52之特定頻率。
第六圖顯示同一晶片50，在接觸不良狀況下，重複量測5次之S11參數值。由圖示可知，當接觸狀況不良時，同一晶片50之S11參數值，並不具有再現性，此時，特定頻率4.2GHz之S11參數值均較接觸狀況良好之S11參數值大。
第七圖顯示不同之晶片50，在接觸不良狀況下，重複量測10次之S11參數值。由圖示可知，當接觸狀況不良時，不同之晶片50之S11參數值，並不具有再現性，此時，特定頻率4.2GHz之S11參數值均較接觸狀況良好之S11參數值大。
第八A圖顯示不同之晶片50，在接觸狀況良好時，特定頻率4.2GHz之S11參數值。由圖示可知，當接觸狀況良好時，S11參數值集中於一特定數值，其平均值為-8.355，其標準差為0.167，當S11參數值為常態分佈時，其平均值±3倍標準差可涵蓋99.75%的範圍，本實施例中，以平均值加3倍之標準差做為允許範圍之上限，該上限為-7.853，另外，由於S11參數值越小，代表其反射越少，因此允許範圍並不具有下限。
最後，進行步驟340，將S11參數與一允許範圍進行比對，藉以判斷該射頻接腳52與該導電元件130之接觸狀況。
第八B圖顯示不同之晶片50，在接觸狀況不良時，特定頻率4.2GHz之S11參數值。由圖示可知，當接觸狀況不良時，S11參數值並不集中，且均在允許範圍之外，因此，比對特定頻率之S11參數與前述之允許範圍，即可判斷接觸狀況，當S11參數值在允許範圍之內時，射頻接腳52與導電元件130之間具有良好的接觸狀況，當S11參數值在允許範圍之外時，射頻接腳52與導電元件130之間具有不良的接觸狀況。
藉由本發明之晶片測試方法，應用於射頻晶片測試，不需使用射頻電驛，即可測試射頻接腳與晶片插座之間的接觸狀況，不但可得到穩定的射頻測試結果，亦可提昇測試效率。
上述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟悉此技藝之人士能了解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即凡其他未脫離本發明所揭示精神所完成之各種等效改變或修飾都涵蓋在本發明所揭露的範圍內，均應包含在下述之申請專利範圍內。
50．．．晶片
51．．．非射頻接腳
52．．．射頻接腳
70．．．下壓機構
110．．．晶片插座
120．．．測試板
130．．．導電元件
121．．．接地端
180．．．射頻量測裝置
300．．．射頻晶片測試方法
310．．．將晶片容置於晶片插座
320．．．連接各接腳
330．．．量測射頻接腳之特定頻率之S11參數
340．．．量測之S11參數與允許範圍進行比對
第一圖顯示晶片的測試示意圖。
第二圖顯示根據本發明一較佳實施例之射頻晶片測試方法的測試流程圖。
第三圖顯示第一圖中，晶片進行測試之電路圖。
第四圖顯示同一晶片，在接觸良好狀況下，重複量測5次之S11參數值。
第五圖顯示不同之晶片，在接觸良好狀況下，重複量測10次之S11參數值。
第六圖顯示同一晶片，在接觸不良狀況下，重複量測5次之S11參數值。
第七圖顯示不同之晶片，在接觸不良狀況下，重複量測10次之S11參數值。
第八A圖顯示不同之晶片，在接觸狀況良好時，特定頻率4.2GHz之S11參數值。
第八B圖顯示不同之晶片，在接觸狀況不良時，特定頻率4.2GHz之S11參數值。
300．．．射頻晶片測試方法
310．．．將晶片容置於晶片插座
320．．．連接各接腳
330．．．量測射頻接腳之特定頻率之S11參數
340．．．量測之S11參數與允許範圍進行比對

Claims (12)

  1. 一種射頻晶片測試方法，包含：將一晶片容置於一晶片插座，該晶片具有至少一射頻接腳以及至少一非射頻接腳，該晶片插座具有複數之導電元件，該等導電元件分別與該射頻接腳及該非射頻接腳接觸；將該非射頻接腳連接至一接地端，並將該射頻接腳連接至一射頻量測裝置；藉由該射頻量測裝置量測該射頻接腳之一特定頻率之一S11參數值(回波損耗：return loss)，其中，該射頻接腳與該導電元件具有良好接觸狀況時，該S11參數值之最低值之頻率係該特定頻率；以及將該S11參數值與一允許範圍進行比對，藉以判斷該射頻接腳與該導電元件之接觸狀況。
  2. 如申請專利範圍第1項所述之射頻晶片測試方法，其中，該射頻量測裝置係一向量網路分析儀(VNA：Vector Network Analyzer)。
  3. 如申請專利範圍第1項所述之射頻晶片測試方法，其中，該射頻接腳與該導電元件具有良好接觸狀況時，該允許範圍係由複數之該晶片之該S11參數值之一平均值與一標準差所決定。
  4. 如申請專利範圍第1項所述之射頻晶片測試方法，其中該允許範圍具有一上限，該上限係該平均值加3倍之該標準差。
  5. 一種射頻晶片測試方法，包含：量測一晶片之一射頻接腳之一特定頻率，其中，該射頻接腳與一晶片插座具有良好接觸狀況時，該射頻接腳之一S11參數值之最低值之頻率係該特定頻率；量測複數個不同晶片之射頻接腳之一允許範圍，其中，該 射頻接腳與該晶片插座具有良好接觸狀況時，該允許範圍係由複數之該晶片之該S11參數值之一平均值與一標準差所決定；將一待測晶片容置於一晶片插座，該待測晶片具有至少一射頻接腳以及至少一非射頻接腳；將該待測晶片之該非射頻接腳連接至一接地端，並將該待測晶片之該射頻接腳連接至一射頻量測裝置；藉由該射頻量測裝置量測該待測晶片之該射頻接腳之該特定頻率之一S11參數量測值(回波損耗：return loss)；以及將該待測晶片之該S11參數量測值與該允許範圍進行比對，藉以判斷該待測晶片之該射頻接腳與該晶片插座之接觸狀況。
  6. 如申請專利範圍第5項所述之射頻晶片測試方法，其中，該射頻量測裝置係一向量網路分析儀(VNA：Vector Network Analyzer)。
  7. 如申請專利範圍第5項所述之射頻晶片測試方法，其中該允許範圍具有一上限，該上限係該平均值加3倍之該標準差。
  8. 一種射頻晶片測試方法，包含：量測一晶片之一射頻接腳之一特定頻率；量測複數個不同晶片之射頻接腳之一允許範圍；將一待測晶片容置於一晶片插座，該待測晶片具有至少一射頻接腳以及至少一非射頻接腳；將該待測晶片之該非射頻接腳連接至一接地端，並將該待測晶片之該射頻接腳連接至一射頻量測裝置；藉由該射頻量測裝置量測該待測晶片之該射頻接腳之該特定頻率之一S11參數量測值(回波損耗：return loss)；以及將該S11參數量測值與該允許範圍進行比對，藉以判斷該待測晶片之該射頻接腳與該晶片插座之接觸狀況。
  9. 如申請專利範圍第8項所述之射頻晶片測試方法，其中，該射頻量測裝置係一向量網路分析儀(VNA：Vector Network Analyzer)。
  10. 如申請專利範圍第8項所述之射頻晶片測試方法，其中，該射頻接腳與一晶片插座具有良好接觸狀況時，該射頻接腳之一S11參數值之最低值之頻率係該特定頻率。
  11. 如申請專利範圍第8項所述之射頻晶片測試方法，其中，該射頻接腳與該晶片插座具有良好接觸狀況時，該允許範圍係由複數之該晶片之該S11參數值之一平均值與一標準差所決定。
  12. 如申請專利範圍第11項所述之射頻晶片測試方法，其中該允許範圍具有一上限，該上限係該平均值加3倍之該標準差。
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