TWI385924B - 非同步先進先出介面、介面操作方法和整合式接收器 - Google Patents

非同步先進先出介面、介面操作方法和整合式接收器 Download PDF

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Description

非同步先進先出介面、介面操作方法和整合式接收器
本發明係關於非同步先進先出(first in first out，FIFO)介面，特別係有關於射頻(radio frequency，RF)裝置中之非同步FIFO介面。
隨著無線通訊(手機、無線網路)的普及，市場對通訊系統更低價、更低耗能及有更小外型尺寸(form-factor)之射頻(radio frequency，RF)收發器的需求日益殷切。最近，類比收發器、數位處理器及時脈產生器已整合至單一晶片上以滿足上述需求。在RF收發器中，類比電路和數位電路對時脈的需求是不同的。舉例而言，類比數位轉換器(analog-to-digital converter，ADC)和數位類比轉換器(digital-to-analog converter，DAC)在類比電路中需要低顫動(jitter)時脈以增加資料轉換的精確度。然而，在數位電路中，數位處理器卻不一定需要低顫動的時脈。
有鑑於這個問題，第1圖的習知電路將ADC和數位處理器之間的時脈獨立。第1圖顯示了使用非同步先進先出介面120之一接收器100之方塊圖。接收器100包括一射頻前端接收器110、一類比數位轉換器(ADC)112、一第一信號源114、一FIFO緩衝器121、一時脈控制器122、一可變整數除法器124、一基帶處理器130、一第二信號源132和一參考源140。
射頻前端接收器110接收由發射器(未顯示於圖面)所發送之一射頻(RF)信號，並且依照第一信號源114所產 生之局部信號將該RF信號降頻轉換成一中頻(Intermediate Frequency，IF)信號。該局部信號乃由低顫動之第一信號源114所產生以增加信噪比(signal to noise ratio，SNR)且降低當降頻轉換時之相鄰通道阻塞效應。ADC 112將中頻訊號轉換成資料，並根據局部訊號所產生的可變頻率時脈輸出資料，用以避免額外低顫動信號源之使用，和滿足該低顫動時脈之需求。基帶處理器130於該資料上，依照由第二信號源132所產生之第二訊號操作訊號處理功能，例如：傳輸模式偵測、時域資料處理、頻域資料處理和通道編碼等。第二信號源132為一固定頻率信號源，例如一環式振盪器，以降低硬體成本。第二訊號運作成基帶處理器130的一時脈。第一信號源114和第二信號源132可共享單一參考源140以進一步降低硬體成本。
由第二信號源132提供到基帶處理器130的時脈可與各個信號源所提供到ADC 112的時脈非同步。因此在第1圖的習知電路中採用了一非同步FIFO介面120來處理ADC 112與基帶處理器130間該非同步資料之傳遞。非同步FIFO介面120包括FIFO緩衝器121、時脈控制器122和可變整數除法器124。FIFO緩衝器121耦接於基帶處理器130和ADC 112間，緩衝兩者間的資料傳遞。FIFO緩衝器121依照一寫入時脈(Write clock)從ADC 112接收資料和依照一讀出時脈(Read clock)輸出資料至基帶處理器130。寫入時脈是ADC 112的時脈而讀出時脈是基帶處理器130的時脈。當ADC 112的寫入時脈快於基帶處理器130的讀出時脈，會造成FIFO緩衝器121資料的溢出， 因此時脈控制器122將可變整數除法器124的除數值增加，以降低寫入時脈的頻率。相反地，ADC 112的寫入時脈慢於基帶處理器130的讀出時脈，會造成FIFO緩衝器121資料的清空，因此時脈控制器122將可變整數除法器124的除數值減少，以提高寫入時脈的頻率。
在第1圖的習知電路中，係透過時脈控制器122調整可變整數除法器124的除數值來控制ADC 112的寫入時脈，進而達到控制FIFO緩衝器121的資料狀態。然而，FIFO緩衝器121資料狀態的控制並不一定非得透過可變整數除法器124來調整。
有鑑於此，本發明之一實施例揭露一種非同步先進先出介面，具有非同步的一讀出時脈和一寫入時脈，包括一FIFO緩衝器、一時脈控制器、一參考源和一信號源。FIFO緩衝器根據寫入時脈從一類比數位轉換器接收一數位訊號，以及根據讀出時脈輸出一數位訊號至一處理器。時脈控制器根據儲存於FIFO緩衝器中之資料量輸出一時脈控制訊號。參考源提供一震盪頻率。信號源將震盪頻率除以一第一整數除數以產生一參考頻率、將讀出時脈除以一第二整數除數以產生一輸入頻率，以及藉著比較參考頻率和輸入頻率來輸出一控制訊號，用以調整所輸出的讀出時脈，其中第二整數除數係為時脈控制訊號所控制。
此外，本發明之另一實施例揭露一種介面操作方法，用於操作具有一寫入時脈和一讀出時脈之一非同步介面，上述非同步介面包括一FIFO緩衝器。上述方法包括根據寫入時脈從一類比數位轉換器接收一數位訊號至FIFO緩衝 器、根據讀出時脈從FIFO緩衝器輸出一數位訊號至一處理器、根據儲存於FIFO緩衝器中之資料量輸出一時脈控制訊號、提供一震盪頻率、將震盪頻率除以一第一整數除數以產生一參考頻率、將讀出時脈除以一第二整數除數以產生一輸入頻率，以及藉著比較參考頻率和輸入頻率來調整讀出時脈，其中第二整數除數係為時脈控制訊號所控制。
此外，本發明之另一實施例揭露一種非同步先進先出介面，具有非同步的一讀出時脈和一寫入時脈，包括一FIFO緩衝器、一時脈控制器、一參考源和一信號源。FIFO緩衝器根據寫入時脈從一類比數位轉換器接收一數位訊號，以及根據讀出時脈輸出一數位訊號至一處理器。時脈控制器根據儲存於FIFO緩衝器中之資料量輸出一第一組控制位元。參考源提供一震盪頻率。信號源將震盪頻率除以一第一整數除數以產生一參考頻率、將讀出時脈除以一第二整數除數以產生一輸入頻率、藉著比較參考頻率和輸入頻率來輸出一第二組控制位元、將第一組控制位元與第二組控制位元相加以得到一總控制位元，以及根據總控制位元調整所輸出的讀出時脈。
此外，本發明之另一實施例揭露一種介面操作方法，用於操作具有一寫入時脈和一讀出時脈之一非同步介面，上述非同步介面包括一FIFO緩衝器。上述方法包括根據寫入時脈從一類比數位轉換器接收一數位訊號至FIFO緩衝器、根據讀出時脈從FIFO緩衝器輸出一數位訊號至一處理器、根據儲存於FIFO緩衝器中之資料量輸出一第一組控制位元、提供一震盪頻率、將震盪頻率除以一第一整數除數以產生一參考頻率、將讀出時脈除以一第二整數除數以產 生一輸入頻率、藉著比較參考頻率和輸入頻率來輸出一第二組控制位元、將第一組控制位元與第二組控制位元相加以得到一總控制位元，以及根據總控制位元調整所輸出的讀出時脈。
此外，本發明之另一實施例揭露一種整合式接收器，包括一頻率合成器、一時脈系統、一類比接收路徑電路、一低中頻轉換電路、一處理器和一非同步先進先出介面。頻率合成器產生一輸出信號。時脈系統根據輸出信號產生一混合信號以及一寫入時脈。類比接收路徑電路根據混合信號產生一低中頻訊號。低中頻轉換電路根據寫入時脈將低中頻訊號轉換成一第一數位訊號。處理器根據一讀出時脈處理一第二數位訊號。非同步先進先出介面耦接於低中頻轉換電路和處理器之間，並具有非同步的讀出時脈和寫入時脈，包括一緩衝器、一時脈控制器、一參考源和一信號源。緩衝器根據寫入時脈從數位轉換電路接收第一數位訊號，以及根據讀出時脈輸出第二數位訊號至處理器。時脈控制器根據儲存於緩衝器中之資料量輸出一時脈控制訊號。參考源提供一震盪頻率。信號源將震盪頻率除以一第一整數除數以產生一參考頻率，將讀出時脈除以一第二整數除數以產生一輸入頻率，以及藉著比較參考頻率和輸入頻率來輸出一控制訊號，用以調整所輸出的讀出時脈，其中第二整數除數係為時脈控制訊號所控制。
此外，本發明之另一實施例揭露一種整合式接收器，包括一頻率合成器、一時脈系統、一類比接收路徑電路、一低中頻轉換電路、一處理器和一非同步先進先出介面。頻率合成器產生一輸出信號。時脈系統根據輸出信號產生 一混合信號以及一寫入時脈。類比接收路徑電路根據混合信號產生一低中頻訊號。低中頻轉換電路根據寫入時脈將低中頻訊號轉換成一第一數位訊號。處理器根據一讀出時脈處理一第二數位訊號。非同步先進先出介面耦接於低中頻轉換電路和處理器之間，並具有非同步的讀出時脈和寫入時脈，包括一緩衝器、一時脈控制器、一參考源和一信號源。緩衝器根據寫入時脈從數位轉換電路接收第一數位訊號，以及根據讀出時脈輸出第二數位訊號至處理器。時脈控制器根據儲存於緩衝器中之資料量輸出一第一組控制位元。參考源提供一震盪頻率。信號源將震盪頻率除以一第一整數除數以產生一參考頻率，將讀出時脈除以一第二整數除數以產生一輸入頻率，藉著比較參考頻率和輸入頻率來輸出一第二組控制位元，將第一組控制位元與第二組控制位元相加以得到一總控制位元，以及根據總控制位元調整所輸出的讀出時脈。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：第2圖顯示根據本發明一實施例所述之使用非同步先進先出介面之一接收器200的方塊圖。接收器200包括一射頻前端接收器110、一類比數位轉換器112、一第一信號源114、一FIFO緩衝器121、一時脈控制器122、一可變整數除法器124、一基帶處理器130、一第二信號源132和一參考源140。與第1圖習知架構相同的是，本實施例中亦採用了一非同步FIFO介面220來處理ADC 112與基帶處理器130間的非同步資料傳送。與第1圖之習知架構 不同的是，非同步FIFO介面220包括FIFO緩衝器121、時脈控制器122、第二信號源132和參考源140。FIFO緩衝器121耦接於基帶處理器130和ADC 112間，緩衝兩者間的資料傳遞。FIFO緩衝器121依照一寫入時脈從ADC 112接收資料和依照一讀出時脈輸出資料至基帶處理器130。寫入時脈是ADC 112的時脈而讀出時脈是基帶處理器130的時脈。當基帶處理器130的讀出時脈慢於ADC 112的寫入時脈，會造成FIFO緩衝器121資料的溢出，因此時脈控制器122將第二信號源132輸出的讀出時脈的頻率增加，以便增加基帶處理器130的讀出時脈。相反地，當基帶處理器130的讀出時脈快於ADC 112的寫入時脈，會造成FIFO緩衝器121資料的清空，因此時脈控制器122將第二信號源132輸出的讀出時脈的頻率降低，以便降低基帶處理器130的讀出時脈。藉著控制第二信號源132之輸出讀出時脈的方式，可保持與ADC 112之寫入時脈的平衡而不會使得FIFO緩衝器121的資料溢出或清空。以上為本發明概略的敘述，其詳細的實施細節描述如下。
第3A圖顯示根據本發明一實施例所述之第二信號源的方塊圖。第二信號源132A可以是一合成器(Synthesizer)，包括一可變整數除法器1321、一相位頻率偵測器/電荷幫浦(Phase Frequency Detector/Charge Pump，PFD/CP)1322、一迴路濾波器(loop filter)1323、一電壓控制震盪器(Voltage-Controlled Oscillator，VCO)1324和一除法器1325。在第3A圖中，時脈頻率CLK_BB1係提供至基帶處理器130的時脈，而FIFO緩衝器121係依照該時脈頻率CLK_BB1輸出資料至基帶處理器 130。因此，當FIFO緩衝器121中的資料狀態不平衡(資料過滿或清空)時，可調整時脈頻率CLK_BB1的大小。在第3A圖中，可變整數除法器1321具有將基帶處理器130之時脈頻率CLK_BB1除以一整數M的功能，其中M的值係由時脈控制器122決定。可變整數除法器1321將基帶處理器130之時脈頻率CLK_BB1除以整數M之後，所輸出的頻率(CLK_BB1/M)傳送至PFD/CP 1322當成其輸入頻率fin1 。另一方面，除法器1325接收參考源140的震盪頻率fxta1 ，並將其除以一整數值N以輸出參考頻率fref1 。參考源140的震盪頻率fxta1 可以是由一晶體震盪器(Crystal)產生。PFD/CP 1322接收輸入頻率fin1 和參考頻率fref1 ，偵測/比較兩者之間的差異量並送出結果給迴路濾波器1323，迴路濾波器1323再送出控制訊號給VCO 1324，使得VCO 1324調整其所輸出的時脈頻率CLK_BB1。當時脈頻率CLK_BB1的頻率穩定時，其值為參考源140震盪頻率fxta1 的(M/N)倍。時脈控制器122可根據FIFO緩衝器121的資料狀態調整可變整數除法器1321的除數值(M)大小，進而調整VCO 1324輸出至基帶處理器130的時脈頻率CLK_BB1。舉例來說，當儲存於FIFO緩衝器121中之資料量高於一上限值時，代表FIFO緩衝器121中的資料量可能到達過滿的狀態，因此時脈控制器122可調整可變整數除法器1321的除數值(M)大小來增加時脈頻率CLK_BB1。如此一來，FIFO緩衝器121便依照增加的時脈頻率CLK_BB1輸出資料至基帶處理器130，提升基帶處理器130從FIFO緩衝器121讀取資料的速度。其中，增加後的時脈頻率CLK_BB1可大於ADC 112寫入FIFO緩衝器 121的速度，以解決FIFO緩衝器121中資料過滿的情況。同樣地，當儲存於FIFO緩衝器121中之資料量低於一下限值時，代表FIFO緩衝器121中的資料量可能到達過清空狀態，因此時脈控制器122可調整可變整數除法器1321的除數值(M)大小來降低時脈頻率CLK_BB1。如此一來，FIFO緩衝器121便依照降低的時脈頻率CLK_BB1輸出資料至基帶處理器130，減少基帶處理器130從FIFO緩衝器121讀取資料的速度。其中，降低後的時脈頻率CLK_BB1可小於ADC 112寫入FIFO緩衝器121的速度，以解決FIFO緩衝器121中資料清空的情況。值得注意的是，雖然以上的實施例提到時脈控制器122根據FIFO緩衝器121的資料狀態調整可變整數除法器1321的除數值(M)大小，進而調整VCO 1324輸出至基帶處理器130的時脈頻率CLK_BB1，然而，在本發明另一實施例中，可變整數除法器1321的除數值(M)大小亦可由基帶處理器130根據目前的資料處理狀況來決定。亦即，基帶處理器130亦可透過時脈控制器122自行調整其時脈頻率。
第3B圖顯示根據本發明另一實施例所述之第二信號源的方塊圖。第二信號源132B可以是一合成器(Synthesizer)，包括一除法器1421、一相位頻率偵測器(Phase Frequency Detector，PFD)1422、一數位迴路濾波器1423、一加法器1424、一數位電壓控制震盪器(Digital Voltage-Controlled Oscillator，DCO)1425和一除法器1426。與第3A圖的實施例相同，時脈頻率CLK_BB2係基帶處理器130的時脈，而FIFO緩衝器121係依照該時脈頻率CLK_BB2輸出資料至基帶處理器130。 因此，當FIFO緩衝器121中的資料狀態不平衡(資料過滿或清空)時，可調整時脈頻率CLK_BB2的大小。然而，與第3A圖之實施例不同的是，第3B圖第二信號源的實施架構係屬於數位的方式，如下所述。在第3B圖中，除法器1421具有將基帶處理器130之時脈頻率CLK_BB2除頻的功能，將所輸出的頻率送至PFD 1422作為其輸入頻率fin2 。此外，除法器1426接收參考源140的震盪頻率fxta1 ，並將其除頻以輸出參考頻率fref2 。參考源140的震盪頻率fxta1 可以是由一晶體震盪器產生。PFD 1422接收輸入頻率fin2 和參考頻率fref2 ，偵測/比較兩者之間的差異量並送出結果給數位迴路濾波器1423，數位迴路濾波器1423再送出一組控制位元(control bits)給加法器1424。加法器1424亦接收時脈控制器122所輸出的另一組控制位元，並將兩組控制位元相加輸出一總控制位元給DCO 1425，使得DCO 1425調整其輸出至基帶處理器130的時脈頻率CLK_BB2。舉例來說，當儲存於FIFO緩衝器121中之資料量高於一上限值時，代表FIFO緩衝器121中的資料量可能到達過滿的狀態，因此時脈控制器122可調整其輸出之控制位元的值(例如給予較大的控制位元的值)來增加時脈頻率CLK_BB2。如此一來，FIFO緩衝器121便依照增加的時脈頻率CLK_BB2輸出資料至基帶處理器130，提升基帶處理器130從FIFO緩衝器121讀取資料的速度。其中，增加後的時脈頻率CLK_BB2可大於ADC 112寫入FIFO緩衝器121的速度，以解決FIFO緩衝器121中資料過滿的情況。同樣地，當儲存於FIFO緩衝器121中之資料量低於一下限值時，代表FIFO緩衝器121中的資料量可能到 達過清空狀態，因此時脈控制器122可調整其輸出之控制位元的值(例如給予較小的控制位元的值)來降低時脈頻率CLK_BB2。如此一來，FIFO緩衝器121便依照降低的時脈頻率CLK_BB2輸出資料至基帶處理器130，減少基帶處理器130從FIFO緩衝器121讀取資料的速度。其中，降低後的時脈頻率CLK_BB2可小於ADC 112寫入FIFO緩衝器121的速度，以解決FIFO緩衝器121中資料清空的情況。與第3A圖之實施例相同，時脈控制器122所輸出之控制位元的值亦可由基帶處理器130根據目前的資料處理狀況來決定。亦即，基帶處理器130亦可透過時脈控制器122自行調整其時脈頻率。必須注意的是，在此實施例中，只有在電路初始狀態時才需要使用到數位迴路濾波器1423的輸出值，而在之後的操作中將數位迴路濾波器1423的值閂鎖住不再變動。取而代之的是，時脈控制器122根據FIFO緩衝器121的資料狀態調整其所輸出之控制位元的值，進而調整總控制位元的值。如此一來，DCO 1425可根據總控制位元動態地調整其輸出至基帶處理器130的時脈頻率CLK_BB2。更具體地說，當FIFO緩衝器121的資料狀態為接近資料溢出時(資料超過上限值)，時脈控制器122可輸出正的第二控制位元的值，使得加法器1424輸出較大的總控制位元給DCO 1425，進而使DCO 1425提高其輸出的時脈頻率CLK_BB2。相反地，當FIFO緩衝器121的資料狀態為接近資料清空時(資料低於下限值)，時脈控制器122可輸出負的第二控制位元的值，使得加法器1424輸出較小的總控制位元給DCO 1425，進而使DCO 1425降低其輸出的時脈頻率CLK_BB2。在以上兩 個實施例中，提到了FIFO緩衝器121中資料過滿或清空的情況，以下將概略敘述FIFO緩衝器121中資料遞增或遞減的狀態。
第4A圖表示該FIFO緩衝器121中的資料量遞減。舉例而言，寫入時脈的頻率為4/T而讀出時脈的頻率為5/T。該FIFO緩衝器的讀出速度較該FIFO緩衝器121的寫入時脈快，因此該資料量在每個T期間內皆會遞減。參考第4A圖，FIFO_R表示該FIFO緩衝器121於此區域讀出資料，FIFO_W表示該FIFO緩衝器121於此區域寫入資料，而黑點表示該資料儲存於緩衝器。410表示於to 時的該FIFO緩衝器121，412表示於to +T時的該FIFO緩衝器121，而414表示於to +2T時的FIFO緩衝器121。當該資料量降至下限之下時，則FIFO緩衝器的空訊號會被拉高而於下個期間發送「發生錯誤」(error happened)訊息。
第4B圖表示該FIFO緩衝器121內之資料量遞增。舉例而言，寫入時脈的頻率為6/T讀出時脈的頻率為5/T。該資料量在每個T期間內皆會遞增。參照第4B圖，420表示於t1 時的該FIFO緩衝器121，422表示於t1 +T時的該FIFO緩衝器121，而424表示於t1 +4T時的FIFO緩衝器121。當該資料量超出上限之上時，則FIFO緩衝器的滿訊號會被拉高而於下個期間發送「發生錯誤」訊息。
如上所述，當該讀出時脈和該寫入時脈非同步，該FIFO緩衝器會遭遇到過滿或過空的問題而導致資料傳遞錯誤。然而，其可用控制該讀出時脈的頻率之方式避免。第5圖顯示本發明一實施例所述之介面操作方法，用於操作第2圖所示之具有一寫入時脈和一讀出時脈的非同步 FIFO介面220，並配合使用第3A圖所述之第二信號源132A。首先，在步驟S50中，根據寫入時脈從ADC 112接收一數位訊號至FIFO緩衝器121。在步驟S51中，根據讀出時脈從FIFO緩衝器121輸出一數位訊號至基帶處理器130。在步驟S52中，由參考源140提供一震盪頻率fxta1 。在步驟S53中，第3A圖中的除法器1325將震盪頻率除以第一整數除數N以產生一參考頻率fref1 。在步驟S54中，第3A圖中的可變整數除法器1321將讀出時脈除以一第二整數除數M以產生一輸入頻率fin1 。在步驟S55中，相位頻率偵測器/電荷幫浦1322比較參考頻率fref1 和輸入頻率fin1 ，而迴路濾波器1323根據比較結果輸出一控制訊號。在步驟S56中，第3A圖中的電壓控制震盪器1324根據控制訊號調整所輸出的讀出時脈。在第5圖的流程圖中，第二整數除數M係為時脈控制訊號所控制，亦即，當讀出時脈過低造成非同步FIFO介面220資料過滿時，即調整第二整數除數M的值，以便增加讀出時脈的頻率，反之亦然。
第6圖顯示本發明另一實施例所述之介面操作方法，用於操作第2圖所示之具有一寫入時脈和一讀出時脈的非同步FIFO介面220，並配合使用第3B圖所述之第二信號源132B。首先，在步驟S60中，根據寫入時脈從ADC 112接收一數位訊號至FIFO緩衝器121。在步驟S61中，根據讀出時脈從FIFO緩衝器121輸出一數位訊號至一基帶處理器130。在步驟S62中，根據儲存於FIFO緩衝器121中之資料量輸出第一組控制位元。在步驟S63中，由參考源提供一震盪頻率fxta1 。在步驟S64中，第3B圖的除法 器1426將震盪頻率fxta1 除以一第一整數除數以產生一參考頻率fref2 。在步驟S65中，第3B圖的除法器1421將讀出時脈除以一第二整數除數以產生一輸入頻率fin2 。在步驟S66中，比較參考頻率fref2 和輸入頻率fin2 。在步驟S67中，根據比較結果輸出一第二組控制位元。在步驟S68中，第3B圖的加法器1424將第一組控制位元與第二組控制位元相加以得到一總控制位元。在步驟S69中，第3B圖的數位電壓控制震盪器1425將根據總控制位元調整所輸出的讀出時脈。更精確地說，當FIFO緩衝器121接近資料清空的狀態時，步驟S62中所輸出的第一組控制位元可為負，使得相加後的總控制位元變小而降低所輸出的讀出時脈。相反地，當FIFO緩衝器121接近資料溢出的狀態時，步驟S62中所輸出的第一組控制位元可為正，使得相加後的總控制位元變大而增加所輸出的讀出時脈。
此外，雖然本發明的實施例中揭露的是根據FIFO緩衝器121中之資料量狀態，使得時脈控制器122作相對應的調整動作，然而，在本發明另一實施例中，時脈控制器122的動作係可以由基帶處理器130而定。亦即，基帶處理器130可根據目前的資料處理情況，告知時脈控制器122需增加或減少目前的時脈頻率。
第7圖顯示根據本發明一實施例所述之接收器200於實際應用的電路圖。在第7圖中，除了ADC 112前端的設頻前端接收器110之外，更包括了輸出端數位類比轉換器(digital-to-analog converter，DAC)212後端的喇叭(speaker)150。其中，非同步FIFO介面220更包括了輸出端的FIFO緩衝器221。與上述的原理相同，FIFO緩衝 器221根據基帶處理器130的時脈從基帶處理器130接收資料，以及根據由固定除法器224所除出來的讀出時脈輸出資料至DAC 212，DAC 212並將相關的音訊資料傳送至喇叭150。
此外，本發明亦可應用於整合式接收器。第8A圖顯示根據本發明實施例所述之整合式接收器800A的代表圖，其中低雜訊放大器(low noise amplifier，LNA)102係屬於類比接收路徑電路的一部分。LNA 102根據所接收的射頻訊號113輸出訊號給混合器(mixer)104。混合器104根據一混合信號118產生低中頻(low-IF)訊號116給低中頻轉換電路(low-IF conversion circuitry)106。低中頻轉換電路106根據一數位取樣時脈信號205將所接收的低中頻訊號116數位化，並輸出數位訊號120給數位訊號處理器(Digital Signal Processor，DSP)108。DSP 108根據一數位時脈信號(在此圖中亦為信號205，但在稍後敘述之第800B圖的應用中則不為信號205)來處理數位訊號120。在第800A圖的電路中，混合信號118、數位取樣時脈信號205(屬於低中頻轉換電路106)、數位時脈信號205(屬於DSP 108)係由一時脈系統300產生，其中該時脈系統300包括除法器132、202和204。時脈系統300接收由頻率合成器209所產生的頻率fOSC ，並利用上述除法器132、204和202來產生混合信號118、數位取樣時脈信號205、數位時脈信號205。本發明之非同步先進先出介面220可應用於低中頻轉換電路106和DSP 108之間，如第800B圖所示。
在第800B圖應用本發明之非同步先進先出介面220的範例中，非同步先進先出介面220中的FIFO緩衝器121 依照寫入時脈從低中頻轉換電路106接收數位訊號120A和依照讀出時脈輸出數位訊號120B至DSP 108，並根據FIFO緩衝器121的資料狀態緩衝低中頻轉換電路106和DSP 108兩者之間的資料讀寫，其中的操作原理與上述內容皆完全相同，因此在此不再重複敘述。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200‧‧‧接收器
102‧‧‧低雜訊放大器
104‧‧‧混合器
106‧‧‧低中頻轉換電路
108‧‧‧數位訊號處理器
110‧‧‧射頻前端接收器
112‧‧‧類比數位轉換器
113‧‧‧射頻訊號
114、132、132A、132B‧‧‧信號源
116‧‧‧低中頻訊號
121、221‧‧‧FIFO緩衝器
120、220‧‧‧非同步FIFO介面
120A、120B‧‧‧數位訊號
122‧‧‧時脈控制器
124‧‧‧可變整數除法器
130‧‧‧基帶處理器
132、204、1325‧‧‧除法器
140‧‧‧參考源
150‧‧‧喇叭
209‧‧‧頻率合成器
212‧‧‧數位類比轉換器
224‧‧‧固定除法器
300‧‧‧時脈系統
410、412、414、420、422、424‧‧‧緩衝器
800A、800B‧‧‧整合式接收器
1321‧‧‧可變整數除法器
1322‧‧‧相位頻率偵測器/電荷幫浦
1323‧‧‧迴路濾波器
1324‧‧‧電壓控制震盪器
CLK_BB1、CLK_BB2‧‧‧時脈頻率
fOSC ‧‧‧頻率合成器的輸出頻率
fxta1 ‧‧‧震盪頻率
Fin1 、Fin2 ‧‧‧輸入頻率
Fref1 、Fref2 ‧‧‧參考頻率
FIFO_R‧‧‧讀取資料
FIFO_W‧‧‧寫入資料
第1圖顯示使用非同步先進先出介面之一接收器的方塊圖；第2圖顯示根據本發明一實施例所述之使用非同步先進先出介面之一接收器的方塊圖；第3A圖顯示根據本發明一實施例所述之一第二信號源的方塊圖；第3B圖顯示根據本發明另一實施例所述之第二信號源的方塊圖；第4A圖顯示根據本發明一實施例所述之FIFO緩衝器中資料量遞減的示意圖；第4B圖顯示根據本發明一實施例所述之FIFO緩衝器中資料量遞增的示意圖；第5圖顯示本發明一實施例所述之介面操作方法；第6圖顯示本發明另一實施例所述之介面操作方法；第7圖顯示根據本發明一實施例所述之接收器於實際應用的電路圖；第8A圖顯示一整合式接收器的電路圖；以及第8B圖顯示本發明之非同步先進先出介面應用於第8A圖之整合式接收器的範例。
200‧‧‧接收器
110‧‧‧射頻前端接收器
112‧‧‧類比數位轉換器
114、132‧‧‧信號源
121‧‧‧FIFO緩衝器
122‧‧‧時脈控制器
124‧‧‧可變整數除法器
130‧‧‧基帶處理器
140‧‧‧參考源
220‧‧‧非同步FIFO介面

Claims (36)

  1. 一種非同步先進先出介面，具有非同步的一讀出時脈和一寫入時脈，包括：一緩衝器，根據上述寫入時脈從一類比數位轉換器接收一數位訊號，以及根據上述讀出時脈輸出一數位訊號至一處理器；一時脈控制器，根據儲存於上述緩衝器中之資料量輸出一時脈控制訊號；一參考源，提供一震盪頻率；以及一信號源，將上述震盪頻率除以一第一整數除數以產生一參考頻率，將上述讀出時脈除以一第二整數除數以產生一輸入頻率，以及藉著比較上述參考頻率和上述輸入頻率來輸出一控制訊號，用以調整所輸出的上述讀出時脈，其中上述第二整數除數係為上述時脈控制訊號所控制，上述信號源包括：一除法器，將上述震盪頻率除以上述第一整數除數以產生上述參考頻率；一可變整數除法器，由上述時脈控制訊號所控制，用以將上述讀出時脈除以上述第二整數除數以產生上述輸入頻率；一相位頻率偵測器/電荷幫浦，比較上述參考頻率和上述輸入頻率；一迴路濾波器，根據上述參考頻率和上述輸入頻率的比較結果產生上述控制訊號，以及一電壓控制震盪器，輸出上述讀出時脈，並根據上述控制訊號調整上述讀出時脈。
  2. 如申請專利範圍第1項所述之非同步先進先出介 面，其中上述處理器係一基帶(base band)處理器。
  3. 如申請專利範圍第1項所述之非同步先進先出介面，其中上述震盪頻率係由一晶體震盪器所提供。
  4. 如申請專利範圍第1項所述之非同步先進先出介面，其中當儲存於上述緩衝器中之資料量高於一上限值或低於一下限值，上述時脈控制器改變上述第二整數除數以調整儲存於上述緩衝器中之資料量。
  5. 如申請專利範圍第4項所述之非同步先進先出介面，其中上述上限值代表資料溢出訊號，上述下限值代表資料清空訊號。
  6. 如申請專利範圍第1項所述之非同步先進先出介面，其中當儲存於上述緩衝器中之資料量高於一上限值，上述時脈控制器改變上述第二整數除數，使得上述寫入時脈低於上述讀出時脈。
  7. 如申請專利範圍第1項所述之非同步先進先出介面，其中當儲存於上述緩衝器中之資料量低於一下限值，上述時脈控制器改變上述第二整數除數，使得上述寫入時脈高於上述讀出時脈。
  8. 一種介面操作方法，用於操作具有一寫入時脈和一讀出時脈之一非同步介面，上述非同步介面包括一緩衝器，上述方法包括：根據上述寫入時脈從一類比數位轉換器接收一數位訊號至上述緩衝器；根據上述讀出時脈從上述緩衝器輸出一數位訊號至一處理器；根據儲存於上述緩衝器中之資料量輸出一時脈控制 訊號；提供一震盪頻率；藉由一除法器，將上述震盪頻率除以一第一整數除數以產生一參考頻率；藉由上述時脈控制訊號所控制之一可變整數除法器，將上述讀出時脈除以一第二整數除數以產生一輸入頻率，以及藉著比較上述參考頻率和上述輸入頻率來調整上述讀出時脈，其中藉著比較上述參考頻率和上述輸入頻率來調整上述讀出時脈的步驟包括：藉由一相位頻率偵測器/電荷幫浦，比較上述參考頻率和上述輸入頻率；藉由一迴路濾波器，根據上述參考頻率和上述輸入頻率的比較結果產生上述控制訊號，以及藉由一電壓控制震盪器，輸出上述讀出時脈，並根據上述控制訊號調整上述讀出時脈。
  9. 如申請專利範圍第8項所述之介面操作方法，其中上述處理器係一基帶處理器。
  10. 如申請專利範圍第8項所述之介面操作方法，其中上述震盪頻率係由一晶體震盪器所提供。
  11. 如申請專利範圍第8項所述之介面操作方法，其中當儲存於上述緩衝器中之資料量高於一上限值或低於一下限值，上述方法更包括：改變上述第二整數除數以調整儲存於上述緩衝器中之資料量。
  12. 如申請專利範圍第11項所述之介面操作方法，其 中上述上限值代表資料溢出訊號，上述下限值代表資料清空訊號。
  13. 如申請專利範圍第8項所述之介面操作方法，其中當儲存於上述緩衝器中之資料量高於一上限值，上述方法更包括改變上述第二整數除數，使得上述寫入時脈低於上述讀出時脈。
  14. 如申請專利範圍第8項所述之介面操作方法，其中當儲存於上述緩衝器中之資料量低於一下限值，上述方法更包括改變上述第二整數除數，使得上述寫入時脈高於上述讀出時脈。
  15. 一種非同步先進先出介面，具有非同步的一讀出時脈和一寫入時脈，包括：一緩衝器，根據上述寫入時脈從一類比數位轉換器接收一數位訊號，以及根據上述讀出時脈輸出一數位訊號至一處理器；一時脈控制器，根據儲存於上述緩衝器中之資料量輸出一第一組控制位元；一參考源，提供一震盪頻率；一信號源，將上述震盪頻率除以一第一整數除數以產生一參考頻率，將上述讀出時脈除以一第二整數除數以產生一輸入頻率，藉著比較上述參考頻率和上述輸入頻率來輸出一第二組控制位元，將上述第一組控制位元與上述第二組控制位元相加以得到一總控制位元，以及根據上述總控制位元調整所輸出的上述讀出時脈，其中上述信號源包括：一第一除法器，將上述震盪頻率除以上述第一整數除 數以產生上述參考頻率；一第二除法器，將上述讀出時脈除以上述第二整數除數以產生上述輸入頻率；一相位頻率偵測器，比較上述參考頻率和上述輸入頻率；一數位迴路濾波器，根據上述參考頻率和上述輸入頻率的比較結果產生上述第二組控制位元；一加法器，將上述第一組控制位元與上述第二組控制位元相加以得到上述總控制位元；以及一電壓控制震盪器，輸出上述讀出時脈，並根據上述總控制位元調整上述讀出時脈。
  16. 如申請專利範圍第15項所述之非同步先進先出介面，其中上述處理器係一基帶處理器。
  17. 如申請專利範圍第15項所述之非同步先進先出介面，其中上述震盪頻率係由一晶體震盪器所提供。
  18. 如申請專利範圍第15項所述之非同步先進先出介面，其中當儲存於上述緩衝器中之資料量高於一上限值或低於一下限值，上述時脈控制器改變上述第一組控制位元的值以調整儲存於上述緩衝器中之資料量。
  19. 如申請專利範圍第18項所述之非同步先進先出介面，其中上述上限值代表資料溢出訊號，上述下限值代表資料清空訊號。
  20. 如申請專利範圍第15項所述之非同步先進先出介面，其中當儲存於上述緩衝器中之資料量高於一上限值，上述時脈控制器改變上述第一組控制位元的值，使得上述寫入時脈低於上述讀出時脈。
  21. 如申請專利範圍第15項所述之非同步先進先出介面，其中當儲存於上述緩衝器中之資料量低於一下限值，上述時脈控制器改變上述第一組控制位元的值，使得上述寫入時脈高於上述讀出時脈。
  22. 一種介面操作方法，用於操作具有一寫入時脈和一讀出時脈之一非同步介面，上述非同步介面包括一緩衝器，上述方法包括：根據上述寫入時脈從一類比數位轉換器接收一數位訊號至上述緩衝器；根據上述讀出時脈從上述緩衝器輸出一數位訊號至一處理器；根據儲存於上述緩衝器中之資料量輸出一第一組控制位元；提供一震盪頻率；藉由一第一除法器，將上述震盪頻率除以一第一整數除數以產生一參考頻率；藉由一第二除法器，將上述讀出時脈除以一第二整數除數以產生一輸入頻率；藉由一相位頻率偵測器與一數位迴路濾波器，比較上述參考頻率和上述輸入頻率來輸出一第二組控制位元；藉由一加法器，將上述第一組控制位元與上述第二組控制位元相加以得到一總控制位元；以及藉由一電壓控制震盪器，根據上述總控制位元調整所輸出的上述讀出時脈。
  23. 如申請專利範圍第22項所述之介面操作方法，其中上述處理器係一基帶處理器。
  24. 如申請專利範圍第22項所述之介面操作方法，其中上述震盪頻率係由一晶體震盪器所提供。
  25. 如申請專利範圍第22項所述之介面操作方法，其中當儲存於上述緩衝器中之資料量高於一上限值或低於一下限值，上述方法更包括改變上述第一組控制位元的值以調整儲存於上述緩衝器中之資料量。
  26. 如申請專利範圍第25項所述之介面操作方法，其中上述上限值代表資料溢出訊號，上述下限值代表資料清空訊號。
  27. 如申請專利範圍第22項所述之介面操作方法，其中當儲存於上述緩衝器中之資料量高於一上限值，上述方法更包括改變上述第一組控制位元的值，使得上述寫入時脈低於上述讀出時脈。
  28. 如申請專利範圍第22項所述之介面操作方法，其中當儲存於上述緩衝器中之資料量低於一下限值，上述方法更包括改變上述第一組控制位元的值，使得上述寫入時脈高於上述讀出時脈。
  29. 一種整合式接收器，包括：一頻率合成器，產生一輸出信號；一時脈系統，根據上述輸出信號產生一混合信號以及一寫入時脈；一類比接收路徑電路，根據上述混合信號產生一低中頻訊號；一低中頻轉換電路，根據上述寫入時脈將上述低中頻訊號轉換成一第一數位訊號；一處理器，根據一讀出時脈處理一第二數位訊號；以 及一非同步先進先出介面，耦接於上述低中頻轉換電路和上述處理器之間，並具有非同步的上述讀出時脈和上述寫入時脈，包括：一緩衝器，根據上述寫入時脈從上述低中頻轉換電路接收上述第一數位訊號，以及根據上述讀出時脈輸出上述第二數位訊號至上述處理器；一時脈控制器，根據儲存於上述緩衝器中之資料量輸出一時脈控制訊號；一參考源，提供一震盪頻率；以及一信號源，將上述震盪頻率除以一第一整數除數以產生一參考頻率，將上述讀出時脈除以一第二整數除數以產生一輸入頻率，以及藉著比較上述參考頻率和上述輸入頻率來輸出一控制訊號，用以調整所輸出的上述讀出時脈，其中上述第二整數除數係為上述時脈控制訊號所控制，其中上述信號源包括：一除法器，將上述震盪頻率除以上述第一整數除數以產生上述參考頻率；一可變整數除法器，由上述時脈控制訊號所控制，用以將上述讀出時脈除以上述第二整數除數以產生上述輸入頻率；一相位頻率偵測器/電荷幫浦，比較上述參考頻率和上述輸入頻率；一迴路濾波器，根據上述參考頻率和上述輸入頻率的比較結果產生上述控制訊號，以及一電壓控制震盪器，輸出上述讀出時脈，並根據上述 控制訊號調整上述讀出時脈。
  30. 如申請專利範圍第29項所述之整合式接收器，其中上述處理器係一數位訊號處理器。
  31. 如申請專利範圍第29項所述之整合式接收器，其中上述震盪頻率係由一晶體震盪器所提供。
  32. 如申請專利範圍第29項所述之整合式接收器，其中當儲存於上述緩衝器中之資料量高於一上限值或低於一下限值，上述時脈控制器改變上述第二整數除數以調整儲存於上述緩衝器中之資料量。
  33. 如申請專利範圍第32項所述之整合式接收器，其中上述上限值代表資料溢出訊號，上述下限值代表資料清空訊號。
  34. 如申請專利範圍第29項所述之整合式接收器，其中當儲存於上述緩衝器中之資料量高於一上限值，上述時脈控制器改變上述第二整數除數，使得上述寫入時脈低於上述讀出時脈。
  35. 如申請專利範圍第29項所述之整合式接收器，其中當儲存於上述緩衝器中之資料量低於一下限值，上述時脈控制器改變上述第二整數除數，使得上述寫入時脈高於上述讀出時脈。
  36. 一種整合式接收器，包括：一頻率合成器，產生一輸出信號；一時脈系統，根據上述輸出信號產生一混合信號以及一寫入時脈；一類比接收路徑電路，根據上述混合信號產生一低中頻訊號； 一低中頻轉換電路，根據上述寫入時脈將上述低中頻訊號轉換成一第一數位訊號；一處理器，根據一讀出時脈處理一第二數位訊號；以及一非同步先進先出介面，耦接於上述低中頻轉換電路和上述處理器之間，並具有非同步的上述讀出時脈和上述寫入時脈，包括：一緩衝器，根據上述寫入時脈從上述低中頻轉換電路接收一數位訊號，以及根據上述讀出時脈輸出一數位訊號至上述處理器；一時脈控制器，根據儲存於上述緩衝器中之資料量輸出一第一組控制位元；一參考源，提供一震盪頻率；以及一信號源，將上述震盪頻率除以一第一整數除數以產生一參考頻率，將上述讀出時脈除以一第二整數除數以產生一輸入頻率，藉著比較上述參考頻率和上述輸入頻率來輸出一第二組控制位元，將上述第一組控制位元與上述第二組控制位元相加以得到一總控制位元，以及根據上述總控制位元調整所輸出的上述讀出時脈，其中上述信號源包括：一第一除法器，將上述震盪頻率除以上述第一整數除數以產生上述參考頻率；一第二除法器，將上述讀出時脈除以上述第二整數除數以產生上述輸入頻率；一相位頻率偵測器，比較上述參考頻率和上述輸入頻率； 一數位迴路濾波器，根據上述參考頻率和上述輸入頻率的比較結果產生上述第二組控制位元；一加法器，將上述第一組控制位元與上述第二組控制位元相加以得到上述總控制位元；以及一電壓控制震盪器，輸出上述讀出時脈，並根據上述總控制位元調整上述讀出時脈。
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