TWI385732B - 使用和碳形成合金的矽膜來製造超淺接合區的方法 - Google Patents

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TWI385732B
TWI385732B TW096115493A TW96115493A TWI385732B TW I385732 B TWI385732 B TW I385732B TW 096115493 A TW096115493 A TW 096115493A TW 96115493 A TW96115493 A TW 96115493A TW I385732 B TWI385732 B TW I385732B
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Yonah Cho
Zhiyuan Ye
Ali Zojaji
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Description

使用和碳形成合金的矽膜來製造超淺接合區的方法
本發明之實施例大致相關於半導體元件與其製造方法,而明確地,係關於場效電晶體(Field Effect Transistor,FET)元件中超淺接合區的製造方法。
極大型積體電路(Ultra-large-scale integrated,ULSI)通常包含超過百萬個的電晶體形成於一半導體基板上,且該些電晶體可協同執行電子元件中不同的功能。此類電晶體可能包括互補式金氧半導體(complementary metal-oxide-semiconductor,CMOS)、場效電晶體與金氧半場效電晶體(metal oxide semiconductor field effect transistors,MOSFET)。
CMOS電晶體包括一閘極結構(gate structure),其配置在半導體基板界定的源極(source)區與汲極(drain)區之間。閘極結構通常包括一形成在閘極介電材質(gate dielectric material)上的閘電極(gate electrode)。閘電極調控電荷載子(charge carrier)之流動以便接通或截斷電晶體,該流動係位於閘極介電層之下且形成於汲極區與源極區之間的通道區域(channel region)中。通道、汲極與源極區域在技術中一同被視為「電晶體接合區」。為了幫助此類電晶體操作速度的增加,持續存在著降低電晶體接合區尺寸的趨勢。
閘極通常以摻雜多晶矽(polysilicon,Si)形成,而閘極介電材質可能包含一由諸如二氧化矽(SiO2 )或摻氮二氧化矽等等高介電常數材質(例如,高於4.0的界電常數)所組成的薄膜(例如,小於20)。
可藉由利用離子佈植處理界定半導體基板中的源極與汲極區來製造CMOS電晶體。然而,較小尺寸的電晶體接合區必須先形成淺縱深(例如,100至500之間的縱深)的源極與汲極區。此類超淺接合區需要陡峭的接合區,但因為離子穿隧效應(ion-channeling)與瞬間增益擴散(transient enhanced diffusion,TED)現象,是難以利用離子佈植技術形成陡峭接合區。由於摻雜物與過量的矽(晶格間)之間的交互作用,摻雜物在佈植後退火(annealing)過程中經歷極度增益擴散或瞬間增益擴散。此增益擴散導致更深的源極/汲極接合區與更差的接合區分佈(junction profile)。
許多方法已經試著在形成超淺接合區時減少瞬間增益擴散。一個製造超淺電晶體接合區的方法稱為同步佈植碳(carbon co-implantation)法,此法中碳與摻雜物(例如硼)被同步植入。雖然同步佈植碳法可成功地減少瞬間增益擴散,但同步佈植碳法需承受在薄膜中產生大量點缺陷(point defects)的不利條件。
另一方法利用同步佈植氟去減少退火過程中的瞬間增益擴散。然而,此法亦需承受與同步佈植碳法相同的不利條件,例如退火過程後仍存在的點缺陷。
因此,需要一種製造場效電晶體超淺接合區的改良方法。
本發明大致相關於一種場效電晶體元件之超淺接合區的製造方法。某些實施例中提供在基板上形成超淺接合區之方法。基板被置入處理腔中。矽碳層(silicon carbon layer)被沉積在基板上。矽碳層暴露於摻雜物之下。基板被加熱至超過950℃的溫度,以便促使矽碳層中的摻雜物實質退火。某些實施例中,基板被加熱至大約1000℃至1100°之間的溫度。某些實施例中,基板被加熱至大約1030℃至1050°之間的溫度。
某些實施例中,提供在基板表面形成超淺接合區的方法。基板被置入處理腔中。矽碳磊晶層被沉積在基板上。摻雜物被植入矽碳層中。基板被加熱至超過950℃的溫度。某些實施例中,係利用浸沒式電漿離子佈植處理(plasma immersion ion implantation process)將摻雜物植入矽碳層中。某些實施例中,在加熱基板超過950℃之後,矽碳層上部的可置換碳(substitutuional carbon)濃度低於矽碳層下部的可置換碳濃度。
某些實施例中,提供一具有陡峭p-n接合區的結構。此結構包括一半導體基板。此結構更包括一在沉積的矽碳磊晶層由離子佈植所界定之源極區與汲極區。此結構更包括一具有一閘極結構位於其上的通道區域,該閘極結構包括閘極與介電層。某些實施例中,陡峭的p-n接合區具有大約3 nm/decade的摻雜物分佈。
上文已相當概括地描述本發明的特徵與技術優點,為了可以更加理解接下的本發明之詳細描述。本發明的額外特徵與優點會描述於之後的本發明申請專利範圍內。熟悉技術的人士可以理解,其可輕易地利用所揭露的概念與實施例當作基礎,來修改或設計其他完成與本發明相同目的之結構或處理。熟悉技術的人士亦可以理解,此類相等的意涵並不悖離所附專利申請範圍提出之本發明的精神與範圍外。
列舉於專利申請範圍中的本發明之實施例大致提供一種形成基板表面上的超淺接合區之方法。基板被置入處理腔中。矽碳層被沉積在基板表面上。矽碳層暴露給摻雜物。基板被加熱至超過950℃的溫度,以便導致摻雜物的實質退火反應發生於矽碳層中。
整個說明書中,「含矽(silicon-containing)」一詞的材質、化合物、薄膜或層需理解為包括一至少含有矽且可能包含鍺、碳、硼、砷、磷、鎵與/或鋁之合成物。其他諸如金屬、鹵素或氫等元素可能併入含矽材質、化合物、薄膜或層中,此些元素通常處於百萬分之(part per million,ppm)的濃度。含矽材質的化合物或合金會以縮寫表示,諸如Si代表矽、SiGe代表矽鍺、SiC代表矽碳且SiGeC代表矽鍺碳。縮寫既不代表具有化學計量關係的化學方程式,也不代表含矽材質任何特定的還原/氧化態。
第1圖描述一種形成基板上超淺接合區的示範處理順序100。步驟110中,基板被置入處理腔中。步驟120中,沉積矽碳層於基板上。步驟130中,矽碳層暴露於摻雜物中。步驟140中,基板被加熱至超過950℃的溫度,以便導致摻雜物的實質退火反應發生於矽碳層中。
步驟110中,基板被置入處理腔中。步驟110的基板可以是圖案基板(patterned substrate)。圖案基板係包括電子特徵(形成於基板表面之內或之上)的基板。圖案基板可能包含單晶表面與至少一不是單晶的第二表面(例如,多晶或非晶表面)。單晶表面包括裸晶基板(bare crystalline substrate)或沉積的單一結晶層(通常以諸如矽、矽鍺、矽碳等材質形成)。多晶或非晶表面可能包括介電材質(諸如氧化物或氮化物,特別是氧化矽或氮化矽)與非晶矽表面。
步驟120中,沉積矽碳層於基板上。係利用磊晶處理來沉積步驟120的矽碳層。通常,處理腔在整個磊晶處理中維持在一恆定的溫度中。然而,某些步驟會執行於變動的溫度中。處理腔維持在大約250℃至1,000℃範圍之間內的溫度,較佳的溫度為大約500℃至800℃之間,且更佳的溫度為大約550℃至750℃之間。實施磊晶處理的適當溫度取決於特定前驅物(用來沉積與/或蝕刻含矽材質)。一實例中,已發現對於含矽材質而言,相對於使用較常見蝕刻劑的處理,氯氣(Cl2 )可在較低的溫度下扮演相當成功的蝕刻劑。因此,一實例中,預先加熱該處理腔的較佳溫度係大約或低於750℃,較佳的溫度為大約或低於650℃,且更佳的溫度為大約或低於550℃。處理腔通常維持在大約0.1 Torr至200 Torr之間的壓力下,較佳的壓力為大約1 Torr至50 Torr之間。在此沉積步驟之中與之間,壓力可能出現波動,但通常是固定的。
在步驟120的沉積處理中,基板暴露給沉積氣體好在單晶表面上形成磊晶層同時在第二層上形成多晶層。基板暴露給沉積氣體一段大約0.5秒至30秒的時間,較佳的時間為大約1秒至20秒,且更佳的時間為大約5秒至10秒。沉積處理的特定暴露時間係決定於蝕刻處理的暴露時間、特定前驅物與處理使用之溫度。一般而言,基板暴露於沉積氣體中長達足以形成最大厚度的磊晶且同時形成最小厚度的多晶層(在沉積步驟120中可以容易地蝕刻掉)。
沉積氣體至少包括一矽源、一攜帶氣體與一碳源。某些實施例中,沉積氣體可能至少包括一蝕刻劑(諸如氯化氫或氯)。
通常係以大約5 sccm至500 sccm範圍之間的速度提供矽源進入處理腔內,較佳的速度為大約10 sccm至300 sccm之間,且更佳的速度為大約50 sccm至200 sccm之間(例如,大約100sccm)。有用於沉積氣體(沉積含矽化合物)的矽源包括矽烷類(silanes)、鹵化矽烷類(halogenated silanes)與有機矽烷類(organosilanes)。矽烷類包括矽烷(SiH4 )與具有實驗式Six H(2x+2) 等較高的矽烷類,諸如二矽烷(Si2 H6 )、三矽烷(Si3 H8 )與四矽烷(Si4 H10 )等等。鹵化矽烷類包括具有實驗式X’y Six H(2x+2-y) 的化合物,其中X’可以是氟、氯、溴或碘,諸如六氯二矽烷(Si2 Cl6 )、四氯矽烷(SiCl4 )、二氯矽烷(Cl2 SiH2 )與三氯矽烷(Cl3 SiH)。有機矽烷類包括具有實驗式Ry Six H(2x+2-y) 的化合物,其中R可以是甲基、乙基、丙基或丁基,諸如甲基矽烷((CH3 )SiH3 )、二甲基矽烷((CH3 )2 SiH2 )、三甲基矽烷((CH3 )3 SiH))、乙基矽烷((CH3 CH2 )SiH3 )甲基二矽烷((CH3 )Si2 H5 )、二甲基二矽烷((CH3 )2 Si2 H4 )與六甲基二矽烷((CH3 )6 Si2 )。已發現有機矽烷化合物是有益的矽源,如同將碳併入沉積的含矽化合物實施例中的碳源一樣。
通常係一起提供矽源與攜帶氣體進入處理腔內。攜帶氣體的流速大約1 slm(standard liters per minute,公升/分鐘)至100 slm之間,較佳的流速為大約5 slm至75 slm之間,且更佳的流速為大約10 slm至50 slm之間(例如,約25 slm)。攜帶氣體可能包括氮(N2 )、氫(H2 )、氬、氦與上述之混合物。惰性攜帶氣體是較佳的攜帶氣體,且其包括氮、氬、氦與上述之混合物。攜帶氣體係基於磊晶處理中使用的前驅物與/或處理溫度而挑選。通常攜帶氣體在各個步驟中是一樣的。然而,某些實施例可能在特定的步驟中利用不同的攜帶氣體。
以低溫(例如,低於800℃)處理為其特色的實施例中,最好是利用氮作為攜帶氣體。低溫處理的可以使用一部分係歸因於在蝕刻處理中氯氣的應用。氮在低溫沉積處理中保持惰性。因此在低溫處理中,並不會將氮併入沉積的含矽材質中。再者,氮攜帶氣體不會形成如同氫攜帶氣體所形成的氫端面(hydrogen-terminated surfaces)。藉由在基板表面上吸收氫攜帶氣體而形成的氫端面,抑制含矽層的成長速度。最後,由於氮遠比氫、氬或氦便宜,低溫處理會因為氮的經濟優點而採取氮作為攜帶氣體。
步驟120中提供給處理腔的碳源與矽源和攜帶氣體一起形成含矽化合物,例如矽碳材質通常係以大約0.1 sccm至20 sccm範圍內的速度提供進入處理腔,較佳的速度為大約0.5 sccm至10 sccm之間,而更佳的速度為大約1 sccm至5 sccm之間,例如約2 sccm。用來沉積含矽化合物的碳源包括乙基、丙基與丁基的有機矽烷類、烷基類、烯類與炔類。上述之碳源包括甲基矽烷(methylsilane,CH3 SiH3 )、二甲基矽烷(dimethylsilane,(CH3 )2 SiH2 )、三甲基矽烷(trimethylsilane,(CH3 )3 SiH))、乙基矽烷(ethylsilane,CH3 CH2 SiH3 )、甲烷(methane,CH4 )、乙烯(ethylene,C2 H4 )、乙炔(ethyne,C2 H2 )、丙烷(propane,C3 H8 )、丙烯(propene,C3 H6 )、丁炔(butyne,C4 H6 )等等。磊晶層的碳濃度係在大約200 ppm至5 at.%(原子百分比)範圍之內,較佳的濃度為大約1 at.%至3 at.%之間,例如1.5 at.%。某些實施例中,單一磊晶層內的碳濃度可能是漸次變化的,最好以磊晶層較低的部分比磊晶層較高的部分具有較高的碳濃度而漸次變化。或者,鍺源與碳源可能同時在步驟120時加入處理腔內,與矽源和攜帶氣體一起形成含矽化合物,例如矽鍺碳材質。
停止沉積處理。一實例中,處理腔會以潔淨氣體或攜帶氣體注滿,與/或以真空泵浦排空處理腔。清潔與/或排空處理移除過剩的沉積氣體、反應副產品與其他污染物。另一實例中,一但已停止沉積處理,不需要清潔與/或排空處理腔立即開始蝕刻處理。
可以執行另一選擇的蝕刻處理。蝕刻處理從基板表面移除在步驟120中沉積的含矽材質。蝕刻處理將磊晶(或單晶)材質與非晶(或多晶)材質兩者皆移除。若有任何沉積在基板表面的多晶層,其將會以比磊晶層更快的速度被移除。蝕刻處理的持續時間與沉積處理的持續時間相抵,以得到選擇性形成在基板所欲區域之磊晶層的最終沉積。因此,步驟120中的沉積處理與蝕刻處理的最終效果除了形成選擇性與磊晶成長的含矽材質,同時減少(若有的話)含矽材質的多晶成長。
在蝕刻處理中,基板暴露給蝕刻氣體的時間範圍大約是1秒至90秒之間,較佳的時間範圍為大約2秒至30秒之間,而更佳的時間範圍為大約4秒至10秒之間。蝕刻氣體至少包括一蝕刻劑與一攜帶氣體。通常蝕刻劑係以大約10 sccm至700 sccm範圍之間的速度提供進入處理腔,較佳的速度為大約50 sccm至500 sccm之間,而更佳的速度為大約100 sccm至400 sccm之間,例如大約200 sccm。應用於蝕刻氣體內的蝕刻劑可能包括氯(Cl2 )、氯化氫(HCl)、三氯化硼(BCl3 )、氯甲烷(CH3 Cl)、四氯化碳(CCl4 )、三氟化氯(ClF3 )與上述之混合物。最好是利用氯或氯化氫作為蝕刻劑。
蝕刻劑通常係與一攜帶氣體共同提供進入處理腔內。攜帶氣體具有大約1 slm至100 slm範圍之間的流速,較佳的流速大約係5 slm至75 slm之間,而更佳的流速大約係10 slm至50 slm之間,例如大約25 slm。攜帶氣體可能包括氮(N2 )、氫(H2 )、氬、氦與上述之混合物。某一實施例中,較傾向惰性的攜帶氣體,其包括氮、氬、氦與上述之混合物。可基於磊晶處理時特定前驅物與/或溫度來挑選攜帶氣體。通常係利用相同的攜帶氣體於各個步驟中。然而,某些實施例在蝕刻處理中會應用一不同於沉積處理中所用之攜帶氣體。某些實施例中,較佳的蝕刻劑係氯氣,特別是當交替氣體供應(alternating gas supply,AGS)處理執行在低溫(例如,<800℃)下時。例如,一包含氯(作為蝕刻劑)與氮(作為攜帶氣體)的蝕刻氣體係在大約500℃至750℃範圍之內的溫度下接觸基板表面。另一實例中,包含氯與氮的蝕刻氣體係在大約250℃至500℃範圍之內的溫度下接觸基板表面。
停止蝕刻處理。一實例中,處理腔會以潔淨氣體或攜帶氣體注滿,與/或以真空泵浦排空處理腔。清潔與/或排空處理移除過剩的蝕刻氣體、反應副產品與其他污染物。另一實例中,一但已停止蝕刻處理,不需要清潔與/或排空處理腔立即開始增加磊晶層的厚度。
磊晶層與多晶層的厚度係可以決定的。假如達到預定的厚度,那麼就停止了磊晶處理。然而,假如尚未達到預定的厚度,那麼以一週期重複沉積處理直到達到預定的厚度。通常磊晶層成長至具有大約10至2,000範圍之間的厚度,較佳的厚度為大約100至1,500之間,而更佳的厚度為大約400至1,200之間,例如大約800。若有的話,多晶層通常沉積在原子層至大約500範圍之間的厚度內。含矽磊晶層或含矽多晶層所欲或是預定的厚度係特定於獨特製程。一實例中,磊晶層可以達到預定的厚度然而多晶層卻太厚了。
步驟130中,矽碳薄膜暴露給一摻雜物。典型的摻雜物可能至少包括一摻雜化合物,好提供諸如硼、砷、磷、鎵或鋁等元素摻雜物之來源。摻雜物提供沉積的含矽化合物許多傳導特性,例如電子元件所需之方向性電子流(在受到調控與所欲路徑內)。含矽化合物的薄膜以特定摻雜物摻雜以達到所欲的傳導特性。某些實施例中,含矽化合物以P型摻雜,例如藉由利用二硼烷(diborane)來增加硼的濃度到達大約1015 原子數/立方公分至1021 原子數/立方公分範圍之間。某些實施例中,P型摻雜物具有至少5×1019 原子數/立方公分的濃度。某些實施例中,P型摻雜物的濃度係大約1×1020 原子數/立方公分至2.5×1021 原子數/立方公分之間。某些實施例中,含矽化合物以N型摻雜,例如以磷與/或砷摻雜至大約1015 原子數/立方公分至1021 原子數/立方公分範圍之間的濃度。
在步驟130中,摻雜物源通常係以大約0.1 sccm至20 sccm範圍之間的速度提供進入處理腔內,較佳的速度為大約0.5 sccm至10 sccm之間,而更佳的速度為大約1 sccm至5 sccm之間,例如大約2 sccm。有用於摻雜物源的含硼摻雜物包括硼烷類(boranes)與有機硼烷類(organoboranes)。硼烷類包括硼烷(borane)、二硼烷(B2 H6 )、三硼烷(triborane)、四硼烷(tetraborane)與五硼烷(pentaborane),而烷基硼烷類(alkylboranes)包括具有Rx BH(3-x) 實驗式的化合物,其中R可以為甲基、乙基、丙基或丁基而x可以為1、2或3。烷基硼烷類包括三甲基硼烷(trimethylborane,(CH3 )3 B)、二甲基硼烷(dimethylborane,(CH3 )2 BH)、三乙基硼烷(triethylborane,(CH3 CH2 )3 B)與二乙基硼烷(diethylborane,(CH3 CH2 )2 BH)。摻雜物亦可包括胂(AsH3 )、膦(PH3 )與烷基膦類(alkylphosphines),例如具有Rx PH(3-x) 實驗式的化合物,其中R可以為甲基、乙基、丙基或丁基而x可以為1、2或3。烷基膦類包括三甲基膦(trimethylphosphine,(CH3 )3 P)、二甲基膦(dimethylphosphine,(CH3 )2 PH)、三乙基膦(triethylphosphine,(CH3 CH2 )3 P)與二乙基膦(diethylphosphine,(CH3 CH2 )2 PH)。鋁和鎵摻雜物源可以包括烷基化與/或鹵素化之衍生物,例如以實驗式Rx MX(3-x) 描述之化合物,其中M可以為鋁或鎵,R可以為甲基、乙基、丙基或丁基,X可以為氯或氟而x可以為0、1、2或3。鋁或鎵摻雜物源的實例包括三甲基鋁(trimethylaluminum,Me3 Al)、三乙基鋁(triethylaluminum,Et3 Al)、二甲基氯化鋁(dimethylaluminumchloride,Me2 AlCl)、氯化鋁(aluminum chloride,AlCl3 )、三甲基鎵(trimethylgallium,Me3 Ga)、三乙基鎵(triethylgallium,Et3 Ga)、二甲基氯化鎵(dimethylgalliumchloride,Me2 GaCl)與氯化鎵(gallium chloride,GaCl3 )。
某些實施例中,摻雜物可以經由例如離子佈植法的處理引進。某些實施例中,砷以5 X 1014 and 1 X 1015 之間的份量在0.7 keV(千電子伏特)至1 keV之間植入。某些實施例中,磷以5 X 1014 至1 X 1015 之間的份量在1 keV下植入。某些實施例中,硼以5 X 1014 至1 X 1015 之間的份量在0.5 keV下植入。離子佈植法可以用來形成諸如源極與汲極的摻雜物區。在本實例中,摻雜物區的厚度可以是非常薄。例如,摻雜物區的厚度可以低於300。摻雜濃度可以低於或等於或高於1 X 1020 原子數/立方公分,而摻雜份量大約是1.5 X 1015 cm-2
某些實施例中,可用浸沒式電漿離子佈植法來執行離子佈植。浸沒式電漿離子佈植法可能包括一處理,其中電極層暴露給電漿源,而外加偏壓會應用在基板上。執行浸沒式電漿離子佈植的處理工具可能包括單一與/或一組晶圓反應器,其中可以應用直流電(direct current,DC)與/或射頻(radio frequency,RF)偏壓在基板上。浸沒式電漿離子佈植反應器包括在0.01 mTorr至大約1000 Torr範圍之間的處理周圍壓力。基板保持在150℃至1100℃範圍之間的溫度下。可藉由微波電子迴旋共振(electron cyclotron resonance,ECR)電漿、螺旋式電漿(helicon plasma)、感應耦合電漿(inductively coupled plasma)與/或其他高密度電漿源產生高密度電漿。電將可至少包括氬、氫、氮、氙、氧、砷、二硼烷、氫化鍺(GeH4 )、磷與/或其他雜質源。例如,螺旋式電漿會利用大約200 Watts至2500 Watts範圍之間的射頻功率。外加偏壓會位於大約+200V至500V之間。浸沒式電漿離子佈植法的其他態樣討論於2005年5月17日提出且命名為“利用浸沒式電漿離子佈植法來進行絕緣體上矽之結構的製造”(一般標示為美國專利申請案第6,893,907號),其係以參考方式於此併入本文中,但其不與當前的說明書與申請專利範圍相牴觸。
步驟140中,在基板上執行一退火(annealing)處理。可以實施退火處理來活化與恢復離子佈植所引發的損壞。退火處理可以包括一快速熱處理(rapid thermal process,RTP)、固態磊晶的重新結晶、雷射退火與或突發式退火(spike annealing)。退火溫度取決於應用的處理。某些實施例中,突發式退火係執行於高於950℃的溫度下。例如,突發式退火會具有大約1000℃至1100℃範圍之間的溫度,例如1030℃至1050℃之間,較佳的溫度為大約1050℃,然而固態磊晶會執行在500℃或更低的溫度下。
一較佳的實施例中,突發式退火係執行於快速熱處理系統中,此系統能夠維持退火處理周圍的氣體壓力在明顯低於大氣壓力的程度下。此類快速熱處理系統的一實例為位於Santa Clara,California的Applied Materials,Inc.商業上提供的RADIANCE CENTURA系統。突發式退火更近一步討論於2005年5月24日提出且命名為“用於超淺接合區之突發式退火處理的進步”(一般標示為美國專利申請案第6,897,131號),與2004年10月12日提出且命名為“最理想之突發式退火的周圍”(一般標示為美國專利申請案第6,803,297號),上述之案例係以參考方式於此併入本文中,但其不與當前的說明書與申請專利範圍相牴觸。
一實例中,如同繪示於第2A-2E圖中,源極/汲極的延展形成在金氧半場效電晶體元件中,其中含矽層係磊晶式與選擇性地沉積在基板表面。第2A圖繪示係藉由佈植離子進入基板230的表面而形成源極/汲極區232。源極/汲極區232的部分係以形成在閘極氧化層(gate oxide layer)235上的閘極236與間隙壁(spacer)234而連結。為了形成源極/汲極延展,源極/汲極區232的部分被蝕刻與潮式清洗(wet-cleaned)以產生如圖2B中的凹處238。在源極/汲極區232的部分被蝕刻之前,藉由沉積硬質罩幕層(hardmask)可避免閘極236的蝕刻。
第2C圖描述此文中敘述的磊晶處理之一實施例,其中含矽磊晶層240與選擇性多晶層242係同時且選擇性地沉積(不沉積在間隙壁234上)。藉由調整磊晶處理中的沉積與蝕刻處理而選擇性地將多晶層242形成於閘極236上。或者,當磊晶層240沉積在源極/汲極區232上時,持續地從閘極236上蝕刻掉多晶層242。
另一實例中,含矽磊晶層240與多晶層242是含矽鍺層,其具有大約1 at.%至50 at.%範圍之間的鍺濃度,較佳為大約24 at.%或更少。多層含矽鍺層包含變化數量的矽與鍺,其係以逐次變化的元素濃度堆疊來形成含矽磊晶層240。例如,可以大約15 at.%至25 at.%範圍之間的鍺濃度來沉積第一矽鍺層,而可以大約25 at.%至35 at.%範圍之間的鍺濃度來沉積第二矽鍺層。
另一實例中,含矽磊晶層240與多晶層242是含矽碳(SiC)層,其具有大約200 ppm至5 at.%範圍之間的碳濃度,較佳為大約3 at.%或更少,較佳地,從大約1 at.%至2 at.%之間,例如大約1.5 at.%。另一實施例中,含矽磊晶層240與多晶層242是矽鍺碳(SiGeC)層,其具有大約1 at.%至50 at.%範圍之間的鍺濃度,較佳為大約24 at.%或更少,以及大約200 ppm至5 at.%範圍之間的碳濃度,較佳為大約3 at.%或更少,更佳為1 at.%至2 at.%,例如大約1.5 at.%。
含矽、矽鍺、矽碳或矽鍺碳的多層會以變化的順序沉積,以在含矽磊晶層240中形成逐次變化的元素濃度。通常以大約1×1019 原子數/立方公分至2.5×1021 原子數/立方公分範圍之間的摻雜物(諸如,硼、砷、磷、鎵或鋁)濃度摻雜含矽層,較佳的濃度為大約5×1019 原子數/立方公分至2×1020 原子數/立方公分。加入含矽材質各層的摻雜物形成逐次變化的摻雜物。例如,係藉由以大約5×1019 原子數/立方公分至1×1020 原子數/立方公分範圍之間的摻雜物濃度(例如硼)來沉積第一含矽鍺層,以及以大約1×1020 原子數/立方公分至2×1020 原子數/立方公分範圍之間的摻雜物濃度(例如硼)來沉積第二含矽鍺層,進而形成含矽磊晶層240。
緊接在含矽層的沉積之後,併入含矽碳層與含矽鍺碳層的碳通常位於結晶晶格的間隙部位。間隙碳的含量大約是10 at.%或更少,較佳的含量為低於大約5 at.%,且更佳的含量為大約1 at.%至3 at.%之間,例如大約2 at.%。可用退火處理含矽磊晶層240來併入至少一部分(若不是全部的話)的間隙碳進入結晶晶格的取代位置(substitutional sites)上。退火處理可能包括一突發式退火,諸如快速熱處理(RTP)、雷射退火或以一大氣壓力氣體(例如氧、氮、氫、氬、氦或上述之混合物等)的熱退火(thermal annealing)。退火處理係執行大約800℃至1200℃範圍之間的溫度下,較佳的溫度為大約1050℃至1100℃。退火處理可以立即發生於含矽層沉積之後或是在許多其他基板承受的處理步驟之後。
下一步驟中,第2D圖顯示間隙壁244,其通常是一沉積在間隙壁234上的氮化物(例如氮化矽「Si3 N4 」)間隙壁。通常係以化學氣相沉積(chemical vapor deposition,CVD)或原子層沉積(atomic layer depostion,ALD)技術於不同的腔內沉積間隙壁244。因此,基板從用來沉積含矽磊晶層240的處理腔中移除。在兩腔室之間的傳送中,基板可能暴露於周圍環境,諸如溫度、壓力或含水與氧的大氣。在沉積間隙壁244或執行其他半導體處理(諸如,退火、沉積或佈植)之後,立即第二次暴露基板給周圍環境,此發生在沉積增厚層(elevated layer)248之前。一實施例中,一不具有或具有最小量(例如,低於大約5 at%)的鍺之磊晶層(未顯示),其在基板暴露給周圍環境之前沉積在磊晶層240的頂部,係由於相對於以高於大約5 at%鍺濃度而形成的磊晶層,較容易從包含最小量的鍺濃度之磊晶層移除天生氧化物。
第2E圖繪示另一實例,其中由含矽材質組成的增厚層248係選擇性與磊晶式的沉積在磊晶層(例如摻雜矽鍺)240上。沉積處理中,多晶層242更近一步地成長、沉積或蝕刻於閘極236上。
一較佳的實施例中,增厚層248以包含極少(或沒有)的鍺或碳之矽磊晶沉積而成。然而,一替代的實施例中,增厚層248確實包含鍺與/或碳。例如,增厚層248可能具有大約5 at%或更少的鍺。另一實例中,增厚層248可能具有大約2 at%或更少的碳。增厚層248亦可以一摻雜物(諸如硼、砷、磷、鋁或鎵)摻雜。
合矽化合物應用於沉積含矽層處理的實施例中,其應用於雙極型元件(Bipolar device)製造(例如基極「base」、射極「emitter」、集極「collector」、射極接點「emitter contact」)、雙載子互補式金氧半導體(BiCMOS)元件製程(例如基極「base」、射極「emitter」、集極「collector」、射極接點「emitter contact」)與互補式金氧半導體(CMOS)元件製程(例如,通道、源極/汲極、源極/汲極延展、增厚的源極/汲極、基板、應變矽「strained silicon」、絕緣層上覆矽「silicon on insulator」與接點插塞「contact plug」)。處理的其他實施例講授了含矽層的成長,其可運用來當作閘極、基極接點(base contact)、集極接點(collector contact)、射極接點、增厚的源極/汲極與其他應用。
本處理特別有用於沉積選擇性磊晶式含矽層在金氧半場效電晶體與雙極型電晶體中(如繪示於第3A-3C圖中)。第3A-3B圖顯示含矽化合物磊晶成長於金氧半場效電晶體元件上。含矽化合物沉積在元件的源極/汲極特徵上。含矽化合物黏附且成長於下層的結晶晶格上,且當含矽化合物成長至所欲厚度時一直維持此種排列。第3A圖描述含矽化合物沉積成一凹陷的源極/汲極層,而第3B圖顯示含矽化合物沉積成一凹陷的源極/汲極層與增厚的源極/汲極層。
係藉由離子佈植法形成源極/汲極區312。通常,基板310以P型摻雜時源極/汲極區312也以P型摻雜。含矽層313係選擇性成長於源極/汲極區312與/或直接在基板310上。含矽磊晶層314係根據此文中的態樣選擇性地成長於含矽層313。閘極氧化層318連結片段的含矽層313。通常,閘極氧化層318係由二氧化矽、氮氧化矽(silicon oxynitride)或二氧化鉿(hafnium oxide)所組成。部分地包圍閘極氧化層318的是間隙壁316,其通常是例如氮氧疊層(nitride/oxide stack)(例如,氮化矽/氧化矽/氮化矽)的絕緣材質。閘極層322(例如,多晶矽)可能具有沿著其垂直側邊的保護層319(例如二氧化矽),如第3A圖中所示。或者,閘極層322可能具有配置於其每一側邊的間隙壁316與偏置層(off-set layer)320(例如,氮化矽)。
另一實例中,第3C圖繪示沉積的含矽磊晶層334作為一雙極式電晶體的基極層。含矽磊晶層334係選擇式地成長在本發明不同的實施例中。含矽磊晶層334沉積在N型集極層332(之前已沉積在基板330上)上。電晶體更近一步包括絕緣層333(例如,氧化矽或氮化矽)、接觸層336(例如,大量摻雜多晶矽)、偏置層338(例如氮化矽)與第二絕緣層340(例如,氧化矽或氮化矽)。
本發明的處理可以施行於原子層磊晶(ALE)、化學氣相沉積(CVD)與原子層沉積(ALD)等技術上已知的設備中。該設備可能包括許多氣體管線,好在進入處理腔之前維持沉積氣體與蝕刻氣體的分離。此後,氣體被帶至與加熱過的基板接觸,於其上成長了含矽化合物薄膜。可用來沉積含矽薄膜的硬體包括,位於Santa Clara,California的Applied Materials,Inc.所提供的Epi Centura系統與Poly Gen系統。原子層沉積設備係揭示於2005年7月12日提出且命名為“原子層沉積所用之氣體輸送設備與方法”(一般標示為美國專利申請案第6,916,398號)中,且為了描述該設備,其全文係以參考資料併入本文中。其他設備包括技術已知的批次爐(batch)與高溫管型爐(high-temperature furnaces)等等。
實例1:一300mm裸露的矽晶圓置於300mm Epi Centura系統中減少壓力的腔室(可從Santa Clara,CA的Applied Materials,Inc.獲得)中。一800厚且未摻雜Si:C的磊晶薄膜沉積在300mm裸露的矽晶圓上。利用“Quantum X implanter”(可從Santa Clara,CA的Applied Materials,Inc.獲得)以2 keV與1.5 x 1015 cm-2 份量佈植磷。係利用“Centura RTP”(可從Santa Clara,CA的Applied Materials,Inc.獲得)在1050℃溫度下執行突發式退火於矽晶圓上。處理過的磊晶薄膜以高解析度X光繞射儀(HR-XRD)辨識其特徵好確定可置換碳的濃度與厚度。以二次離子質譜儀(Secondary Ion Mass Spectroscopy,SIMS)確定全體碳(可置換碳加上間隙碳)的濃度與磷濃度的縱深分佈。可以使用穿透式電子顯微鏡來作磊晶薄膜的微結構研究。
第4圖描述沉積後(對照組)402與突發式退火處理後404之矽碳磊晶薄膜的高解析度X光繞射儀(HR-XRD)頻譜之標示圖400。X軸代表Omega[角秒(arcsec)]而Y軸代表強度[天文單位(A.U.)]。Si:C的比值集中在大約1240角秒(位於基板矽所代表的尖峰的正面),表示可置換碳的濃度為1.24%。同樣地,許多厚度邊緣(thickness fringes)顯示磊晶膜高度結晶化。一***矽晶格常數(5.43105A)與碳化矽立方體(cubic silicon carbide)的晶格常數(4.35965A)之間,且類似Vegard的直線,其被用來從X光繞射儀的結果確定可置換碳的存在。
突發式退火對Si:C薄膜的可置換碳之影響亦顯示於第4圖。從兩個X光繞射儀頻譜的比較來說,可以在藉由1050℃溫度下之突發式退火發現可置換碳減少0.06%(相當於尖峰向較低的omega移動60角秒)。然而,並沒有發現變寬的尖峰。而厚度邊緣套試(thickness fringe fitting)結果也獲得相同厚度(誤差範圍內)。這顯示了在退火過後,薄膜仍可維持其品質(僅損失些微的可取代碳)。
第5圖描述沉積後(對照組)502、佈植後504與佈植後/退火處理後506之矽碳磊晶薄膜的高解析度X光繞射儀頻譜之標示圖500。X軸代表Omega[角秒(arcsec)]而Y軸代表強度[天文單位(A.U.)]。對佈植後/退火處理後的樣本506來說,可以發現顯著的改變。尖峰從1240”移至1100”,且具有不對稱變寬的尖峰。再者,厚度條紋尖峰更增強於Si:C尖峰的左面以及鄰近基板尖峰的肩峰(shoulder peak)上。由於佈植法典型地引發層之上部的損害,為了配合X光繞射儀的結果,發展出具有不同碳濃度的兩層模式。根據兩層模式,頂部300具有非常低的可置換碳濃度(大約0.35%),然而第二層具有560的厚度,其具有將近1.24%的可置換碳。
第6圖描述佈植後/退火處理後的矽碳薄膜之碳604與磷606的二次離子質譜儀(Secondary Ion Mass Spectroscopy,SIMS)縱深分佈之標示圖600。覆蓋對照樣本602的碳縱深分佈作為比較。發現全體碳大約是1.3%。這顯示了超過90%的置換力。在1 X 1018 cm-3 磷濃度下的接合區縱深大約是370,其接近於上述X光繞射儀兩層模式的頂層厚度。再者,沿著縱深的碳濃度似乎在佈植引起的射程末端(end-of-range)缺失內出現些微的震盪。值得注意的是磷接合區分佈,其陡峭度達至3 nm/decade,顯示Si:C磊晶膜中磷擴散的顯著延遲。
總結,雖然1050℃溫度下的突發式退火導致可置換碳的些微損失(0.6%)不過仍保持高度結晶,但是磷佈植法引發可置換碳的顯著損失與碳縱深分佈的改變。亦發現一非常陡峭的接合區形成於Si:C磊晶薄膜內。
雖然上述之文指向本發明之實施例,但可以在不悖離其基本範圍內設計出本發明其他與更進一步的實施例,且其範圍係取決於之後的申請專利範圍。
100...示範處理順序
110、120、130、140...步驟
230、310、330...基板
232、312...源極/汲極區
234、244、316...間隙壁
235、318...閘極氧化層
236、322...閘極
238...凹處
240、314、334...含矽磊晶層
242...選擇性的多晶層
248...增厚層
313...含矽層
319...保護層
320、338...偏置層
332...集極層
333、340...絕緣層
336...接觸層
400、500、600...標示圖
402、502...對照組
404...突發式退火處理後之矽碳磊晶薄膜
504...佈植後之矽碳磊晶薄膜
506...佈植後/退火處理後之矽碳磊晶薄膜
602...對照樣本
604...碳的縱深分佈
606...磷的縱深分佈
為了以更加詳細的方式了解本發明上述特徵,簡短地概括於發明內容之本發明更特定的描述,可以參照實施例來執行,其中某些實施例係描述於附圖中。然而值得注意的是附圖僅描述此發明典型的實施例,並不會因而視為其範圍的限制因素,好讓本發明可以包含其他相等功效的實施例。
第1圖描述一種根據敘述於此文中的某些實施例之在基板上形成一超淺接合區的示範處理流程;第2A-2E圖描述金氧半場效電晶體中源極/汲極延展元件的製造技術;第3A-3C圖描述許多藉由應用敘述於此文中的實施例之包含選擇性沉積的含矽磊晶層之元件;第4圖描述沉積後(對照組)與突發式退火處理後之矽碳磊晶薄膜的高解析度X光繞射儀(HR-XRD)頻譜之標示圖;第5圖描述沉積後(對照組)、佈植後與佈植後/退火處理後之矽碳磊晶薄膜的高解析度X光繞射儀頻譜之標示圖;以及第6圖描述佈植後/退火處理後的矽碳薄膜之碳與磷的二次離子質譜儀(Secondary Ion Mass Spectroscopy,SIMS)縱深分佈之標示圖。
100...示範處理順序
110、120、130、140...步驟

Claims (20)

  1. 一種於一處理腔中之一基板上形成一超淺接合區之方法,該方法包含:將一基板置入該處理腔中,該基板包含一單晶表面與至少一個非單晶的第二表面;磊晶式沉積一矽碳層在該基板之該單晶表面上,同時形成一多晶層在該基板之該第二表面上;將該基板暴露於一蝕刻氣體,以自該基板移除該磊晶層及該多晶層二者,其中該多晶層以比該磊晶層更快的速度被移除;清潔該處理腔之該蝕刻氣體;重複磊晶沉積一矽碳層在該單晶表面上、將該基板暴露於一蝕刻氣體、及清潔該處理腔之該蝕刻氣體等步驟,直到達到該矽碳層之一預定厚度為止;將該矽碳層暴露在一摻雜物下;以及隨後加熱該基板至超過950℃的一溫度,以便引發該摻雜物與該矽碳層的實質退火處理,以形成一超淺接合區。
  2. 如申請專利範圍第1項所述之方法,其中該溫度係介於1000℃與1100℃之間。
  3. 如申請專利範圍第1項所述之方法,其中該溫度係介於1030℃與1050℃之間。
  4. 如申請專利範圍第1項所述之方法,其中該溫度大約是1050℃。
  5. 如申請專利範圍第1項所述之方法,其中該摻雜物係選自硼、砷、磷與上述物質之混合物所組成的群組中。
  6. 如申請專利範圍第1項所述之方法,其中將該矽碳層暴露在一摻雜物下的步驟包括執行一離子佈植處理。
  7. 如申請專利範圍第6項所述之方法,其中該佈植處理包括在大約1 keV與2 keV之間,佈植劑量大約5 X 1014 原子數/平方公分至1 X 1015 原子數/平方公分之間的磷。
  8. 如申請專利範圍第6項所述之方法,其中該佈植處理包括在大約0.5 keV下,佈植劑量大約5 X 1014 原子數/平方公分至1 X 1015 原子數/平方公分之間的硼。
  9. 如申請專利範圍第1項所述之方法,其中將該矽碳層暴露在一摻雜物之下的步驟與沉積一矽碳層於該基板上的步驟係同時發生。
  10. 如申請專利範圍第1項所述之方法,其中加熱一基 板的步驟包括執行一突發式退火。
  11. 如申請專利範圍第1項所述之方法,其中該超淺接合區具有大約3 nm/decade的一摻雜物分佈。
  12. 一種於一處理腔中之一基板上形成一超淺接合區之方法,該方法包含:將一基板置入該處理腔中,該基板包含一單晶表面與至少一個非單晶的第二表面;沉積一矽碳磊晶層在該基板之該單晶表面上,同時形成一多晶層在該基板之該第二表面上;將該基板暴露於一蝕刻氣體,以自該基板移除該磊晶層及該多晶層二者,其中該多晶層以比該磊晶層更快的速度被移除;清潔該處理腔之該蝕刻氣體;重複沉積一矽碳磊晶層在該單晶表面上、將該基板暴露於一蝕刻氣體、及清潔該處理腔之該蝕刻氣體等之步驟,直到達到該矽碳層之一預定厚度為止;使用一浸沒式電漿離子佈植處理佈植一摻雜物進入該矽碳層;以及加熱該基板至超過950℃的一溫度。
  13. 如申請專利範圍第12項所述之方法,其中該溫度 係介於1000℃與1100℃之間。
  14. 如申請專利範圍第12項所述之方法,其中該溫度大約是1050℃。
  15. 如申請專利範圍第12項所述之方法,其中該摻雜物係選自硼、砷、磷與上述物質之混合物組成的群組中。
  16. 如申請專利範圍第12項所述之方法,其中該浸沒式電漿離子佈植處理包括在大約1 keV與2 keV之間,佈植劑量大約5 X 1014 原子數/平方公分至1 X 1015 原子數/平方公分之間的磷。
  17. 如申請專利範圍第12項所述之方法,其中使用一浸沒式電漿離子佈植處理佈植一摻雜物進入該矽碳層包括佈植劑量大約5 X 1014 原子數/平方公分至1 X 1015 原子數/平方公分之間的硼。
  18. 如申請專利範圍第12項所述之方法,其中該超淺接合區具有大約3 nm/decade的一摻雜物分佈。
  19. 如申請專利範圍第12項所述之方法,其中在加熱該基板至超過950℃的一溫度之後,該矽碳層的一上部之 可置換碳濃度低於該矽碳層的一下部之可置換碳濃度。
  20. 如申請專利範圍第12項所述之方法,其中沉積一矽碳磊晶層於該基板上的步驟包括執行一選擇式磊晶處理。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795101B2 (en) * 2006-04-03 2010-09-14 United Microelectronics Corp. Method of forming a MOS transistor
US20080173239A1 (en) * 2007-01-24 2008-07-24 Yuri Makarov Method, system, and apparatus for the growth of SiC and related or similar material, by chemical vapor deposition, using precursors in modified cold-wall reactor
KR20100081667A (ko) * 2009-01-07 2010-07-15 삼성전자주식회사 스트레인드 채널을 갖는 반도체 장치 및 그 제조 방법
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
US8664126B2 (en) 2011-06-10 2014-03-04 Applied Materials, Inc. Selective deposition of polymer films on bare silicon instead of oxide surface
US20140273524A1 (en) * 2013-03-12 2014-09-18 Victor Nguyen Plasma Doping Of Silicon-Containing Films
US9165773B2 (en) * 2013-05-28 2015-10-20 Praxair Technology, Inc. Aluminum dopant compositions, delivery package and method of use
US11011635B2 (en) 2016-12-12 2021-05-18 Applied Materials, Inc. Method of forming conformal epitaxial semiconductor cladding material over a fin field effect transistor (FINFET) device
US10115728B1 (en) * 2017-04-27 2018-10-30 International Business Machines Corporation Laser spike annealing for solid phase epitaxy and low contact resistance in an SRAM with a shared PFET and NFET trench
CN112930591A (zh) 2018-09-18 2021-06-08 应用材料公司 原位集成型腔室
US11195923B2 (en) 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
KR20210093368A (ko) 2018-12-21 2021-07-27 어플라이드 머티어리얼스, 인코포레이티드 접촉부를 형성하는 방법 및 프로세싱 시스템
US11152479B2 (en) 2019-02-08 2021-10-19 Applied Materials, Inc. Semiconductor device, method of making a semiconductor device, and processing system
US11955482B2 (en) * 2020-05-18 2024-04-09 Intel Corporation Source or drain structures with high phosphorous dopant concentration
CN112376031B (zh) * 2020-11-27 2021-07-13 中国科学院兰州化学物理研究所 低温电子束激发等离子体注入碳纳米团簇制备低摩擦高耐磨硅橡胶表面的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087247A (en) * 1998-01-29 2000-07-11 Varian Semiconductor Equipment Associates, Inc. Method for forming shallow junctions in semiconductor wafers using controlled, low level oxygen ambients during annealing
US20020106850A1 (en) * 2000-08-28 2002-08-08 Katsuji Iguchi Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide
US20030164512A1 (en) * 2001-09-24 2003-09-04 Koninklijke Philips Electronics N.V. Silicon carbide lateral metal-oxide semiconductor field-effect transistor having a self-aligned drift region and method for forming the same
US20040018703A1 (en) * 2002-07-22 2004-01-29 University Of Houston Method to overcome instability of ultra-shallow semiconductor junctions
US20040161911A1 (en) * 2001-04-20 2004-08-19 International Business Machines Corporation Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD
US20040171204A1 (en) * 2001-03-15 2004-09-02 Slater David B. Low temperature formation of backside ohmic contacts for vertical devices
US20040245583A1 (en) * 2003-06-05 2004-12-09 Masatada Horiuchi Semiconductor device and manufacturing method thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0717435A1 (en) 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
US6037640A (en) 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
US6462371B1 (en) 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
JP2001024194A (ja) * 1999-05-06 2001-01-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6329088B1 (en) * 1999-06-24 2001-12-11 Advanced Technology Materials, Inc. Silicon carbide epitaxial layers grown on substrates offcut towards <1{overscore (1)}00>
US6410430B1 (en) 2000-07-12 2002-06-25 International Business Machines Corporation Enhanced ultra-shallow junctions in CMOS using high temperature silicide process
US6893907B2 (en) 2002-06-05 2005-05-17 Applied Materials, Inc. Fabrication of silicon-on-insulator structure using plasma immersion ion implantation
US7064491B2 (en) * 2000-11-30 2006-06-20 Semequip, Inc. Ion implantation system and control method
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6812523B1 (en) 2001-09-21 2004-11-02 Wei-Kan Chu Semiconductor wafer with ultra thin doping level formed by defect engineering
US20030082882A1 (en) * 2001-10-31 2003-05-01 Babcock Jeffrey A. Control of dopant diffusion from buried layers in bipolar integrated circuits
WO2004006303A2 (en) 2002-07-02 2004-01-15 Applied Materials, Inc. Method for fabricating an ultra shallow junction of a field effect transistor
US6897131B2 (en) 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US6803297B2 (en) 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US7132338B2 (en) 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US8097924B2 (en) 2003-10-31 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junction MOSFET having a high-k gate dielectric and in-situ doped selective epitaxy source/drain extensions and a method of making same
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
US6972222B2 (en) 2004-01-09 2005-12-06 Taiwan Semiconductor Manufacturing Company Temporary self-aligned stop layer is applied on silicon sidewall
JP4418794B2 (ja) * 2004-02-06 2010-02-24 パナソニック株式会社 炭化珪素半導体素子の製造方法
WO2005083796A1 (ja) * 2004-02-27 2005-09-09 Rohm Co., Ltd. 半導体装置およびその製造方法
US7316960B2 (en) 2004-07-13 2008-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Strain enhanced ultra shallow junction formation
US7312128B2 (en) 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087247A (en) * 1998-01-29 2000-07-11 Varian Semiconductor Equipment Associates, Inc. Method for forming shallow junctions in semiconductor wafers using controlled, low level oxygen ambients during annealing
US20020106850A1 (en) * 2000-08-28 2002-08-08 Katsuji Iguchi Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide
US20040171204A1 (en) * 2001-03-15 2004-09-02 Slater David B. Low temperature formation of backside ohmic contacts for vertical devices
US20040161911A1 (en) * 2001-04-20 2004-08-19 International Business Machines Corporation Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD
US20030164512A1 (en) * 2001-09-24 2003-09-04 Koninklijke Philips Electronics N.V. Silicon carbide lateral metal-oxide semiconductor field-effect transistor having a self-aligned drift region and method for forming the same
US20040018703A1 (en) * 2002-07-22 2004-01-29 University Of Houston Method to overcome instability of ultra-shallow semiconductor junctions
US20040245583A1 (en) * 2003-06-05 2004-12-09 Masatada Horiuchi Semiconductor device and manufacturing method thereof

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