TWI385626B - 位移暫存器及液晶顯示器 - Google Patents

Description

位移暫存器及液晶顯示器

本發明係關於一種位移暫存器及採用該位移暫存器之液晶顯示器。

目前薄膜電晶體(Thin Film Transistor，TFT)液晶顯示器已逐漸成為各種數位產品之標準輸出設備，然，其需要設計適當的驅動電路以保證其穩定工作。

通常，液晶顯示器驅動電路包括一資料驅動電路及一掃描驅動電路。資料驅動電路用於控制每一像素單元之顯示輝度，掃描驅動電路則用於控制薄膜電晶體之導通與截止。二驅動電路均應用位移暫存器作為核心電路單元。通常，位移暫存器係由複數位移暫存單元串聯而成，且前一位移暫存單元之輸出訊號為後一位移暫存單元之輸入訊號。

請參閱圖1，係一種先前技術位移暫存器之位移暫存單元之電路圖。該位移暫存單元100包括一第一時鐘反相電路110、一換流電路120及一第二時鐘反相電路130。該位移暫存單元100之各電路均由PMOS(P-channel Metal-Oxide Semiconductor，P溝道金屬氧化物半導體)型電晶體組成，每一PMOS型電晶體均包括一閘極、一源極及一汲極。

該第一時鐘反相電路110包括一第一PMOS型電晶體P1、一第二電晶體P2、一第三電晶體P3、一第四電晶體P4、一第一輸出端V1及一第二輸出端V2。該第一電晶體P1之閘極接收該位移暫存單元100之前一位移暫存單元之輸出訊 號VS，其源極接收來自外部電路之高電平訊號VDD，其汲極連接至該第二電晶體P2之源極。該第二電晶體P2之閘極及其汲極接收來自外部電路之低電平訊號VSS。該第三電晶體P3及該第四電晶體P4之閘極均接收來自外部電路之反相時鐘訊號，二者之汲極分別作為該第一時鐘反相電路110之第一輸出端V1及第二輸出端V2，且該第三電晶體P3之源極連接至該第一電晶體P1之汲極，該第四電晶體P4之源極連接至該第一電晶體P1之閘極。

該換流電路120包括一第五電晶體P5、一第六電晶體P6及一訊號輸出端V。該第五電晶體P5之閘極連接至該第一輸出端V1，其源極接收來自外部電路之高電平訊號VDD，其汲極連接至該第六電晶體P6之源極。該第六電晶體P6之閘極連接至該第二輸出端V2，其汲極接收來自外部電路之低電平訊號VSS，其源極係該位移暫存單元100之訊號輸出端V。

該第二時鐘反相電路130包括一第七電晶體P7、一第八電晶體P8、一第九電晶體P9及一第十電晶體P10。該第七電晶體P7之閘極連接至該訊號輸出端V，其源極接收來自外部電路之高電平訊號VDD，其汲極連接至該第八電晶體P8之源極。該第八電晶體P8之閘極及其汲極均接收來自外部電路之低電平訊號VSS。該第九電晶體P9之源極連接至該第一輸出端V1，其閘極接收來自外部電路之時鐘訊號TS，其汲極連接至該第七電晶體P7之汲極。該第十電晶體之閘極接收外部電路之時鐘訊號TS，其源極連接至該第二輸出端 V2，其汲極連接至該訊號輸出端V。

請一併參閱圖2，係該位移暫存單元100之工作時序圖。在t1時段內，該前一位移暫存單元之輸出訊號VS由高電平跳變為低電平，反相時鐘訊號由低電平跳變為高電平，則使該第三電晶體P3及該第四電晶體P4截止，進而使該第一時鐘反相電路110斷開。而該時鐘訊號TS由高電平跳變為低電平，使該第九電晶體P9及該第十電晶體P10導通，進而使該第二時鐘反相電路130導通，而該訊號輸出端V初始狀態之高電平經該第十電晶體P10，使該第六電晶體P6截止，而該第八電晶體P8輸出之低電平經由該第九電晶體P9，使該第五電晶體P5導通，進而使其源極之高電平訊號VDD輸出至該訊號輸出端V，故該訊號輸出端V保持高電平輸出。

在t2時段內，該反相時鐘訊號由高電平跳變為低電平，則使該第三電晶體P3及該第四電晶體P4導通，進而使該第一時鐘反相電路110導通。而該時鐘訊號TS由低電平跳變為高電平，則使該第九電晶體P9及該第十電晶體P10截止，進而使該第二時鐘反相電路130斷開。該輸入訊號VS由高電平跳變為低電平，則使該第一電晶體P1導通，其源極之高電平VDD經該第三電晶體P3截止該第五電晶體P5，且該輸入訊號VS之低電平經該第四電晶體P4導通該第六電晶體P6，使該訊號輸出端V輸出低電平。

在t3時段內，該反相時鐘訊號由低電平跳變為高電平，則使該第三電晶體P3及該第四電晶體P4截止，進而使該第一時鐘反相電路110斷開。而該時鐘訊號TS由高電平 跳變為低電平，使該第九電晶體P9及該第十電晶體P10導通，進而使該第二時鐘反相電路130導通。該訊號輸出端V之低電平導通該第七電晶體P7，其源極之高電平經該第九電晶體P9截止該第五電晶體P5。同時，該訊號輸出端V之低電平亦經該第十電晶體P10，導通該第六電晶體P6，該第六電晶體P6之汲極低電平使該訊號輸出端V保持低電平輸出。

在t4時段內，該反相時鐘訊號由高電平跳變為低電平，則使該第三電晶體P3及該第四電晶體P4導通，進而使該第一時鐘反相電路110導通。而該時鐘訊號TS由低電平跳變為高電平，使該第九電晶體P9及該第十電晶體P10截止，進而使該第二時鐘反相電路120斷開。輸入訊號VS之高電平經該第四電晶體P4截止該第六電晶體P6，而該第二電晶體P2之汲極低電平經該第三電晶體P3導通該第五電晶體P5，使其源極之高電平輸出至該訊號輸出端V，使該訊號輸出端V之輸出由低電平跳變為高電平。

從上述工作時序可見，該位移暫存單元100之將輸入訊號傳輸至後一位移暫存單元時，需要同時接收外部提供之時鐘訊號TS、反相時鐘訊號、高電平訊號VGH及低電平訊號VGL，從而該位移暫存單元100之電路架構佈局複雜。故，採用該位移暫存單元100之液晶顯示器之電路架構佈局亦複雜。

有鑑於此，提供一種電路架構佈局簡單之位移暫存器實為必要。

另，提供一種電路架構佈局簡單之液晶顯示器亦為必要。

一種位移暫存器，其包括複數位移暫存單元，每一位移暫存單元受二相互反相之時鐘訊號及一低電平訊號控制，該每一位移暫存單元均包括一訊號輸出電路、一訊號輸入電路、一第一邏輯電路及一第二邏輯電路；其中，該訊號輸入電路控制該第一邏輯電路輸出低電平訊號或時鐘訊號，同時控制該訊號輸出電路輸出時鐘訊號；該第二邏輯電路控制該訊號輸出電路輸出低電平訊號。

一種液晶顯示器，其包括一液晶顯示面板、一資料驅動電路及一掃描驅動電路，該資料驅動電路為該液晶顯示面板提供資料訊號，該掃描驅動電路為該液晶顯示面板提供掃描訊號，該資料驅動電路及該掃描驅動電路分別包括一位移暫存器以控制資料訊號與掃描訊號之輸出時序，該位移暫存器包括包括複數位移暫存單元，每一位移暫存單元受二相互反相之時鐘訊號及一低電平訊號控制，該每一位移暫存單元均包括一訊號輸出電路、一訊號輸入電路、一第一邏輯電路及一第二邏輯電路；其中，該訊號輸入電路控制該第一邏輯電路輸出低電平訊號或時鐘訊號，同時控制該訊號輸出電路輸出時鐘訊號；該第二邏輯電路控制該訊號輸出電路輸出低電平訊號。

相較於先前技術，該位移暫存器之每一位移暫存單元將輸入訊號輸出至後一位移暫存單元時，只需接收外部提供之第一時鐘訊號、第二時鐘訊號及低電平訊號，無須另外接收一高電平訊號，從而該位移暫存單元之電路架構中無須佈局 傳輸高電平訊號的線路，故，該位移暫存器之電路佈局架構簡單。

相較於先前技術，該液晶顯示器之該位移暫存器之每一位移暫存單元將輸入訊號輸出至後一位移暫存單元時，只需接收外部提供之第一時鐘訊號、第二時鐘訊號及低電平訊號，無須另外接收一高電平訊號，從而該位移暫存單元之電路架構中無須佈局傳輸高電平訊號的線路，故，該位移暫存器之電路佈局架構簡單。

請參閱圖3，係本發明位移暫存器一較佳實施方式之結構框架圖。該位移暫存器20包括複數具有相同電路結構之位移暫存單元，該複數位移暫存單元依次串聯，每一位移暫存單元均同時接收外部電路提供之第一時鐘訊號CLK、與該第一時鐘訊號反相之第二時鐘訊號CLKB及低電平訊號VGL。每一位移暫存單元均由複數NMOS型電晶體組成，每一NMOS型電晶體均包括一閘極、一源極及一汲極。現以第一位移暫存單元21及與其相鄰之第二位移暫存單元22為例說明該位移暫存器20之連接關係，該第一位移暫存單元21包括一輸入訊號端STV、一第一輸出端VOUT1及一第二輸出端VOUT2。該第二位移暫存單元22包括一訊號輸入端VIN、一第一輸出端VO1及一第二輸出端VO2。該第一位移暫存單元21之第一輸出端VOUT1之輸出訊號作為該第二位移暫存單元22之訊號輸入端VIN之輸入訊號；且該第二位移暫存單元22之第一輸出端VO1及第二輸出端VO2均可將輸出訊 號反饋回該第一位移暫存單元21。該第一位移暫存單元21之第二輸出端VOUT2及該第二位移暫存單元22之第二輸出端VO2均為外部電路(圖未示)提供訊號。

請一併參閱圖4，係圖3所示之第一移位暫存單元21及該第二移位暫存單元22相連接之電路圖。該第一移位暫存單元21包括一訊號輸入電路211、一第一邏輯電路213、一第二邏輯電路215、一訊號輸出電路217、一第一節點X1及一第二節點X2。該第一節點X1係該訊號輸入電路211、該邏輯電路213及該訊號輸出電路217交匯形成，該第二節點X2係該第一邏輯電路213及該第二邏輯電路215交匯形成。

該訊號輸入電路211包括一第一電晶體M1及一第二電晶體M2。該第一電晶體M1之閘極接收外部電路提供之第二時鐘訊號CLKB，其汲極與該第二電晶體M2之汲極連接，其源極與該第二電晶體M2之源極一並連接至該第一節點X1。該第二電晶體M2之閘極作為該第一移位暫存單元21之輸入訊號端STV以接收外部提供之輸入訊號。

該第一邏輯電路213包括一第三電晶體M3、一第四電晶體M4及一第五電晶體M5。該第三電晶體M3之閘極連接該第一節點X1，其源極接收外部提供之低電平訊號VGL，其汲極連接該第四電晶體M4及第五電晶體M5之源極。該第四電晶體M4之閘極與汲極均接收外部提供之第二時鐘訊號CLKB。該第五電晶體M5之閘極接收外部提供之第一時鐘訊號CLK，其汲極連接該第二位移暫存單元22之第一輸出端VO1。

該第二邏輯電路215包括一第六電晶體M6、一第七電晶體M7及一第八電晶體M8。該第六電晶體M6之閘極與該第七電晶體M7及該第八電晶體M8之閘極一並連接至該第二節點X2，該第六電晶體M6之源極接收外部提供之低電平訊號VGL，其沒極連接至該第一節點X1。該第七電晶體M7及第八電晶體M8之源極均接收外部提供之低電平訊號VGL，且二者之汲極連接至該訊號輸出電路217。

該訊號輸出電路217包括一第九電晶體M9、一第十電晶體M10、一第十一電晶體M11及一第十二電晶體M12。該第九電晶體M9及該第十電晶體M10均作為該訊號輸出電路217之時鐘電晶體，該第九電晶體M9及該第十電晶體M10之閘極均連接至該第一節點X1，二者之汲極均連接至該第一時鐘訊號CLK，二者之源極則分別與該第二邏輯電路215之第七電晶體M7及第八電晶體M8之汲極連接，且分別作為該第一位移暫存單元21之第一輸出端VOUT1及第二輸出端VOUT2。該第一輸出端VOUT1之輸出訊號將輸出至該第二位移暫存單元22之訊號輸入端VIN。該第二輸出端VOUT2則輸出訊號至外部電路。該第十一電晶體M11作為清零電晶體，其閘極接收該第二位移暫存單元22之第二訊號輸出端VO2輸出之訊號，其源極接收外部提供之低電平訊號VGL，其汲極則連接至該第二輸出端VOUT2。該第十二電晶體M12作為穩壓電晶體，其閘極接收該第二時鐘訊號CLKB，其源極接收外部低電平訊號VGL，其汲極則連接至該第二輸出端VOUT2。

該第二位移暫存單元22與該第一位移暫存單元21之區別在於：該第二位移暫存單元22接收該第一位移暫存單元21之第一輸出端VOUT1之輸出訊號作為訊號輸入端VIN之輸入訊號，其第一輸出端VO1與該第一位移暫存單元21之第五電晶體M5之汲極連接；其第一電晶體T1及第十二電晶體T12之閘極接收外部提供之第一時鐘訊號CLK；其第四電晶體T4之閘極與源極、第九電晶體T9與第十電晶體T10之汲極均接收外部電路提供之第二時鐘訊號CLKB。

請一併參閱圖5，係該第一位移暫存單元21及該第二位移暫存單元22之工作時序圖。在t1時段內，該第一位移暫存單元21接收之第一時鐘訊號CLK保持低電平訊號VGL，第二時鐘訊號CLKB保持高電平訊號VGH；其訊號接收端STV接收之輸入訊號先為低電平訊號VGL，後為高電平訊號VGH。

當該第一位移暫存單元21之訊號接收端STV接收之訊號為低電平訊號VGL時，該訊號輸入電路211之第一電晶體M1導通，該第二電晶體M2截止，該訊號輸入電路211輸出一低電平訊號VGL至該第一節點X1，則連接該第一節點X1之第九電晶體M9、第十電晶體M10及第三電晶體M3截止。同時，該第一邏輯電路213之第四電晶體M4經該第二時鐘訊號CLKB導通，並輸出為高電平訊號VGH之第二時鐘訊號CLKB至該第二節點X2，該第二邏輯電路215之第六電晶體M6、第七電晶體M7及第八電晶體M8導通，該訊號輸出電路217之第一輸出端VOUT1輸出低電平訊號VGL至該第 二位移暫存單元22，該第二輸出端VOUT2輸出低電平訊號VGL至外部電路，且該訊號輸出電路217之第十二電晶體M12因接收該第二時鐘訊號CLKB而導通，亦使該第二輸出端VOUT2保持輸出低電平訊號VGL至外部電路。

接著，當該第一位移暫存單元21之訊號接收端STV接收之訊號由低電平訊號VGL轉為高電平訊號VGH後，該第二電晶體M2導通，該訊號輸入電路211輸出該高電平訊號VGH至該第一節點X1，則該第九電晶體M9及該第十電晶體M10導通，該第一輸出端VOUT1及該第二輸出端VOUT2輸出該第一時鐘訊號CLK，即該第一輸出端VOUT維持輸出低電平訊號VGL至該第二位移暫存單元22，該第二輸出端VOUT2維持輸出低電平訊號VGL至外部電路。同時，該第一邏輯電路213之第三電晶體M3導通，拉低該第四電晶體M4輸出之訊號，該第一邏輯電路213輸出低電平訊號VGL至該第二節點X2，該第二邏輯電路215之第六電晶體M6、第七電晶體M7及第八電晶體M8截止，在該第一輸出端VOUT1及該第二輸出端VOUT2輸出該第一時鐘訊號CLK時不產生影響。

在t1時段內，該第二位移暫存單元22接收之第一時鐘訊號CLK為低電平VGL，第二時鐘訊號CLKB為高電平訊號VGH，其訊號接收端VIN接收之第一位移暫存單元21之輸出訊號始終為低電平訊號VGL。故，該第二位移暫存單元22之第一電晶體T1及第二電晶體T2均保持截止狀態，則該第九電晶體T9及第十電晶體T10亦截止，該第一輸出端VO1 及第二輸出端VO2維持輸出低電平訊號VGL。同時，該第三電晶體T3亦截止，該第四電晶體T4因接收該第二時鐘訊號CLKB導通，且將為高電平訊號VGH之該第二時鐘訊號CLKB輸出至該第六電晶體T6、第七電晶體T7及第八電晶體T8之閘極，以使該第六電晶體T6、第七電晶體T7及第八電晶體T8接收外部低電平訊號VGL至該第一輸出端VO1及第二輸出端VO2，保證該第一輸出端VO1及第二輸出端VO2輸出之低電平訊號VGL不受該第九電晶體T9及第十電晶體T10之汲極連接之第二時鐘訊號CLKB之影響。

在t2時間段內，該第一位移暫存單元21接收之第一時鐘訊號CLK保持高電平訊號VGH，第二時鐘訊號CLKB保持低電平訊號VGL。其訊號接收端STV接收之輸入訊號先為高電平訊號VGH，後為低電平訊號VGL。

當該第一位移暫存單元21之訊號接收端STV接收之訊號為高電平訊號VGH時，該訊號輸入電路211之第二電晶體M2導通，輸出該高電平訊號VGH至該第一節點X1。則，連接該第一節點X1之第九電晶體M9及第十電晶體M10導通，該訊號輸出電路217之第一輸出端VOUT1及第二輸出端VOUT2均輸出該第一時鐘訊號CLK，即該第一訊號輸出端VOUT1輸出高電平訊號VGH至該第二位移暫存單元22，該第二輸出端VOUT2輸出高電平訊號VGH至外部電路。同時，該第三電晶體M3導通接收低電平訊號VGL，則該第二節點X2仍為低電平，該第六電晶體M6、第七電晶體M7及第八電晶體M8保持截止。

當該第一位移暫存單元21之訊號接收端STV接收之訊號從高電平訊號VGH轉換為低電平訊號VGL後，該第二電晶體M2截止，且該第一電晶體M1接收該第二時鐘訊號CLKB保持截止，則該訊號輸入電路211無訊號輸出，該第一節點X1維持高電平，該訊號輸出電路217維持輸出該第一時鐘訊號CLK。

在t2時間段內，該第二位移暫存單元22接收之第一時鐘訊號CLK保持高電平訊號VGH，第二時鐘訊號CLKB保持低電平訊號VGL，其訊號接收端VIN接收該第一位移暫存單元21之輸出訊號始終為高電平訊號VGH。故，該第二位移暫存單元22之第一電晶體T1及第二電晶體T2導通，輸出高電平訊號VGH至該第九電晶體T9及第十電晶體T10，則該第二位移暫存單元22之第一輸出端VO1及第二輸出端VO2均輸出該第二時鐘訊號CLKB，即輸出低電平訊號VGL。該第十二電晶體T12接收該第一時鐘訊號CLK導通輸出低電平保證該第二輸出端VO2輸出低電平訊號VGL至外部電路。同時，該第一電晶體T1及第二電晶體T2輸出之高電平訊號VGH導通該第三電晶體T3，該第三電晶體T3輸出低電平訊號以截止該第六電晶體T6、第七電晶體T7及第八電晶體T8。

在t3時段內，該第一位移暫存單元21接收之第一時鐘訊號CLK保持低電平訊號VGL，第二時鐘訊號CLKB保持高電平訊號VGH；該訊號接收端STV接收之輸入訊號始終為低電平訊號VGL。則該第一位移暫存單元21之第二電晶 體M2保持截止，該第一電晶體M1輸出低電平訊號VGL，該第一節點X1為低電平，該第九電晶體M9及第十電晶體M10截止。同時，該第一邏輯電路213之第三電晶體M3截止，該第四電晶體M4接收並輸出之第二時鐘訊號CLKB，則該第二節點X2為高電平，該第六電晶體M6、第七電晶體M7及第八電晶體M8導通，迅速拉低該訊號輸出電路217之第一輸出端VOUT1及第二輸出端VOUT2之電位，則該訊號輸出電路217之第一輸出端VOUT1及第二輸出端VOUT2輸出低電平訊號VGL至該第二位移暫存單元22，該第二輸出端VOUT2輸出低電平訊號VGH至外部電路。

在t3時間段內，該第二位移暫存單元22接收之第一時鐘訊號CLK保持低電平訊號VGL，第二時鐘訊號CLKB保持高電平訊號VGH。其訊號接收端VIN接收該第一位移暫存單元21之輸出訊號始終為低電平訊號VGL。故，該第二位移暫存單元22之第一電晶體T1及第二電晶體T2截止，該第一電晶體T1及第二電晶體T2之源極保持高電平，該第九電晶體T9及第十電晶體T10保持導通狀態，該第一輸出端VO1及該第二輸出端VO2輸出該第二時鐘訊號CLKB。同時，該第三電晶體T3亦處於導通狀態，其接收低電平訊號截止該第六電晶體T6、第七電晶體T7及第八電晶體T8。故，該第一輸出端VO1輸出高電平訊號至後一級位移暫存單元(未標示)，且輸出高電平訊號VGH至該第一位移暫存單元21之第五電晶體之汲極，由於該第一位移暫存單元21之第五電晶體M5接收該第二時鐘訊號CLKB導通，則該第二位 移暫存單元2之第一輸出端VO1輸出之高電平訊號VGH導通該第一位移暫存單元21之第二邏輯電路215之各電晶體，進行清零動作。該第二位移暫存單元22之第二輸出端VO2輸出高電平訊號VGH至外部電路，同時，輸出高電平訊號VGH至該第一位移暫存單元21之第十一電晶體M11之閘極，該第十一電晶體M11導通輸出低電平訊號VGL，與該第八電晶體M8及第十二電晶體M12一並維持該第一位移暫存單元21之第二輸出端VOUT2輸出低電平訊號VGL至外部電路。

在t3時間段後，該第一位移暫存單元21之訊號接收端STV維持接收該低電平訊號VGL，其接收之第一時鐘訊號CLK及第二時鐘訊號CLKB仍相互反相且週期性變換。惟，該接收端STV維持接收該低電平訊號VGL，則該訊號輸入電路211輸出之訊號只為低電平訊號，該第一節點X1保持低電平，該第九電晶體M9及該第十電晶體M10繼續截止，該第一輸出端VOUT1及該第二輸出端VOUT2維持輸出低電平訊號VGL。且該第十二電晶體M12接收該第二時鐘訊號CLKB週期性開啟，以保證該第二輸出端VOUT2輸出之訊號不受該第九電晶體M9及該第十電晶體M10連接之第一時鐘訊號CLK週期性變換的影響，平穩輸出低電平訊號VGL至外部電路。

在t3時間段後，該第二位移暫存單元22之訊號接收端VIN恆接收該第一位移暫存單元21輸出之低電平訊號VGL，且其接收之第一時鐘訊號CLK及第二時鐘訊號CLKB 週期性變換。因該訊號接收端VIN恆接收該第一位移暫存單元21輸出之低電平訊號VGL，則該第二電晶體T2截止，該第一電晶體T1輸出低電平訊號VGL截止該第九電晶體T9及該第十電晶體T10，則該第二時鐘訊號CLKB不再經由該第一輸出端VO1及第二輸出端VO2輸出，且該第十二電晶體T12接收該第一時鐘訊號CLK開啟以使該第二輸出端VO2輸出低電平訊號VGL。同時，後一級位移暫存單元反饋訊號開啟該第六電晶體T6、第七電晶體T7及第八電晶體T8，以使該第一輸出端VO1輸出低電平訊號VGL。故，t3時間段後，該第二位移暫存單元22維持輸出低電平訊號VGL。

相較於先前技術，本發明之該第一位移暫存單元21將其訊號輸入端STV輸入之訊號傳輸至該第二位移暫存單元22時，只需接收外部提供之第一時鐘訊號CLK、該第二時鐘訊號CLKB及低電平訊號VGL，從而該位移暫存器20只需佈局傳輸該第一時鐘訊號CLK、該第二時鐘訊號CLKB及低電平訊號VGL之電路即可，無須佈局高電平訊號傳輸至電路，從而該位移暫存器20之電路佈局架構簡單。

從工作時序來看，在t2時間段內，該第一位移暫存單元21之該第九及第十電晶體M9及M10導通輸出該第一時鐘訊號CLK時，該第二位移暫存單元22之第九及第十電晶體T9及T10導通，輸出該第二時鐘訊號CLKB，由於該第一時鐘訊號CLK與該第二時鐘訊號CLKB之訊號反相，故，該第一位移暫存單元21及第二位移暫存單元22輸出之訊號無重疊。另，當該第二位移暫存單元22輸出之訊號為高電平訊號 VGH，即可藉由該第二邏輯電路215對該第一位移暫存單元21進行清零，導通該第七電晶體M7、第八電晶體M8及第九電晶體M9，以迅速拉低該第一位移暫存單元第九電晶體M9及第十電晶體M10之源極電位，保證該第一輸出端VOUT1及第二輸出端VOUT2迅速輸出低電平訊號VGL。

另，該第一位移暫存單元21之第九電晶體M9及該第十電晶體M10接收之輸出之第一時鐘訊號CLK由高電平訊號VGH轉換為低電平訊號VGL，該第一輸出端VOUT1及第二輸出端VOUT2輸出訊號隨著由高電平訊號VGH轉換為低電平訊號VGL時，該第十二電晶體M12接收該第二時鐘訊號CLKB迅速開啟，以輸出低電平訊號VGL至該第二輸出端VOUT2，以使該第一位移暫存單元21迅速輸出低電平訊號VGL。

請參閱圖6，係應用圖3所示之位移暫存器20之液晶顯示器之結構示意圖。該液晶顯示器30包括一液晶顯示面板31、一資料驅動電路32及一掃描驅動電路33。該液晶顯示面板31包括一上基板(圖未示)、一下基板(圖未示)及一夾持於上基板與下基板間之液晶層(圖未示)，且於該下基板鄰近液晶層一側設置有一用於控制液晶分子扭轉狀況之薄膜電晶體陣列(圖未示)。該掃描驅動電路33輸出掃描訊號以控制該液晶顯示面板31之薄膜電晶體矩陣之導通與截止狀態，該資料驅動電路32輸出資料訊號控制該液晶顯示面板31顯示畫面變化。該掃描驅動電路33及該資料驅動電路32皆利用該位移暫存器20控制掃描訊號與資料訊號之輸出時序，從而控 制該液晶顯示面板31之顯示。該位移暫存器20可與該液晶顯示器30之薄膜電晶體陣列於同一製程內形成。

相較於先前技術，該液晶顯示器30採用之位移暫存器20之第一位移暫存單元21將其訊號輸入端STV輸入之訊號傳輸至該第二位移暫存單元22時，只需接收外部提供之第一時鐘訊號CLK、該第二時鐘訊號CLKB及低電平訊號VGL，從而該位移暫存器20只需佈局傳輸該第一時鐘訊號CLK、該第二時鐘訊號CLKB及低電平訊號VGL之電路即可，無須佈局高電平訊號傳輸至電路，從而該位移暫存器20之電路佈局架構簡單。故，採用之位移暫存器20之液晶顯示器30之電路佈局架構亦簡單。

另，由於該位移暫存器20之各級位移暫存單元之輸出不存在訊號重疊現象，故使得使用該位移暫存器20作為掃描驅動電路32及資料驅動電路33之液晶顯示器30在進行欄掃描或列掃描時，其輸出掃描訊號及資料訊號不會產生訊號干擾，從而避免顯示畫面出現色差。

綜上所述，本發明確已符合發明專利之要件，爰依法提出申請專利。惟，以上所述者僅係本發明之較佳實施方式，本發明之範圍並不以上述實施方式為限，舉凡熟習本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

20‧‧‧位移暫存器

211‧‧‧訊號輸入電路

213‧‧‧第一邏輯電路

215‧‧‧第二邏輯電路

217‧‧‧訊號輸出電路

STV、VIN‧‧‧訊號輸入端

M1、T1‧‧‧第一電晶體

M2、T2‧‧‧第二電晶體

M3、T3‧‧‧第三電晶體

M4、T4‧‧‧第四電晶體

M5、T5‧‧‧第五電晶體

M6、T6‧‧‧第六電晶體

M7、T7‧‧‧第七電晶體

M8、T8‧‧‧第八電晶體

M9、T9‧‧‧第九電晶體

M10、T10‧‧‧第十電晶體

M11、T11‧‧‧第十一電晶體

M12、T12‧‧‧第十二電晶體

VGH‧‧‧高電平訊號

VGL‧‧‧低電平訊號

CLK‧‧‧第一時鐘訊號

CLKB‧‧‧第二時鐘訊號

X1‧‧‧第一節點

X2‧‧‧第二節點

30‧‧‧液晶顯示器

31‧‧‧液晶顯示面板

32‧‧‧掃描驅動電路

33‧‧‧資料驅動電路

VOUTI、VO1‧‧‧第一輸出端

VOUT2、VO2‧‧‧第二輸出端

21‧‧‧第一位移暫存單元

22‧‧‧第二位移暫存單元

圖1係一種先前技術位移暫存器之位移暫存單元之電路圖。

圖2係圖1所示之位移暫存單元之工作時序圖。

圖3係本發明位移暫存器一較佳實施方式之結構框架圖。

圖4係圖3所示之第一移位暫存單元及該第二移位暫存單元之電路圖。

圖5係圖4所示第一位移暫存單元及第二位移暫存單元之工作時序圖。

圖6係應用圖3所示之位移暫存器之液晶顯示器之結構示意圖。

20‧‧‧位移暫存器

211‧‧‧訊號輸入電路

213‧‧‧第一邏輯電路

215‧‧‧第二邏輯電路

217‧‧‧訊號輸出電路

STV、VIN‧‧‧訊號輸入端

M1、T1‧‧‧第一電晶體

M2、T2‧‧‧第二電晶體

M3、T3‧‧‧第三電晶體

M4、T4‧‧‧第四電晶體

M5、T5‧‧‧第五電晶體

M6、T6‧‧‧第六電晶體

M7、T7‧‧‧第七電晶體

M8、T8‧‧‧第八電晶體

M9、T9‧‧‧第九電晶體

M10、T10‧‧‧第十電晶體

M11、T11‧‧‧第十一電晶體

M12、T12‧‧‧第十二電晶體

VGH‧‧‧高電平訊號

VGL‧‧‧低電平訊號

CLK‧‧‧第一時鐘訊號

CLKB‧‧‧第二時鐘訊號

X1‧‧‧第一節點

X2‧‧‧第二節點

VOUT1、VO1‧‧‧第一輸出端

VOUT2、VO2‧‧‧第二輸出端

21‧‧‧第一位移暫存單元

22‧‧‧第二位移暫存單元

Claims (16)

1. 一種位移暫存器，其包括複數位移暫存單元，每一位移暫存單元受二相互反相之時鐘訊號及一低電平訊號控制，該每一位移暫存單元均包括一訊號輸出電路、一訊號輸入電路、一第一邏輯電路及一第二邏輯電路；其中，該訊號輸入電路控制該第一邏輯電路輸出低電平訊號或時鐘訊號，同時控制該訊號輸出電路輸出時鐘訊號；該第二邏輯電路控制該訊號輸出電路輸出低電平訊號；該二反相之時鐘訊號分別為第一時鐘訊號及第二時鐘訊號；第一邏輯電路及該第二邏輯電路交匯形成一第二節點；且該第一邏輯電路包括一第五電晶體且接收外部提供之第一時鐘訊號，該第五電晶體之閘極接收外部提供之第一時鐘訊號，其源極連接至該第二節點，其汲極連接該後一位移暫存單元。
2. 如申請專利範圍第1項所述之位移暫存器，其中，該位移暫存單元係由複數NMOS型電晶體組成。
3. 如申請專利範圍第2項所述之位移暫存器，其中，該訊號輸入電路、該第一邏輯電路及該訊號輸出電路交匯形成一第一節點。
4. 如申請專利範圍第3項所述之位移暫存器，其中，該訊號輸入電路包括一第一電晶體及一第二電晶體，該第一電晶體之閘極接收外部電路提供之第二時鐘訊號，其汲極與該第二電晶體之汲極連接，其源極與該第二電晶體之源極一並連接至該第一節點。
5. 如申請專利範圍第1項所述之位移暫存器，其中，該第一邏輯電路進一步包括一第三電晶體及一第四電晶體；該第三電晶體之閘極連接該第一節點，其源極接收外部提供之低電平訊號，其汲極連接該第四電晶體之源極；該第四電晶體之閘極與汲極均接收外部提供之第二時鐘訊號。
6. 如申請專利範圍第1項所述之位移暫存器，其中，該第二邏輯電路包括一第六電晶體、一第七電晶體及一第八電晶體；該第六電晶體之閘極與該第七電晶體及該第八電晶體之閘極一並連接至該第二節點，該第六電晶體之源極接收外部提供之低電平訊號，其汲極連接至該第一節點；該第七電晶體及第八電晶體之源極均接收外部提供之低電平訊號，且二者之汲極連接至該訊號輸出電路。
7. 如申請專利範圍第6項所述之位移暫存器，其中，該訊號輸出電路之時鐘電晶體包括一第九電晶體及一第十電晶體，該第九電晶體及該第十電晶體之閘極均連接至該第一節點，二者之汲極均接收外部提供之第一時鐘訊號，二者之源極則分別與該第二邏輯電路之第七電晶體及第八電晶體之汲極連接，以分別輸出訊號至後一位移暫存單元及輸出訊號至外部電路。
8. 如申請專利範圍第7項所述之位移暫存器，其中，該訊號輸出電路進一步包括一清零電晶體及一穩壓電晶體，該清零電晶體包括一第十一電晶體，其閘極接收後一位移暫存單元之輸出之訊號，其源極接收外部提供之低電平訊號，其汲極則連接至該第十電晶體之源極；該穩壓電晶體包括 一第十二電晶體，該第十二電晶體之閘極接收外部提供之第二時鐘訊號，其源極接收外部低電平訊號，其汲極則連接該第十電晶體之源極。
9. 一種液晶顯示器，其包括一液晶顯示面板、一資料驅動電路及一掃描驅動電路，該資料驅動電路為該液晶顯示面板提供資料訊號，該掃描驅動電路為該液晶顯示面板提供掃描訊號，該資料驅動電路及該掃描驅動電路分別包括一位移暫存器以控制資料訊號與掃描訊號之輸出時序，該位移暫存器包括複數位移暫存單元，每一位移暫存單元受二相互反相之時鐘訊號及一低電平訊號控制，該每一位移暫存單元均包括一訊號輸出電路、一訊號輸入電路、一第一邏輯電路及一第二邏輯電路；其中，該訊號輸入電路控制該第一邏輯電路輸出低電平訊號或時鐘訊號，同時控制該訊號輸出電路輸出時鐘訊號；該第二邏輯電路控制該訊號輸出電路輸出低電平訊號；該二反相之時鐘訊號分別為第一時鐘訊號及第二時鐘訊號；第一邏輯電路及該第二邏輯電路交匯形成一第二節點；且該第一邏輯電路包括一第五電晶體且接收外部提供之第一時鐘訊號，該第五電晶體之閘極接收外部提供之第一時鐘訊號，其源極連接至該第二節點，其汲極連接該後一位移暫存單元。
10. 如申請專利範圍第9項所述之液晶顯示器，其中，該位移暫存單元係由複數NMOS型電晶體組成。
11. 如申請專利範圍第10項所述之液晶顯示器，其中，該訊號輸入電路、該第一邏輯電路及該訊號輸出電路交匯形成 一第一節點。
12. 如申請專利範圍第11項所述之液晶顯示器，其中，該訊號輸入電路包括一第一電晶體及一第二電晶體；該第一電晶體之閘極接收外部電路提供之第二時鐘訊號，其汲極與該第二電晶體之汲極連接，其源極與該第二電晶體之源極一並連接至該第一節點。
13. 如申請專利範圍第9項所述之液晶顯示器，其中，該第一邏輯電路進一步包括一第三電晶體及一第四電晶體；該第三電晶體之閘極連接該第一節點，其源極接收外部提供之低電平訊號，其汲極連接該第四電晶體之源極；該第四電晶體之閘極與汲極均接收外部提供之第二時鐘訊號。
14. 如申請專利範圍第9項所述之液晶顯示器，其中，該第二邏輯電路包括一第六電晶體、一第七電晶體及一第八電晶體；該第六電晶體之閘極與該第七電晶體及該第八電晶體之閘極一並連接至該第二節點，該第六電晶體之源極接收外部提供之低電平訊號，其汲極連接至該第一節點；該第七電晶體及第八電晶體之源極均接收外部提供之低電平訊號，且二者之汲極連接至該訊號輸出電路。
15. 如申請專利範圍第14項所述之液晶顯示器，其中，該訊號輸出電路之時鐘電晶體包括一第九電晶體及一第十電晶體，該第九電晶體及該第十電晶體之閘極均連接至該第一節點，二者之汲極均接收外部提供之第一時鐘訊號，二者之源極則分別與該第二邏輯電路之第七電晶體及第八電晶體之汲極連接，以分別輸出訊號至後一位移暫存單元 及輸出訊號至外部電路。
16. 如申請專利範圍第15項所述之液晶顯示器，其中，該訊號輸出電路進一步包括一清零電晶體及一穩壓電晶體，該清零電晶體包括一第十一電晶體，其閘極接收後一位移暫存單元之輸出之訊號，其源極接收外部提供之低電平訊號，其汲極則連接至該第十電晶體之源極；該穩壓電晶體包括一第十二電晶體，該第十二電晶體之閘極接收外部提供之第二時鐘訊號，其源極接收外部低電平訊號，其汲極則連接該第十電晶體之源極。