TWI381642B - 信號源裝置及用以產生一輸出信號之信號源裝置 - Google Patents

信號源裝置及用以產生一輸出信號之信號源裝置 Download PDF

Info

Publication number
TWI381642B
TWI381642B TW098114612A TW98114612A TWI381642B TW I381642 B TWI381642 B TW I381642B TW 098114612 A TW098114612 A TW 098114612A TW 98114612 A TW98114612 A TW 98114612A TW I381642 B TWI381642 B TW I381642B
Authority
TW
Taiwan
Prior art keywords
signal
transistor
unit
source device
coupled
Prior art date
Application number
TW098114612A
Other languages
English (en)
Other versions
TW201034386A (en
Inventor
Chih Wei Chang
Yi Jan Chen
Original Assignee
Mediatek Inc
Univ Nat Taiwan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc, Univ Nat Taiwan filed Critical Mediatek Inc
Publication of TW201034386A publication Critical patent/TW201034386A/zh
Application granted granted Critical
Publication of TWI381642B publication Critical patent/TWI381642B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manipulation Of Pulses (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

信號源裝置及用以產生一輸出信號之信號源裝置
本發明有關於信號源裝置，更具體地，有關於應用在收發機(transceiver)中的信號源裝置及用以產生一輸出信號之信號源裝置。
全球行動通信系統(Global System For Mobile Communication，GSM)已經廣泛應用於手機系統。對於GSM收發機中的傳輸機(Transmitter,TX)的900MHz GSM信號源裝置而言，相位雜訊(phase noise)是一個重要的技術規格(specification)。特別地，因為在20MHz頻偏(offset)情況下的信號源裝置的相位雜訊將會與接收機(Receiver,RX)的接收頻寬相互影響，所以信號源裝置的相位雜訊受到嚴格的限制。根據GSM技術規格，在20MHz頻偏情況下的本地振盪器(Local Oscillator,LO)的相位雜訊將受限為低於-162dBc/Hz。GSM收發機設計已經朝著單片CMOS芯片解決方案邁進。儘管如此，對於最新的CMOS技術而言也存在一些問題，例如，低品質片上(on-chip)電感(inductor)，有損耗的(lossy)Si基體，以及伴隨通道規模縮小而增長的1/f雜訊。上述問題嚴重影響信號源裝置的相位雜訊，因此，在20MHz頻偏情況下的信號源裝置的相位雜訊將總低於-162dBc/Hz。
因此，迫切需要一種能夠提供具有較低相位雜訊的輸出信號的信號源裝置。尤其是，當信號源裝置用於GSM收 發機時，輸出信號將遵循GSM技術規格。
為克服先前技術存在的相位雜訊較大的問題，本發明目的之一在於提供一種信號源裝置及用以產生一輸出信號之信號源裝置。
本發明提供一種信號源裝置，包含：多個級聯之閂鎖單元；一反相單元，耦接到該多個閂鎖單元；以及一電壓偏移單元，該電壓偏移單元之第一端耦接到該反相單元以及該多個閂鎖單元之一者，該電壓偏移單元之第二端用於接收一第一輸入信號，該電壓偏移單元根據該第一輸入信號，偏移該第一端之一電壓準位。
本發明另提供一種用以產生一輸出信號之信號源裝置，包含：一振盪器，用以產生一第一振盪信號以及一第二振盪信號；以及一第一除頻器，用於接收該第一振盪信號以及該第二振盪信號，產生一第一除頻信號，其中該第一除頻器包含：多個級聯之閂鎖單元，該多個閂鎖單元之每一者用於接收該第一振盪信號以及該第二振盪信號；一反相單元，耦接到該多個閂鎖單元以及輸出該第一除頻信號；以及一電壓偏移單元，具有一第一端以及一第二端，該第一端耦接到該多個閂鎖單元之一者以及該反相單元，該第二端用於接收該第一振盪信號，該電壓偏移單元用於根據該第一振盪信號，偏移該第一端處的該電壓準位；其中，該輸出信號相應該第一除頻信號。
本發明提供之信號源裝置及用以產生一輸出信號之 信號源裝置，能夠克服先前技術存在的相位雜訊較大的問題，可以提高輸出信號的品質。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包括」和「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。間接的電氣連接手段包括通過其他裝置進行連接。
第1圖為可在900MHz GSM收發機中實現的信號源裝置1的示意圖。請參閱第1圖，信號源裝置1包含振盪器(oscillator)10、除頻器11以及除頻器12。振盪器10產生兩個具有3.6GHz頻率的振盪信號Vn以及振盪信號Vp，上述兩個振盪信號組成一個差動對。除頻器11接收振盪信號Vn以及振盪信號Vp，然後產生一具有1.8GHz頻率的除頻信號DS1。除頻器12接收除頻信號DS1，然後產生一具有900MHz頻率的除頻信號DS2，以作為信號源裝置1的輸出信號Sout(圖未示)。其中由於振盪器產生振盪信號為所属領域之習知技藝者，在此不再詳述。上述實施例中雖然以兩個除頻器為例，然本發明不以此為限，例如， 上述實施例中的除頻信號DS1以及除頻信號DS2可以分別稱之為第一除頻信號以及第二除頻信號。如果僅使用一個除頻器，則唯一的除頻器輸出的信號可以稱之為第一除頻信號，可以作為輸出信號Sout。因此，信號源裝置1可以產生具有900MHz頻率的輸出信號Sout。因為振盪器10的振盪頻率為期望的900 MHz的四倍，所以振盪器10的LC槽(tank)的電感值可以為振盪在900MHz的振盪器中的LC槽的電感值的四分之一，因而可以獲得更高的電感品質。此外，由於除頻器11以及除頻器12的存在，可改善信號源裝置1的相位雜訊。此特性可以由下面的Lesson相位雜訊模型而導出。
可以看出，當振盪頻率wo以2除頻時，信號相位雜訊L{△ω}可以減小6 dB。其中，上述方程式中的Q L 為常數參數。
請注意，信號源裝置1不僅僅限於產生900MHz信號，換言之，振盪器10的振盪頻率不僅僅限於3.6 GHz，而且，除頻器11以及12的除頻因子也不僅僅限於2。更進一步說，在另一個實施例中，信號源裝置1可以包含僅僅具有適當的除頻因子的一個或兩個以上的除頻器。
第2圖為根據本發明的除頻器11的一個實施例示意圖。請參閱第2圖，除頻器11包含二級閂鎖單元、反相單元22以及電壓偏移(voltage-shifting)單元23，其中二級閂鎖單元即閂鎖單元20以及閂鎖單元21。閂鎖單元20以及 閂鎖單元21大致上為級聯結構，如圖2所示的閂鎖單元20的輸出端OUT耦接到閂鎖單元21的輸入端IN。而且閂鎖單元20以及閂鎖單元21的每一者都接收振盪信號Vn以及振盪信號Vp，在此實施例中，振盪信號Vn以及振盪信號Vp可以分別稱之為第一振盪信號以及第二振盪信號。圖中標號一致則為相同元件，所以閂鎖單元20以及閂鎖單元21的每一者均包含電晶體200、201、202以及203，其中，電晶體200、201、202以及203在電源電壓VDD(例如，本實施例中的1.2V)以及接地電壓GND間串聯耦接。在第2圖所示的實施例中，電晶體200以及201為P型金屬氧半導體(P-type Metal Oxide Semiconductor,PMOS)電晶體，而電晶體202以及203為N型金屬氧半導體(N-type Metal Oxide Semiconductor,NMOS)電晶體。PMOS電晶體200的源極端耦接到電源電壓VDD，而PMOS電晶體200閘極端(控制端)耦接到輸入端IN。PMOS電晶體201的源極端耦接到PMOS電晶體200的汲極端(drain terminal)，PMOS電晶體201的汲極耦接到輸出端OUT。NMOS電晶體202的汲極端於輸出端OUT，耦接到PMOS電晶體201的汲極端。NMOS電晶體203的汲極端耦接到NMOS電晶體202的源極端，NMOS電晶體203的源極端耦接到接地電壓GND。而NMOS電晶體203的閘極端(控制端)因此可以接收輸入端IN。注意，閂鎖單元20中的PMOS電晶體201的閘極端以及NMOS電晶體202的閘極端分別接收振盪信號Vn(即第二輸入信號)以及振盪信號Vp(即第一輸入信號)，以及閂鎖單元21中的PMOS電晶體201 的閘極端以及NMOS電晶體202的閘極端分別接收振盪信號Vp以及振盪信號Vn，其中，上述第一輸入信號以及第二輸入信號形成一差動對。反相單元22耦接到閂鎖單元21的輸出端OUT，並且反相單元22包含電晶體22a以及電晶體22b，且電晶體22a以電晶體及22b均耦接到節點N20。反相單元22在節點N20輸出除頻率信號DS1。電壓偏移單元23的第一端耦接到反相單元22以及閂鎖單元21(閂鎖單元20以及閂鎖單元21中的最後一級，也就是該多個閂鎖單元中最後一者)的輸出端OUT，電壓偏移單元23的第二端用於接收振盪信號Vp，並根據振盪信號Vp偏移閂鎖單元21的輸出端OUT(即，閂鎖單元21的輸出端OUT，也就是電壓偏移單元23的第一端)的電壓準位。請參閱第2圖，閂鎖單元20的輸入端IN耦接到節點N20，用於接收除頻信號DS1，而閂鎖單元20的輸出端OUT耦接到閂鎖單元21的輸入端IN。
若電壓偏移單元23沒有耦接到反相單元22以及閂鎖單元21的輸出端OUT，當振盪信號Vp為高準位，而振盪信號Vn為低準位時，閂鎖單元21的PMOS電晶體201以及NMOS電晶體202關閉，而閂鎖單元21的輸出端OUT的電壓Vout為浮動(floating)，並具有接近電源電壓VDD(1.2V)的高準位。請回到第2圖所示的實施例，電壓偏移單元23耦接到反相單元22以及閂鎖單元21的輸出端OUT，而且振盪信號Vn以及Vp都具有很大的信號擺幅(swing)。此實施例中的振盪信號Vn以及Vp中的每一者的高準位都大於電源電壓VDD，例如可以是2.2V。當振盪 信號Vp為高準位，而振盪信號Vn為低準位時，閂鎖單元21的PMOS電晶體201以及NMOS電晶體202關閉，而當振盪信號Vp提到高準位時，閂鎖單元21的電壓Vout提高到超過1.2V。閂鎖單元21的提高的電壓Vout也同時提高了除頻信號DS1的振幅。根據方程式(2)，當閂鎖單元21的電壓Vout升高時，除頻器11的信號相位雜訊L{△w}降低。因此，對於信號源裝置1而言，由於除頻器11的降低信號相位雜訊，所以可以降低信號源裝置1的相位雜訊。如方程式(2)所示，其中，L{△w}為相位雜訊，△w為頻率偏移，v noise 為雜訊電壓準位，Vout為輸出信號Sout的電壓準位。
在一個實施例中，電壓偏移單元23可以包含一個電容單元。既然電容單元的電壓降不會急劇地改變，所以在電容單元的一端的電壓準位將會與此電容單元的另一端的電壓變化相似，因此可以實現電壓偏移的功能，所以在一個實施例中，電壓偏移單元23就可以由電容單元23所替代。
第3圖為根據本發明的除頻器11的另一個實施例示意圖。請參閱第3圖，電容單元23包含PMOS電晶體30。PMOS電晶體30的源極端耦接到反相單元22以及閂鎖單元21的輸出端OUT，PMOS電晶體30的汲極端耦接到NMOS電晶體202的源極端，PMOS電晶體30的閘極端用於接收振盪信號Vp。當振盪信號Vp為高準位，而振盪信 號Vn為低準位時，閂鎖單元21的PMOS電晶體201以及NMOS電晶體202關閉，由於饋通(feed-through)效應，閂鎖單元21的電壓Vout可以通過PMOS電晶體30的寄生(parasitic)閘極到源極(gate-to-source)電容(Vgs)而充電到超過1.2V(VDD)。如上所述，當閂鎖單元21的電壓Vout升高時，除頻器11的信號相位雜訊L{△w}會降低。對於信號源裝置1來說，由於降低了除頻器11的相位雜訊，所以可以提高信號源裝置1的相位雜訊。如圖3所示，在上述實施例中，電晶體202和電晶體201分別可以稱之為第三電晶體以及第二電晶體，而電晶體30可以稱之為第一電晶體。而電晶體30的第一端以及第二端耦接到電晶體202的第一端以及第二端。
第4圖為根據本發明的除頻器11的又一個實施例示意圖。請參閱第4圖，電容單元23包含PMOS電晶體40。PMOS電晶體40的源極端以及汲極端耦接到反相單元22以及閂鎖單元21的輸出端OUT，而PMOS電晶體40的閘極端用於接收振盪信號Vp。當振盪信號Vp為高準位而振盪信號Vn為低準位時，閂鎖單元21的PMOS電晶體201以及NMOS電晶體202關閉，由於饋通效應，閂鎖單元21的電壓Vout可以通過PMOS電晶體30的寄生閘極到源極電容(Vgs)而充電到超過1.2V(VDD)。如上所述，當閂鎖單元21的電壓Vout升高時，除頻器11的信號相位雜訊L{△w}會降低。對於信號源裝置1來說，由於降低了除頻器11的相位雜訊所以可以提高信號源裝置1的相位雜訊。
第5圖為根據本發明的除頻器11的再一個實施例示 意圖。請參閱第5圖，電容單元23可以包含電容器50。電容器50的第一端耦接到反相單元22以及閂鎖單元21的輸出端OUT，而電容器50的第二端用於接收振盪信號Vp，即第一輸入信號。當振盪信號Vp為高準位而振盪信號Vn為低準位時，閂鎖單元21的PMOS電晶體201以及NMOS電晶體202關閉，由於饋通效應，而閂鎖單元21的電壓Vout可以通過PMOS電晶體30的寄生閘極到源極電容(Vgs)而充電到超過1.2V(VDD)。如上所述，當閂鎖單元21的電壓Vout升高時，除頻器11的信號相位雜訊L{△w}會降低。對於信號源裝置1來說，由於降低了除頻器11的相位雜訊所以可以提高信號源裝置1的相位雜訊。在第1圖至第5圖中的實施例中，由於附加電壓偏移單元23而產生的饋通效應，信號源裝置1的信號相位雜訊可以降低6dB。
根據第1圖到第5圖，兩個除頻器11以及12可以如實施例中所示。產生自振盪器10的具有3.6GHz頻率的振盪信號Vn以及Vp，可以通過除頻器11而2除頻，以產生具有1.8GHz頻率的除頻信號DS1。然後，具有1.8GHz頻率的除頻信號DS1可以通過除頻器12而2除頻，以產生具有900MHz頻率的除頻信號DS2，以用作具有900MHz頻率的輸出信號Sout。
第6圖為900MHz GSM收發機中的另一個信號源裝置的示意圖，如第6圖所示，信號源裝置6可以包含振盪器60以及除頻器61。振盪器60可以實施與第1圖中的振盪器10一樣的運作。產生自振盪器60的具有3.6GHz頻率的 差動振盪信號Vn以及振盪信號Vp可以提供給除頻器61，經由除頻器61可以將輸入信號，即振盪信號Vn以及振盪信號Vp進行4除頻，以產生具有900MHz頻率的輸出信號Sout。
請參閱第7圖，第7圖為根據本發明的除頻器61的一個實施例示意圖。除頻器61包含四級閂鎖單元70、71、72以及73，反相單元74，以及電壓偏移單元75。閂鎖單元70、71、72以及73的每一者都具有如第2圖所示的閂鎖單元20以及21相同的架構。注意，在閂鎖單元70以及閂鎖單元72中的PMOS電晶體201的閘極端以及NMOS電晶體202的閘極端分別接收振盪信號Vn以及振盪信號Vp，而在閂鎖單元71以及閂鎖單元73中的PMOS電晶體201的閘極端以及NMOS電晶體202的閘極端分別接收振盪信號Vp以及振盪信號Vn。反相單元74耦接到閂鎖單元73的輸出端OUT，並且反相單元74包含兩個電晶體，上述兩電晶體均耦接到節點N70。反相單元74在節點N70輸出除頻信號，以作為信號源裝置6的輸出信號Sout。電壓偏移單元75的第一端耦接到反相單元74以及閂鎖單元73(閂鎖單元70-73中最後一級)的輸出端OUT以及電壓偏移單元75的第二端可用於接收振盪信號Vp，並根據振盪信號Vp，偏移該閂鎖單元73的輸出端OUT的電壓準位。請參考第7圖，閂鎖單元70的輸入端IN耦接到節點N70，用於接收輸出信號Sout，而閂鎖單元70的輸出端OUT因此可以耦接到閂鎖單元71的輸入端IN。
電壓偏移單元75可以包含一個電容單元用以實現電 壓偏移功能，所以電壓偏移單元75在一個實施例中可以為電容單元75，如上所述。電容單元75可以包含如第3圖所示的PMOS電晶體30、如第4圖所示的PMOS電晶體40、或者如第5圖所示的電容器50。第8圖為根據本發明的除頻器61的另一個實施例示意圖。第9圖為根據本發明的除頻器61的又一個實施例示意圖。第10圖為根據本發明的除頻器61的再一個實施例示意圖。其中第8-10圖所示之除頻器61不同之處在於電容單元75的實施為不同之方式。由於如第8圖、第9圖以及第10圖所示的電容單元75的饋通效應，當振盪信號Vp為高準位而振盪信號Vn為低準位時，閂鎖單元73的PMOS電晶體201以及NMOS電晶體202關閉，而閂鎖單元73的電壓Vout可以通過PMOS電晶體30的寄生閘極到源極電容(Vgs)而充電到超過1.2V(VDD)。如上所述，當閂鎖單元73的電壓Vout升高時，除頻器61的信號相位雜訊L{△w}會降低。對於信號源裝置6來說，由於降低了除頻器61的相位雜訊所以可以提高信號源裝置6的相位雜訊。
在第1圖以及第6圖所示的實施例中，振盪器10以及振盪器60可以使用熟知的架構實現。進一步說，如第1圖所示的除頻器12接收除頻信號DS1，然後輸出除頻信號DS2，以作為輸出信號Sout。因此，除頻器12可以採用本領域習知技藝者所熟知的單入單出除頻器或本領域習知的其他除頻器實現，例如，採用波形可以達到軌對軌(rail-to-rail)擺幅的單一相位時脈(True-Single-Phase-Clock,TSPC)除頻器實現，因此可以獲得好的相位雜訊效能以及 低的雜訊下限(floor)。請參考第2圖以及第7圖，閂鎖單元的結構可以如第2圖以及第7圖所示，然本發明不以此為限。上述實施例中的閂鎖單元的架構可以由本領域的習知技藝者而設計。
總之，上述實施例中的信號源裝置的相位雜訊可以通過除頻器的除頻操作而提高。在閂鎖單元的輸出端，除頻器中附加的電壓偏移單元可以提高波形的振幅，進一步降低相位雜訊以及閂住(fastening)下拉(pull-down)過渡(transition)。電荷饋通技術可用於提高效能，且同時維持簡單的電路架構。當信號源裝置應用於GSM傳輸機時，輸出信號就可以符合GSM技術規格。
任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視所附之申請專利範圍所界定者為準。
1‧‧‧信號源裝置
10‧‧‧振盪器
11、12‧‧‧除頻器
20、21‧‧‧閂鎖單元
22‧‧‧反相單元
22a、22b‧‧‧電晶體
23‧‧‧電壓偏移單元
200、201、202、203‧‧‧電晶體
30、40‧‧‧電晶體
50‧‧‧電容器
6‧‧‧信號源裝置
60‧‧‧振盪器
61‧‧‧除頻器
70、71、72、73‧‧‧閂鎖單元
74‧‧‧反相單元
75‧‧‧電壓偏移單元
VDD‧‧‧電源電壓
OUT‧‧‧輸出端
IN‧‧‧輸入端
DS1、DS2‧‧‧除頻信號
Vn、Vp‧‧‧振盪信號
Sout‧‧‧輸出信號
N20、N70‧‧‧節點
GND‧‧‧接地電壓
第1圖為能夠在900MHz GSM收發機中實現的信號源裝置1示意圖。
第2圖為根據本發明的除頻器11的一個實施例示意圖。
第3圖為根據本發明的除頻器11的另一個實施例示意圖。
第4圖為根據本發明的除頻器11的又一個實施例示意圖。
第5圖為根據本發明的電除頻器11的再一個實施例 示意圖。
第6圖為900MHz GSM收發機中的另一個信號源裝置的示意圖。
第7圖為根據本發明的除頻器61的一個實施例示意圖。
第8圖為根據本發明的除頻器61的另一個實施例示意圖。
第9圖為根據本發明的除頻器61的又一個實施例示意圖。
第10圖為根據本發明的除頻器61的再一個實施例示意圖。
11‧‧‧除頻器
20、21‧‧‧閂鎖單元
22‧‧‧反相單元
22a、22b‧‧‧電晶體
23‧‧‧電壓偏移單元
200、201、202、203‧‧‧電晶體
VDD‧‧‧電源電壓
OUT‧‧‧輸出端
IN‧‧‧輸入端
Vn、Vp‧‧‧振盪信號
N20‧‧‧節點
GND‧‧‧接地電壓

Claims (20)

  1. 一種信號源裝置，包含：多個級聯之閂鎖單元；一反相單元，耦接到該多個閂鎖單元；以及一電壓偏移單元，該電壓偏移單元之第一端耦接到該多個閂鎖單元之一者以及該反相單元，該電壓偏移單元之第二端用於接收一第一輸入信號，該電壓偏移單元根據該第一輸入信號，偏移該第一端之一電壓準位。
  2. 如申請專利範圍第1項所述之信號源裝置，其中，該電壓偏移單元之該第一端耦接到該多個閂鎖單元中最後一者以及該反相單元。
  3. 如申請專利範圍第2項所述之信號源裝置，其中，該多個閂鎖單元之每一者包含一輸入端以及一輸出端，該電壓偏移單元之該第一端耦接到該多個閂鎖單元之該最後一者之該輸出端以及該反相單元。
  4. 如申請專利範圍第3項所述之信號源裝置，其中，除該多個閂鎖單元中該最後一者外，該多個閂鎖單元中之每一個閂鎖單元之輸出端均耦接到下一個閂鎖單元之該輸入端。
  5. 如申請專利範圍第1項所述之信號源裝置，其中，該電壓偏移單元包含一電容單元。
  6. 如申請專利範圍第5項所述之信號源裝置，其中該電容單元包含一第一電晶體，該第一電晶體具有一第一端、一第二端以及一控制端，該第一電晶體之第一端耦接到該多個閂鎖單元之一者以及該反相單元，該第一電晶體之控 制端用於接收該第一輸入信號。
  7. 如申請專利範圍第6項所述之信號源裝置，其中，耦接到該第一電晶體之第一端之該閂鎖單元包含：一第二電晶體，該第二電晶體具有一第一端、一第二端以及一控制端，該第二電晶體之控制端用於接收該第一輸入信號，以及一第三電晶體，具有一第一端、一第二端以及一控制端，該第三電晶體之第一端耦接到該第二電晶體之第二端，而該第三電晶體之控制端用於接收一第二輸入信號，其中該第二輸入信號以及該第一輸入信號形成一差動對；其中，該第一電晶體之第一端以及第二端分別耦接到該第三電晶體之第一端以及第二端。
  8. 如申請專利範圍第5項所述之信號源裝置，其中該電容單元包含一第一電晶體，該第一電晶體具有一第一端、一第二端以及一控制端，其中，該第一電晶體之第一端耦接到該反相單元以及該多個閂鎖單元之一者，該第一電晶體之第二端耦接到該第一電晶體之第一端，該第一電晶體之控制端用於接收該第一輸入信號。
  9. 如申請專利範圍第5項所述之信號源裝置，其中，該電容單元包含一電容器，該電容器具有一第一端以及一第二端，該電容器之第一端耦接到該多個閂鎖單元之一者以及該反相單元，以及該電容器之第二端用於接收該第一輸入信號。
  10. 一種用以產生一輸出信號之信號源裝置，包含：一振盪器，用以產生一第一振盪信號以及一第二振盪 信號；以及一第一除頻器，用於接收該第一振盪信號以及該第二振盪信號，並產生一第一除頻信號，其中該第一除頻器包含：多個級聯之閂鎖單元，該多個閂鎖單元之每一者用於接收該第一振盪信號以及該第二振盪信號；一反相單元，耦接到該多個閂鎖單元以及輸出該第一除頻信號；以及一電壓偏移單元，具有一第一端以及一第二端，該第一端耦接到該多個閂鎖單元之一者以及該反相單元，該第二端用於接收該第一振盪信號，該電壓偏移單元用於根據該第一振盪信號，偏移該第一端處的該電壓準位；其中，該輸出信號相應該第一除頻信號。
  11. 如申請專利範圍第10項所述之用以產生一輸出信號之信號源裝置，其中，該電壓偏移單元之該第一端耦接到該多個閂鎖單元中之最後一者以及該反相單元。
  12. 如申請專利範圍第11項所述之用以產生一輸出信號之信號源裝置，其中，該多個閂鎖單元之每一者包含一輸入端以及一輸出端，該電壓偏移單元之該第一端耦接到該多個閂鎖單元中之該最後一者之該輸出端以及該反相單元。
  13. 如申請專利範圍第10項所述之用以產生一輸出信號之信號源裝置，其中該電壓偏移單元包含一電容單元。
  14. 如申請專利範圍第13項所述之用以產生一輸出信號之信號源裝置，其中，該電容單元包含一第一電晶體， 該第一電晶體具有一第一端、第二端以及一控制端，其中該第一電晶體之第一端耦接到該多個閂鎖單元之一者以及該反相單元，該第一電晶體之控制端用於接收該第一振盪信號。
  15. 如申請專利範圍第14項所述之用以產生一輸出信號之信號源裝置，其中耦接到該第一電晶體之第一端之該閂鎖單元包含：一第二電晶體，具有一第一端、第二端以及一控制端，該第二電晶體之控制端用於接收該第一振盪信號；以及一第三電晶體，具有一第一端、第二端以及一控制端，該第三電晶體之第一端耦接到該第二電晶體之第二端，以及該第三電晶體之控制端用於接收該第二振盪信號；其中，該第一電晶體之第一端以及第二端分別耦接到該第三電晶體之第一端以及第二端。
  16. 如申請專利範圍第13項所述之用以產生一輸出信號之信號源裝置，其中，該電容單元包含一第一電晶體，該第一電晶體具有一第一端、一第二端以及一控制端，其中該第一電晶體之第一端耦接到該多個閂鎖單元之一者以及該反相單元，該第一電晶體之第二端耦接到該第一電晶體之第一端，該第一電晶體之控制端用於接收該第一振盪信號。
  17. 如申請專利範圍第13項所述之用以產生一輸出信號之信號源裝置，其中，該電容單元包含一電容器，該電容器具有一第一端以及一第二端，其中，該電容器之第一 端耦接到該多個閂鎖單元之一者以及該反相單元，該電容器之第二端用於接收該第一振盪信號。
  18. 如申請專利範圍第10項所述之用以產生一輸出信號之信號源裝置，其中該多個閂鎖單元包含兩個閂鎖單元。
  19. 如申請專利範圍第18項所述之用以產生一輸出信號之信號源裝置，進一步包含一第二除頻器，用於接收以及除頻該第一除頻信號，以產生一第二除頻信號作為該輸出信號。
  20. 如申請專利範圍第10項所述之用以產生一輸出信號之信號源裝置，其中，該多個閂鎖單元包含四個閂鎖單元，以及該第一除頻信號作為該輸出信號。
TW098114612A 2009-03-02 2009-05-01 信號源裝置及用以產生一輸出信號之信號源裝置 TWI381642B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/395,851 US8093928B2 (en) 2009-03-02 2009-03-02 Signal source devices

Publications (2)

Publication Number Publication Date
TW201034386A TW201034386A (en) 2010-09-16
TWI381642B true TWI381642B (zh) 2013-01-01

Family

ID=42666782

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098114612A TWI381642B (zh) 2009-03-02 2009-05-01 信號源裝置及用以產生一輸出信號之信號源裝置

Country Status (3)

Country Link
US (1) US8093928B2 (zh)
CN (1) CN101826859B (zh)
TW (1) TWI381642B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8786328B2 (en) * 2012-09-12 2014-07-22 Texas Instruments Incorporated RF logic divider
CN102904535B (zh) * 2012-10-22 2018-05-29 上海集成电路研发中心有限公司 一种功率放大器
CN108365835A (zh) * 2013-03-15 2018-08-03 Tm Ip控股有限公司 易位调制***和方法
CN105391444B (zh) * 2014-09-04 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种分频电路和电子装置
CN106888004A (zh) * 2017-01-10 2017-06-23 西安紫光国芯半导体有限公司 一种环形振荡器
US10826469B2 (en) * 2019-02-21 2020-11-03 Synopsys, Inc. High performance and low power TSPC latch with data agnostic setup and hold time
US11349483B1 (en) * 2021-08-02 2022-05-31 Qualcomm Incorporated Prescaler for a frequency divider

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3973139A (en) * 1973-05-23 1976-08-03 Rca Corporation Low power counting circuits
US4369379A (en) * 1980-03-14 1983-01-18 Texas Instruments Incorporated CMOS Frequency divider circuit having invalid signal override
US5469116A (en) * 1994-01-27 1995-11-21 Sgs-Thomson Microelectronics, Inc. Clock generator circuit with low current frequency divider
US6879202B2 (en) * 2001-08-28 2005-04-12 Xilinx, Inc. Multi-purpose digital frequency synthesizer circuit for a programmable logic device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851625A (ja) * 1981-09-24 1983-03-26 Nec Corp 分周回路
US5485110A (en) * 1994-02-01 1996-01-16 Motorola Inc. ECL differential multiplexing circuit
EP1050107A1 (en) * 1998-11-13 2000-11-08 Koninklijke Philips Electronics N.V. Cmos dual modulus ring counter
ATE274257T1 (de) 2000-12-22 2004-09-15 Koninkl Philips Electronics Nv Frequenzteiler mit niedrigem leistungsverbrauch, geeignete vorrichtung und verfahren für leistungseffizienter frequenzteiler
US7336114B2 (en) * 2006-04-05 2008-02-26 Wionics Research High-speed latching technique and application to frequency dividers
JP2008005446A (ja) 2006-06-26 2008-01-10 Matsushita Electric Ind Co Ltd 分周器およびその制御方法
KR20080027975A (ko) * 2006-09-25 2008-03-31 삼성전자주식회사 투-포인트 모듈레이션 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3973139A (en) * 1973-05-23 1976-08-03 Rca Corporation Low power counting circuits
US4369379A (en) * 1980-03-14 1983-01-18 Texas Instruments Incorporated CMOS Frequency divider circuit having invalid signal override
US5469116A (en) * 1994-01-27 1995-11-21 Sgs-Thomson Microelectronics, Inc. Clock generator circuit with low current frequency divider
US6879202B2 (en) * 2001-08-28 2005-04-12 Xilinx, Inc. Multi-purpose digital frequency synthesizer circuit for a programmable logic device

Also Published As

Publication number Publication date
US8093928B2 (en) 2012-01-10
US20100219873A1 (en) 2010-09-02
CN101826859A (zh) 2010-09-08
TW201034386A (en) 2010-09-16
CN101826859B (zh) 2012-02-29

Similar Documents

Publication Publication Date Title
TWI381642B (zh) 信號源裝置及用以產生一輸出信號之信號源裝置
CN101295982B (zh) 频率合成器
JP5512816B2 (ja) ２分周インジェクションロックリング発振器回路
JP5639162B2 (ja) キャパシタスイッチング回路
US7420429B2 (en) Source coupled differential complementary colpitts oscillator
US8493105B2 (en) Injection-locked frequency divider
JP5876368B2 (ja) 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路
Visweswaran et al. A clip-and-restore technique for phase desensitization in a 1.2 V 65nm CMOS oscillator for cellular mobile and base stations
US10447250B2 (en) Multi-stage frequency dividers and poly-phase signal generators
US9899991B2 (en) Circuits and methods of synchronizing differential ring-type oscillators
US8264290B2 (en) Dual positive-feedbacks voltage controlled oscillator
US8717112B2 (en) Inductance-capacitance (LC) oscillator
ITMI20100418A1 (it) Oscillatore.
TWI619349B (zh) 時脈產生器以及時脈產生方法
US8390343B2 (en) Injection-locked frequency divider
TWI440298B (zh) 壓控振盪器
US11989049B2 (en) Oscillator and clock circuit
US10365682B1 (en) Multi-mode clock transmission network and method thereof
CN112311379A (zh) 一种cml电平到cmos逻辑电平转换电路
EP3391535A1 (en) Multimode voltage controlled oscillator
US7843276B2 (en) Oscillator
JP5976685B2 (ja) ラッチディバイダ
JP2020195059A (ja) サブサンプリング位相同期回路
US10637521B1 (en) 25% duty cycle clock generator having a divider with an inverter ring arrangement
Ji et al. Current reused Colpitts VCO and frequency divider with quadrature outputs

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees