TWI321911B - Sigma-delta circuit and related method with time sharing architecture - Google Patents
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Description
1321911 九、發明說明: 【發明所屬之技術領域】 本發明係提供一種積分三角電路及其方法,尤指一種使用分時 ‘ 架構的積分三角電路及其方法。 【先前技術】 目前的音訊處理,多使用CPU(中央處理器,Centrai processing 鲁 Unit)戈者DSP (數位机號處理器,Digital Signal Processor)等通 用型處理絲實現,另—種方法,則是^FPGA (場式可程式化邏 輯閘陣列,FieldPr〇grammableGateArray)上實現,由於積分三 角調變器的操作頻率範圍低,可以很容易於FpGA上實現。積分 二角調變B (Sigma_DdtaMQdulatGi·)已被廣泛麟財類比數位 轉換器(A/DC0nverter)以及數位類比轉換器(D/AC〇nverter) ^,主要因為積分三角調變器具有雜訊整形(N〇iseShaping)的 眷月匕力’此夠抑制訊號頻寬内之量化雜訊,進而提高訊號雜訊比 (Signal Tg Noise Ratio)。因此’在高麟度(ResQlutiGn)、中低速 的應用電路中’積分三角調變遍受到歡迎。 考第1圖。第1圖為先前技術—階積分三角調變器10 =不意,。一階積分三角調變器10包含-加法器12、-積分器 1 一3、-量化器14、一數位類比轉換器16以及一遽波器18。積分 二糾原理在於先粗略_峨轉出誤差,紐經過積分後, 進ν補償誤差。如第】圖所示,一輸入訊號W與數位類比轉 5 1321911 換器16之回授訊號SFB進入加法器12相減,得到一誤差訊號Se, 誤差訊號Se再經過積分器13的積分,隨後經由量化器14加以量 化,由於量化誤差會導致雜訊亦被量化,最後再經過濾波器18將 雜訊濾除,以輸出一輸出訊號Outl。 請參考第2圖。第2圖為先前技術一二階積分三角調變器20 之示意圖。二階積分三角調變器20包含一加法器12、一積分器 13、一第二加法器22、一第二積分器23、一量化器14、一數位類 比轉換器16以及一濾波器18。積分三角調變器的階數(Order) 取決於回授迴圈的個數。如第2圖所示,一輸入訊號Ini與數位類 比轉換器16之回授訊號SFB進入加法器12相減,得到一誤差訊號 Se,誤差訊號Se再經過積分器13的積分以得到一積分訊號Si。 積分訊號Si再與數位類比轉換器16之回授訊號進入第二加法 器22相減,隨後經過第二積分器23的積分,再經由量化器14加 以量化,由於量化誤差會導致雜訊一倂被量化,最後再經過漉波 器18將雜訊濾除,以輸出一輸出訊號Outl。因此,二階積分三角 調變器20共做了兩次的積分三角運算。 以此類推,隨著積分三角運算的階數增加,積分三角調變器的 電路也越來越複雜。請參考第3圖,第3圖為先前技術一五階積 分三角調變器30之示意圖。如第3圖所示,五階積分三角運算是 由一第一積分三角處理單元PE1、一第二積分三角處理單元PE2、 一第三積分三角處理單元PE3、一第四積分三角處理單元PE4以 6 1321911 及-第五積分三角處理單以奶來執行。每—階的積分三角處理 單元至少包含-乘法器、-加法H及—積分器。舉例來說,第二 積分三角處理單元PE2包含乘法器a(2)、b(2)、g(1)、eQ^ *積分器332、以及加法器321、322。在第3圖中,-輸入訊號加 •經過第一積分二角處理單元PE1進行第-P皆的積分三角運算後, 再依序經過第1、第三階、細階及第五階的積分三角運算。 完成五階_分三角運算後,經由量化器34加以量化,再經由延 • 遲器37延遲一^^械,最後輸出一輸出訊號Outl。透過五階積 分三角調變II 3G,可得出輸人訊號Inl的五階積分三角運算。然 而’五階積分三角調變器30至少需八個加法器、十八個乘法器及 五個積分器,這些元件相當浪費硬體面積。 由於曰訊處理僅為KHz級頻率之處理,若直接實現會太過於 浪^硬體成本。因此目前的設計多使用cpu或者Dsp#通用型處 _理11來實現’其硬體成本太高,且會造作鮮上升,因此很 在FPGA上實現。由於先前技術中,多階的積分三角電路需使 味 法™象法器及積分器,若使用於更多階的積分三角運 算則錢費更多的加法^、乘法ϋ及積分H,這些元件不僅增 加製作成本也相對應增加了硬體面積。 【發明内容】 • ~ ^發明係提供一種使用分時架構的積分三角電路,該三角電路 '包3 係數產生單元、—積分三角處理單元以及-儲存單元。該 7 1321911 單元伟猶產生積分三角運算之絲° _分三角處理 =積分^運算。_存單元係用來儲存該積分三減理單元 以I异結果。射,該積分q電路_來透過該係數 算該齡三祕尋元及顧存單元,執行複數階的積 籲立本發明係提供-種於一積分三角電路中使用分時架構來處理 «訊之H财法包含產生齡三肖運算之係數,根據所產生 2刀—角私之係數,執行積分三角運算,以及儲存積分三角 私果。其中透過上述步驟,執行複數階的積分三角運算。該 另匕3接收複數個係數,接收—狀態訊號,以及根據該狀態 訊號由該複數個係射選擇—係數輸^該方法另包含對積分三 角運算結果進行量化。 【實施方式】 請參考第4圖。第4圖為本發明一實施例使用分時架構的積分 二角電路40之示意圖。積分三角電路40包含一係數產生單元4卜 積分二角處理單元44以及一儲存單元47。係數產生單元41係 用來產生積分三角運算之係數a、c、g,其包含第一多工器mux卜 第一夕工器MUX2以及第三多工器MUX3。第一多工器MUX1 -包含η個輸入端、一控制端411以及一輪出端412。該n個輸入端 ' 係用來接收η個係數a[l] — a[n],控制端411係用來接收一狀態訊 8 號ST卜輸出端412係用來根據狀態訊號ST1由n個係數a⑴— a[n]中選擇一係數3輸出。第二多工器娜幻包含η個輸入端、 —控制端4U以及-輸出端414。該η個輸入端係用來接^個係 數屮]—啦],控制端4丨3係用來接收狀態訊號灯卜輸出端414 係用來根據狀態訊號ST1由η個係數c[1] — c[n]中選擇一係數c輸 出。第三多工器MUX3包含η個輸入端、一控制端415以及一輸 出端彻。該η個輸入端係用來接收_係數,控制端 仍係用來接收狀態謂ST1,輪出端416係用來根據狀態訊號 STi由n個係數g[1卜幽中選擇一係數g輸出。積分三角處理單 元44係用來根據係數產生單元41所產生之積分三角運算之係數 a、c、g ’執行積分三角運算。積分三聽理單元44係為一般的 積分三角處理單元,通常至少包含—乘法器、—加法器及一積分 器。如第4圖所示,積分三角處理單元44包含四乘法器似、432、 433、434,兩加法器45、46及—積分器42,其中,乘法請、 432、433、434義數分勒由魏纽私4i難生之係數a、 a、g、c。輸出訊號Omi可表示為以下的式子: s [τ[α X (如1 _ y)_ gx x】lx c〇 若需執行五階齡三肢算督n等於5,於每—_分三角運 异中,導入不同的係數a、c、g進行積分三角運算即可完成五 階積分三角運算。儲存單元47係用來儲存積分三角處理翠元44 的積分三角運算結果。積分三㈣路4Q係透過係數產生單元Μ、 積分三減料元44讀輕元Ο,執储細_分三角運 算。其中’儲存單元47係為—隨機讀取記憶體(R-omA⑽s 1321911
Memory » RAM) 〇 請參考第5圖。第5圖為第4圖的積分器42之示意圖。積分 . 器42可由一個加法器52及一個延遲器54來組成,並形成一回授 .迴路。加法器52包含兩輸入端522、524,分別用來接收一輸入訊 號Inl及前一個輸出訊號的值’將輸入訊號hi及前一個輸出訊號 的值進行相加後,以產生一第二運算訊號S2,第二運算訊號52再 • 由延遲器54來延遲一個時脈以產生最後的輸出訊號〇utl。 請參考第6ϋ。第6圖為第4_積分器42之另—示意圖。 積分器42可由一個加法器62及一個延遲器料來組成,並形成一 回授迴路。加法器62包含一第一輸入端622,用來接收一輸入訊 號Ini ’及一第二輸入端624,耦接於延遲器科之輸出端,用來接 收經過延遲-個時脈後之前一個輸出訊號的值,將輸入訊號⑹ 與經過延遲-個時脈後之前一個輸出訊號的值進行相加,以產生 最後的輸出訊號Outl。 由第5圖與第6圖可知,積分器的架構可視為一加法器以及一 延遲器。因此第4圖的精分三角處理單元44可進一步簡化成一個 加法器及一個乘法器,再搭配複數個多工器及複數個延遲器,以 執行不同P6b的運算。如此-來,可喊少更多的加法||及乘法器, _ 進一步節省更多的硬體面積。
Claims (1)
1321911 !月0。正替換頁 十、申請專利範圍: 1. 一種使用分時架構(TimeSharingArchitecture) “積分三角電 路(Sigma-Delta Circuit),包含有: 一係數產生單元,用來產生積分三角運算之係數; 積刀一角處理單元(Sigma-Delta Processing Element),用來 根據該係數產生單元所產生之積分三角運算之係數,執行 積分三角運算;以及 一儲存單兀’用來儲存該積分三角處理單元的積分三角運算結 果; ,、中該積分二角電路係用來執行複數階的積分三角運算,且 母一階的積分三角運算係透過該係數產生單元、該積分三 角處理單元及雜存單元來執行之。 月求項1所述之積,分三角電路,其令該係數產生單元另包含 複數個多H其中每—個多4包含: 複數個輪入端,用来接收複數個係數; 控制^ ’用來接收一狀態訊號;以及 輪出端’用來根據該狀態峨由該複數個絲帽擇一絲 輪出。 ^如Μ求項1所述之積分三角電路,其中該積分三角處理單元包 力法咨,該加法器具有一第一輸入端、一第二輸入端及-輸 19 ~ψΤΤ0721ί--j 年月日修正替換頁I ^ ----- 出端,該第一輸入端係用來接收一輸入訊號,該第二輸入 端係用來接收一輪出訊號,該加法器係用來對該輸入訊號 及該輪出訊號進行加法運算以產生一運算訊號;以及 積刀器,具有一輸入端耦接於該加法器之該輸出端,用來接 收該運算訊號,及一輸出端耦接於該加法器之該第二輸入 端’該積分H伽來對麟算訊舰行積分以產生該輸出 訊號。 如明求項3所述之積分三角電路,其中該積分器包含: 加法盗,具有一第一輸入端、一第二輪入端及一輸出端,該 第一輸入端伽來接收該運算訊號,該第二輸人端係用來 接收該輸出訊號,該加法器係用來對該運算訊號及該輪出 訊號進行加法運算以產生一第二運算訊號;以及 延遲益’具有-輸入端祕於該加法器之該輸出端,用來 收該第二運算訊號,及—輸出端,減於該加法器之 二輸入端,觀舰係絲舰第二運算訊號延遲—個日士。 脈,以產生該輸出訊號。 ^ mjL 遽。 5.如請求項4所述之積分三㈣路,其中該延辭 反器,用來閂鎖該第二運算訊± ' 异喊並於下一個時脈輪出該輪出訊 ======= 20 丄叫yii Η 器係用來_輸丨域進行量化 7包含如IT㈣嫩三峨,㈣積㈣處理單元另 第一多工器,該第二多工器包含: 一第一輸岭雛機加綠之錄_,时接收該加法 益的運算結果; 一第^輸岭_於_存科,时触贿分三角處理 早兀别一個的積分三角運算結果; 來接收該狀態訊號與—計數訊號;以及 :端’用來根據該二控制端所接收之鉍狀態訊號與該計數 ^選擇輸岭加邮的運算結果或者該積分三角處理單 凡則一個的積分三角運算結果。 8. 包含一第二^ V之積分三角電路,其中該積分三角處理單元另 工哭伽’雛於該係數產生單元之輸出端,該第三多 係數輸出“根據雜魏號與該計數訊號由複數個係數中選擇一 包含-=8 肖電路’其巾該齡三角處理單元另 爪去态,該乘法器包含: 一第:-夕輸入。端,輕接於該第三多工器之輪出端,用來接收該第 —夕工益所輪出之係數; 一第二輪人端爾於該第二多工器,用來接收該加法器的運 21 丄丄 ί 蒼正替換頁 角運算結 异結果或者_•分三鍵理單搞—個的積八一 果;以及 、刀二 —輸出端; 角運异結果進行乘法運算,以產生: 兀月彳一個的積分 •積分三角運算結果 單元係為一記憶 10·如請求項1所述之積分三角電路,其中該儲存 如請求項1所述之積分三角電路,其中該健存 (Random Access Memory > RAM) 〇 一通’ =-種於—積分三角電路中使用—分時架構來處理音訊之方 法,該方法包含: 根據該分時架構來操作該積分三角電路;以及 利用、操作賴分時架構下之該積分三角電路來執行複數階的積 分二角運算’其巾每積分三角運算係透過下列步驟來 執行之: 產生積分三角運算之係數; 根據所產生之積分三角運算之絲,執行積分Μ運算;以及 錯存積分三角運算結果。 22 1321911 13.如請求項12所述之方法,其另包含: 接收複數個係數; 接收一狀態訊號;以及 •根據該狀態訊號由該複數個係數中選擇一係數輸出。 K如請求項12所述之方法,其巾根據所產生之積分三角運算之 係數,執行積分三角運算包含: 接收-輸入訊號及-輸出訊號,對該輸入訊號及該輪出訊號進 行加法運算以產生一運算訊號;以及 對該運算訊號進行積分以產生該輸出訊號。 :運异訊號進行積分以產生 15.如請求項14所述之方法,其中對該: 該輸出訊號包含: 對該運算訊號及該輸出訊號進行加法運算以產生 訊號;以及 乐一連忙 將該第二運算訊號延遲—個時脈,以產錢輸出訊號。 如請求項15所述之方法,其中延遲 運算訊號並於下-個時脈輪出該輸出訊號。日閃鎖該第二 17·如請求項14所述之方法,其另包含: 對該輸出訊號進行量化。 23 1321911 年·】月0. !參正替換頁 18.如請求項Μ所述之方法,其中該根據所產生之積分三角運算 之係數,執行積分三角運算,另包含: 接收該加法運算的運算結果; 接收前一個的積分三角運算結果; 接收該狀態訊號與一計數訊號;以及 根據所接枚之該狀態訊號與該計數訊號選擇輸出該加法運算 的運算結果或者前一個的積分三角運算結果。 19.如請求項18所述之方法’其中根據所產生之積分三角運算之 係數’執行積分三肢算,另包含根據該狀態訊號與該計數= 由複數個係數中選擇一係數輸出。 °〜 如π求項I9所述之方法’其巾該根據職生之積分三管 糸數,執行積分三角運算,另包含: .^ 接收根據該狀態訊號與該計數訊號選擇輪出之係數; 果;以及 接收該加法運算的運算結果或者前一個的積分^角運算結 加法 對根據該狀態贿與断數喊選擇細之絲以及該㈣ 運私運算結果或者前一個的積分三角運算結果進二"法 運算,以產生積分三角運算結果。 24 1321911 十一、圖式: ^ΠΙΓ^3 年I)曰修正替换頁 25 1321911 [9sntr2^-- 年月日修正替換頁
1321911 O 一 ίθ.^3 ι 牛月日修正替矜jf 'h," j
-V. 醒s
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW095132920A TWI321911B (en) | 2006-09-06 | 2006-09-06 | Sigma-delta circuit and related method with time sharing architecture |
US11/668,431 US7417573B2 (en) | 2006-09-06 | 2007-01-29 | Sigma-delta circuit and related method with time sharing architecture |
JP2007000992U JP3131429U (ja) | 2006-09-06 | 2007-02-19 | シグマデルタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW095132920A TWI321911B (en) | 2006-09-06 | 2006-09-06 | Sigma-delta circuit and related method with time sharing architecture |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200814546A TW200814546A (en) | 2008-03-16 |
TWI321911B true TWI321911B (en) | 2010-03-11 |
Family
ID=39150714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW095132920A TWI321911B (en) | 2006-09-06 | 2006-09-06 | Sigma-delta circuit and related method with time sharing architecture |
Country Status (3)
Country | Link |
---|---|
US (1) | US7417573B2 (zh) |
JP (1) | JP3131429U (zh) |
TW (1) | TWI321911B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200813816A (en) * | 2006-09-11 | 2008-03-16 | Princeton Technology Corp | Optimal parameter adjusting method and system |
IN2013CH05312A (zh) * | 2013-11-13 | 2015-05-29 | Signalchip Innovations Private Ltd | |
TWI571063B (zh) * | 2015-11-02 | 2017-02-11 | 國立成功大學 | 自動校正動態範圍之低功耗三角積分調變器架構及其低功耗電路實現方法與自動校正且延伸三角積分調變器動態範圍之方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3011424B2 (ja) * | 1990-01-24 | 2000-02-21 | 株式会社東芝 | A/d変換器 |
FI96649C (fi) * | 1994-06-07 | 1996-07-25 | Fincitec Oy | Ylinäytteistetty korkeamman asteluvun modulaattori |
US5742246A (en) * | 1996-03-22 | 1998-04-21 | National Science Council | Stabilizing mechanism for sigma-delta modulator |
US5757301A (en) * | 1997-05-01 | 1998-05-26 | National Science Council | Instability recovery method for sigma-delta modulators |
US6023184A (en) * | 1997-07-03 | 2000-02-08 | Lucent Technologies Inc. | Converter providing digital scaling and mixing |
TW443039B (en) * | 1999-05-20 | 2001-06-23 | Ind Tech Res Inst | Sigma-delta modulator by using method of local nonlinear feedback loop |
-
2006
- 2006-09-06 TW TW095132920A patent/TWI321911B/zh not_active IP Right Cessation
-
2007
- 2007-01-29 US US11/668,431 patent/US7417573B2/en not_active Expired - Fee Related
- 2007-02-19 JP JP2007000992U patent/JP3131429U/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7417573B2 (en) | 2008-08-26 |
US20080055132A1 (en) | 2008-03-06 |
JP3131429U (ja) | 2007-05-10 |
TW200814546A (en) | 2008-03-16 |
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---|---|---|---|
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