TWI290369B - Phase change memory with adjustable resistance ratio and fabricating method thereof - Google Patents

Description

1290369 九、發明說明： 【發明所屬之技術領域】 [001] 本發明係關於一種相變化記憶體，特別是一種具有可調 .整電阻比之功能層的相變化記憶體。 【先前技術】 [002] —般電子產品常需要多種記憶體的組合，所使用的記憶 體以DRAM、SRAM、Flash等最為常見。目前有幾種新記憶體技 φ 術，包括鐵電記憶體（FeRAM)、磁性記憶體（mram)和相變 化記憶體(Phase Change Memory)等都正在發展中。 [003] 相變化記憶體可以符合對於大量快速儲存的需求以及 為料長久儲存的需求，其不僅能體積小、可存下更多資料、速度 快、更可在130 C下保存十年以上。由於相變化記憶體具有非揮 發性、南讀取訊號、冑密度、高寫擦次數以及低工作電壓/電流等 多項優點，是相當有潛力的鱗發性記_。目前研究的主流是 藉由記憶胞的縮小化以追求更高的紀錄密度以及更低的能量損 — 耗。 [004] 在-些關於相變化記憶體的先前技術中，爿如美國第 所揭露之結構，其係在產生側壁Op·)後，在 t匕層之別先鍍—層介面層作為附著促進層 (adhesion j咖）’其只沈積在底部與兩邊平坦部分，該層僅用於 'tA _與電極之接觸面積與其與相變化層之接觸面積相 1290369 [005] 另 Dae-Hwan Kang 等人（JAP__p3536 2003，在原製程 中增加一層面積與金屬插塞（metalplug)相同的加熱層，改善發 熱效率以提高電阻率（R-ratio)。其建議的熱導值較記錄層為低， ，但電阻率高約到10ε6//Ω cm，因此這樣的設計所形成的非晶區 ， 域會會完整的覆蓋下電極，因而造成過高的R-ratio，如此便需要 更高電壓來提供足夠的電流，這將造成電路設計的困難。 [006] 另美國第6569705號專利所揭露之結構，其製作一附著 φ 層（adhesionlayer)，為整面的形式，僅為增加附著力功能。美國 第5534711、5406509、5296716號專等利所揭露的功能層係用以 提供較佳的電性接觸，但其並未具有限制電流的效果。 [007] 就目前相變化記憶體發展的技術來看，電阻率（R_rati〇) 之值不是大到數千倍，就是僅有2〜3倍左右，此對電路設計者而 言並不是一個好用的特性，如果考慮高阻態或非晶態 (Amorphous)時的電阻值變化量，很有可能出現誤判〇與】的 ^ 情形。而目前技術所揭露之相變化記體之結構或製作方法，均未 對調整相變化記憶體之R-ratio提出有效的解決方案。 【發明内容】 [008】鑒於以上的問題’本發明揭露1可調整電阻比之相變 化記憶體，以解決先前技術所存在的問題或缺點。 __根據本發明之實施例所揭露之可調整電阻比之相變化 記憶體包括有-第-電極、-相變化層、—介面層以及一第二電 極；其中相變化層形成於第一電極之上 弟一電極與相變化層之 1290369 接觸部定義一第一接觸面積；介面層形成於相變化層之上·,第二 電極形成於介面層之上，俾與介面層接觸以定義一第二接觸面 積，其中第二接觸面積小於第一接觸面積。 ” [〇1〇]根據本發明之實施例所揭露之可調整電阻比之相變化 ， 記憶體包括有一第一電極、一相變化層、一介面層以及一第二電 極；其中介面層，形成於第一電極之上，第一電極與介面層之接 觸部定義一第一接觸面積；相變化層形成於介面層之上；第二電 φ 極形成於相變化層之上，第二電極與相變化層之接觸部定義一第 二接觸面積，第二接觸面積大於第一接觸面積。 [011] 根據實施例所揭露之結構，在電阻比（R_rati〇)可調整 的情況下，對電路設計來說會非常方便，容易符合互補式金氧半 導體（CMOS)於線性區的操作條件。而且可藉由材料選擇與結 構厚度調整來降低寫入電流大小，以改善記憶體特性表現，其製 程簡單且可縮小接觸面積而節省操作功率。 [012] 根據實施例所揭露之結構，提供一較佳之方法來調整相 變化記憶體兩態之間的電阻比（R-rati0)，藉由一介面層，使相變 化材料在形成非晶區時，電流能夠經過此介面層所形成的新路徑 祕過非晶區域到達上電極，此新路徑所提供的電阻就是新的高 電阻值（R-high) ’而非晶區域僅像是一個路徑的開關功能，於是 雜比（RL)可以藉由介面層的材料選擇以及麵厚度加以 調整，在R-mtio可調整的情況下，即可增加電路設計之便利性。 而且材料選擇與結構厚度的調整也可來降低寫人電流大小， 1290369 以降低記憶體的操作功率。 [013] 以下在實施方式中詳細敘述本發明之詳細特徵以及優 點’其内容足以使任何熟習相關技藝者了解本發明之技術内容並 據以實施，且根據本說明書所揭露之内容、申請專利範圍及圖式， 任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。 [014] 以上之關於本發明内容之說明及以下之實施方式之說 明係用以示範與解釋本發明之原理，並且提供本發明之專利申請 範圍更進一步之解釋。 【實施方式】 [015]為使對本發明的目的、構造、特徵、及其功能有進一步 的瞭解，兹配合實施例詳細說明如下。 /〇16]請參考『第1圖』，為本發明所揭露之可調整電阻比之 相文化3己憶體。在此實施例中之相變化記憶體係由一第一電極 10、一相變化層20、一介面層3〇、一介電層4〇 50所組成。 昂-祕 [〇17]相變化層2〇係形成於第一電極1〇之上 10與相轡昝爲μ 蛋極 介面層接觸部（圖中未示）定義—第—接觸面積。 之上二成於相變化層2〇之上。介電層4〇形成於介面層30 :)。第其電層40形成有一填充區(將在製作過程中詳細說 接觸以定—義T係形成於介電層40與填充區之中，俾與介面層 積觸乂義—第二接觸面積，其中第-接觸面積大於第二接觸面 1290369 [018]介電層40係用以作為保護相變化層2〇斑介面層如， -般選用非導電之介電材料即可。而第一電極W與第二電極％ 係以例如金屬之可導電材料形成。由圖式中可知，第一電極1〇與 '相變化層20之接觸部所定義之第一接觸面積大於第二電極5〇與 ' 介面層30之接觸部所定義之第二接觸面積。 一 _]此外，第一電極10係形成於-基板60之上，此一基板 6〇可為半導體基板，基板6〇形成於互補式金氧半導體（cm^) •或雙載子接面（bi_P〇lar)等電晶體前段製程。在一實施例中，可 在其中形成有其他之電子元件，例如電晶體，並與第一電極10接 觸’以操作形成於基板60之上的相變化記憶體。 ‘ [020]在『第1圖』與『第2圖』之實施例中，介面層％與 相變化層2G係以-道光罩進行定義，以使其面積相同但介面層 '之面積於實際製作時也可小於相變化層20之面積’但仍須大 於^電極5G與介面層3〇之接觸部份所^義之第二接觸面積。 Φ 第1圖』之實施例中’為了使相變化區域靠近第二電極5〇， ^丨面層3〇之材料需選擇電阻率高於相變化層結晶態電阻率的 =質在另實施例中’為了提高散熱效率，幫助非晶態形成， J丨面層30材料需選擇熱導率高於相變化層如的材質。介面層％ 厚度不能過高，触為小於麵埃，以降低跨壓需要以及提高通 路電阻。在實際的材料選擇上，可選Ti趟、丁认讲、沉、GeN， « C、TiSi2、TiC、TiSiN、TaSix作為介面層 30 之材料。 [021]明參考『第2圖』，為本發明所揭露之可調整電阻比之 Ϊ290369 相變化記憶體之另一實施例。在此實施例中之相變化記憶體係由 第一電極11、一相變化層21、一介面層31、與一第二電極51 所組成。

[〇22]介面層31係形成於第一電極n之上，其中第一電極η 與介面層31之接觸部（圖中未示）定義一第一接觸面積。相變化 層21 ’形成於介面層31之上。第二電極51則形成於相變化層21 之上’其中第二電極51與相變化層21之接觸部定義一第二接觸 面積’第一接觸面積大於第一接觸面積。 [023] 此外，第一電極u係形成於一基板61之上，此一基板 61可為半導體基板，基板61形成於互補式金氧半導體（CM〇s) =，子接面（bi__等電_段製程。在—實施例中，可 在、中形成有其他之電子元件，例如電晶體，並與第—電極n接 觸，以操作形成於基板61之上的相變化記憶體。 [024] 為了較佳地設置第一電極n於基板6ι ” -電+ 1之間形成有—第—介電層71，其中第—介電層71 形成有一填充㊣（將在製作過程中詳細說明），使得第―電和:n 形成於第-介電層71之填充區卜在另一實施例中，相變化層 I1「之："形成有—第二介電層72，其中第二介電層72形成有一; 充區（將在製作過程中詳細說明），使得第二電極 介電層72之填充區中。由圖式中 級弟一 J ^罘一蕙極51與相變化声 21之接觸部所定義之第二接觸面積大於第一電極u與介面層^ 之接觸部所定義之第一接觸面積。 曰 1290369 [025]第一介電層71與第二介電層72係選用非導電之介電材 料即可。而第一電極11與第二電極51係以例如金屬之可導電材 料形成。 [〇26】在『第2圖』之實施例中，介面層31與相變化層21係 以道光罩進行定義，以使其面積相同，但介面層31之面積於實 際製作時也可小於相變化層21之面積，但仍須大於第一電極u 與介面層31之接觸部所定義之第一接觸面積。在『第2圖』之實 • 施例中，為了使相變化區域靠近第一電極η，介面層31之材料 需選擇電阻率高於相變化層21結晶態電阻率的材質。在另一實施 例中，為了提高散熱效率，幫助非晶態形成，介面層31材料需選 擇熱導率咼於相變化層21的材質。介面層31厚度不能過高，較 佳為小於1000埃，以降低跨壓需要以及提高通路電阻。在實際的 材料選擇上，可選用 TiA1N、TiAl2N、sic、GeN，、TiSi、 TiC、TiSiN、TaSix作為介面層31之材料。 • [〇27】在『第1圖』與『第2圖』之實施例中，相變化層2〇、 21係可呈現至少兩種不同之狀態，該等狀態可以被稱為非結晶態 與結晶態’在這些狀態之_轉變可依據溫度變化而選擇性地被 觸發，其中非結晶態與結晶態由於電阻率不同可加以區分，例如 非結晶祕常具有比結晶態高H通常任何機化材料均可 使用’在某些實施例中’薄膜硫族化合物合金為較佳之選擇，例 如 GeSbTe 〇 _]以下說明本發明之原理。本發明所揭露之相變化記憶體 12 1290369 =相變=至某一個電極處，通常是接觸面積較小的那 ςΛ 士 圖』之實施例中為第二電極50與介面層 30之接觸部所定義之第-垃 曰 Α笛加二 積在第2圖』之實施例中 為第一電極U與介面層31之制部所定義之第-接觸面積。夢 光⑽介面層與相變化層進行絲，讓介面制面積軸 隻化層相同，故當進行相變化的時候，相變化層之材料的高阻抗 f祕成—個電流路徑的開關，而不是—個必要的路徑，電流於 是會流經介面層再穿出去到另—個電極，如『第3圖』所示，r_础。 就可以藉由介面層的材料選擇錢厚度調整來達_變的目的， 不但製作上較為簡便’而且可以避免非晶態阻值過高以及容易飄 移造成電路設計困難的缺點。 [029] 接著侧以上實施例所揭露之相變化記憶體之製作流 程苐4A圖』〜『苐4D圖』係為本發明所揭露之可調整電阻 比之相變化記憶體之一實施例之製作流程圖。 [030] 首先提供一基板160，基板160係在CMOS前段製成形 成，其中包括有一個以上之半導體裝置所組成之驅動電路。接著 在基板160上形成第一電極11〇。再以同一道光罩定義介面層13〇 與相變化層120，以使其面積相同，其中相變化層12〇形成於第 一電極110之上，介面層13〇形成於相變化層12〇之上。 [031] 接著在介面層130之上沈積一介電層H0，並以蝕刻方 式在介電層140上形成一填充區141，填充區141之開口小於第 一電極110與相變化層120之接觸部所定義之第一接觸面積。最 13 1290369 後形成第二電極150，第二電極15〇部分填入填充區141中，使 得第二_ 15〇與介面層130之接觸部所定義之第二面積小於第 一電極110與相變化層120之接觸部所定義之第一接觸面積。 • [〇32]『第5A圖』〜『第5D圖』係為本發明所揭露之可調 - 整電阻比之相變化記憶體之另一實施例之製作流程圖。 [033] 首先提供-基板161，基板161係在CM〇s前段製成形 成，其中包括有-個以上之半導體裝置所組成之驅動電路。接著 • 在基板161上形成第一電極111。再以蝕刻方式對第一電極111 進行餘刻。接著沈積-第-介電層171於第_電極ln之周圍， 並對第-介電層171與第-電極1U之表面進化學機械研磨，使 其表面平坦化， [034] 如『第6A圖』〜『第6C圖』所示，亦可先在基版162 上形成-第-介電層174,接著以敍刻方式對第一介電層174蝕 刻出-開口 112，再進行第-_ 113之沈積，第一電極113填入 φ 開口 112中’接著對第一電極位於開口外的部分進行化學機械研 磨以使其平整。 [035] 接著’再關—道光罩定義介㈣131與相變化層 121，以使其面積相同，其中介面層131形成於第一電極11〇之上， 相變化層121形成於介面層ι31之上。 [036] 接著在介面層131之上沈積一第二介電層 172，並以 蝕刻方式在介電層172上形成一填充區173，填充區 173之開口 大於第一電極111與相變化層121之接觸部所定義之第一接觸面 1290369 積。最後形成第二電極m，第二電極151部分填入填充區⑺ 中，使得第-電極111與介面層131之接觸部所定義之第二 小於第二電極151與相變化層121之接觸部所定 我I弟一接觸面 積。 [037]本發_露—種可調餘變化記軸值的方法 與結構，彻這種結構與材料性質的選擇，可·出適合電路設 計上判斷的R-mti〇範圍，縮小操作時阻值上的變異。"〇Χ

[038臟實施例中所揭露之相變化記憶體，丨增加之功能層 (即介面層）提供-倾的電流路徑，使得高阻抗與低阻抗值^ 由此功能層電阻率與厚度進行調整。 _】根據實施例中所揭露之相變化記憶體，其非晶區大小不 再那麼重要，崎絲高溫度，延長可㈣錢(cye臟㈣。此 外，實_中所揭露之相變化記憶體可應用在侧壁結構、 T型（T_Shape)結構、或側壁接觸式結構等。 ^40]軸本發述之實施觸露如上，然其並非用以限 it屬^在不麟本發明之精神和範_，所為之更動與潤飾， ^本^之翻賴朗。_本發騎界定 考所附之申請專利範圍。 I ^月> 【圖式簡單說明】 第1圖係為本發明所揭露 一實施例之結構示意圖。 第2圖係為本發明所揭露 之可調整電阻比之相變化記憶體之 之可調整電阻比之相變化記憶體之 1290369 另一實施例之結構示意圖。 阻比之相變化記憶體之

第3圖係為本發明所揭露之可調敕電 電流路徑示意圖。 I 第4A 4D圖係為本發明所揭露之可調整電阻比之相變化記 憶體之一實施例之製作流程圖。 第5A〜5D圖係為本發明所揭露之可調整電阻比之相變化記 憶體之另一實施例之製作流程圖。

第6A〜6C圖係為本發明所揭露之可調整電阻比之相變化記 十思體之另一實施例之製作流程圖。 【主要元件符號說明】 10 ................第一電極 20 30 40 ................介電層 50 ................第一電極 60 ................基板 11 21 31 51 ................第二電極 61 ................基板 71 ................第一介電層 .第二介電層 .第一電極 .相變化層 .介面層 .介電層 .填充區 .第二電極 >基板 ，第一電極 開口 第一電極 相變化層 介面層 第二電極 基板 基板 第一介電層 第二介電層 填充區 第一介電層 17

Claims (1)

1290369 十、申請專利範圍： 1· -種可調整電阻比之相變化記憶體，包括有： 一第一電極； 一相變化層，形成_第—電極之上，其巾雜 該相變化層之接觸部定義一第一接觸面積； - 一介面層，形成於該相變化層之上；以及 -第二電極，形成於該介面層之上，俾與該介面層接觸以 定義-第二接觸面積’其中第二接觸面積小於該第—接觸面 積。 2·如申請翻顧第1項所述之可難電阻比之相變化記憬 體，其中該第一電極形成於一基板上。 W 3·如申凊專利範圍第1項所述之可調整電阻比之相變化記憔 體’其中該介面層面積大於該第二接觸面積，該介面層面積^ 大於該相變化層之面積。 4·如申請專利範圍第1項所述之可調整電阻比之相變化記憮 體，其中該介面層之電阻率高於該相變化層結晶態電阻率。μ 5·如申凊專利範圍第1項所述之可調整電阻比之相變化記情 體，其中該介面層之熱導率高於該相變化層之熱導率。 6.如申％專利範圍第1項所述之可調整電阻比之相變化記憶 體’其中該介面層之厚度小於1000埃。 7·如申凊專利範圍第1項所述之可調整電阻比之相變化記憶 體’其中該介面層係選自由TiAlN、TiAl2N、SiC、GeN，α-C、 1290369 TiSi2、TiC、TaSixA TiSiN所組成之群組組合中其中之一。 8·如申請專利範圍第1項所述之可調整電阻比之相變化記憶 體，其中更包括有一介電層，形成於該介面層之上，其中节介 電層形成有一填充區，該第二電極形成於該介電層之上與該填 充區之中。 9· 一種可調整電阻比之相變化記憶體，包括有： 一第一電極；

-介面層，形成於該第-電極之上，其中該第_電極與該 介面層之接觸部定義一第一接觸面積； Λ 一相變化層，形成於該介面層之上；以及 -第二電極，形成於該相變化層之上，其中該第二電極與 該相變化層之接觸部定面積，該第二接觸面献 於該第一接觸面積。 10.如申請專利範圍第9項所述之可婦電阻比之相變化記憶 體，其中該介面層面積大於該第—接觸面積，該介面層面積ς 大於該相變化層之面積。 η.如申請專利第9項所述之可輕修比之相變化記憶 體，其中該介面層之電阻率高於該相變化層結晶態 電阻率。 專利範圍第9項所述之可調整電阻比之 體由其中該介面層之熱導率高於該相變化層之熱導率。 ，申:專利範圍第9項所述之可調整電阻比 體，其中該介面層之厚度小於1〇〇〇埃。 己隱 19 1290369 14·如申呀專利㈣第9項所述之可調整電阻比之相變化記憶 體，其中该介面層係選自由TiAlN、TiAl2N、SiC、C}eN，α_0 TiSL、TiC、TaSix及TiSiN所組成之群組組合中其中之一。 ' ^如中請專利範圍第9項所述之可調整電阻比之相變化記憶 _ 體，其中該第一電極形成於一基板上。 16·如申％專利範圍帛9項所述之可調整電阻比之相變化記憶 體，其中更包括有-第-介電層，其中該第一介電層形成有一 • 填充區，該第一電極形成於該介面層之該填充區中。 17·如申睛專利範圍第9項所述之可調整電阻比之相變化記憶 體，其中更包括有-第二介電層，其中該第二介電層形成有一 填充區，該第二電極形成於該第二介錢之上與該填充區之 中。 18. -種可調整電阻比之相變化記憶體之製造方法，包括有： 形成一第一電極； • 抛一相變化層於該第一電極之上，其中該第-電極與該 相變化層之接觸部定義一第一接觸面積； 形成一介面層於該相變化層之上；以及 形成-第二電極於該介面層之上，俾與該介面層接觸以定 義-第二接觸面積，其中第二接_積小於該第—接觸面積。 19. 如申請專利範圍第18項所述之製造方法其中更包括有一基 板，該該第一電極係形成於一基板上。 20. 如申請專利範圍第ls項所述之製造方法，其中該介面層與該 ⑧ 20 1290369 相變化層可使用相同或不同一道光罩定義，以使該介面層面積 大於該第二接觸面積，該介面層面積不大於該相變化層之面 積。 '21.如申請專利範圍第18項所述之製造方法，其中該介面層之厚 ， 度小於1000埃。 22·如申請專利範圍第18項所述之製造方法，其中更包括有形成 一介電層之步驟，形成於該介面層之上，其中該介電層形成有 • 一填充區，該第二電極形成於該介電層之上與該填充區之中。 23·—種可調整電阻比之相變化記憶體之製造方法，包括有： 形成一第一電極； 形成一介面層於該第一電極之上，其中該第一電極與該介 面層之接觸部定義一第一接觸面積； 形成一相變化層於該介面層之上；以及 形成一第二電極於該相變化層之上，其中該第二電極與該 鲁 相麦化層之接觸部疋義一弟二接觸面積’該第二接觸面積大於 該第一接觸面積。 24. 如申請專利範圍第23項所述之製造方法，其中更包括有一基 板，該該第一電極係形成於一基板上。 25. 如申請專利細第23項騎之製造方法，其中該介面層與該 相變化層可使用相同或不同一道光罩定義，以使該介面層面積 大於苐一接觸面積，該介面層面積不大於該相變化層之面積。 26. 如申請專利範圍第23項所述之製造方法，其中該^層之厚 21 1290369 度小於1000埃。 27·如申請專利範圍第23項所述之製造方法，其中更包括有形成 第；|電層之步驟’其中該第一介電層形成有一填充區，該 第一電極形成於該介面層之該填充區中。 28·如申請專利範圍第23項所述之製造方法，其中更包括有形成 一第二介電層之步驟，其中該第二介電層形成有一填充區，該 第二電極形成於該第二介電層之上與該填充區之中。

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