TWI279886B - Semiconductor structure and integrated circuit - Google Patents

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TWI279886B TW095110544A TW95110544A TWI279886B TW I279886 B TWI279886 B TW I279886B TW 095110544 A TW095110544 A TW 095110544A TW 95110544 A TW95110544 A TW 95110544A TW I279886 B TWI279886 B TW I279886B
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Hsueh-Chung Chen
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Taiwan Semiconductor Mfg
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Description

1279886 ‘九、發明說明： 【發明所屬之技術領域】 W關於I導體積體電路的製程，特別係關於 一利用超低介電常數之介電層之鑲嵌製程。 【先前技術】 電路相因具有可縮小元件尺寸以提高元件密 ίΓ:斤以在半導體工業中開啟了新紀元。元件的 影製程的能力’而縮小元件尺寸會創造出 4々限紅件。舉例而言，對於任 導體間的距離愈近，1雷六姑^ 、、. 4曰〕绎版而西， 絕缘声#料的人t ^/、谷值（為兩導體間的距離與其間 致=::=):::大。電容值的增加導 號傳輸變慢。因此；;介;二=° ’因此會使訊 料可降低電容值以改善積體電路特性乂。12低的介電層材 隨著元件尺寸日益縮小，需 數，，的介電層材料來有效的降低電容值。'3低介電常 新的低介電常數之介電層材料已被 的絕緣層使用。具有低介電常數二: 為最基本的介電層材料。 大約為3.9。此夕卜，先進的低介電常人二^電常數 常數小於2 7。且右,你入十山 Ji電材料的介電 也因…具有取低介電常數的物質為空氣(k—lm 也口此’多孔性介電層材料為—㈣力的低介 =)之。 〇^A31515TWF/ianch 1279886 介電層材料。 然而，多孔性介電層材料先天之機械硬 以在半導體晶片之化學機械平坦化製 ：：弱。所 孔性介電層材料之機械性質為孔隙度之函數=。多 高的孔隙度導致較低的介電常數，同時…：然，較 械硬度。典型的超低介電f數介電 :人μ的機 於2.5，孔徑大於1()Α，機械硬度大^ 電常數低 先天之機械硬度較弱的缺點使得多孔 的用途受限。因此需要一種超低介電常數介c 改善方案’排除上述習知技術所提及的缺點。3料的 【發明内容】 、，有鑑於此’本發明的主要目的係提供一利用超低 電常數之介電層之鑲♦製程，以改善上述習知技術。 為達成發明之上述目的，本發明提供—半導 ^ ’包括：-基底；-第—介電層位於上述基底上，^ ’I電常數小於2.7;及—第二介電層，位於上述第一介電 層上；-介層孔，位於上述第—介電層中；上述第二介 電層尚包括，-溝槽開口，及一第三介電層，位於上述 溝槽開π上。-導線，填滿於該溝槽開口内，該導線並 電性連接上述介層孔；上述半導體裝置，尚包括一第四 介電層’位於上述第二介電層上；上述第二介電層之第 二介電常數小於上述第一介電常數、上述第三介電常 數、以及上述第四介電常數。 〇5〇3-A31515TWF/ianchen 6 1279886 明係又提供—半導體裝置，包括： 二？=位於上述基底上；以一接 二述: 層孔，位於上述第一介兩 、曰上迷，丨 上述第一介帝声卜.电曰中’及一第二介電層’位於 導線；上述導線並電性連接上述接觸插夷::層中形成 電層的第-介電常數約小於4.5 _基，上述第一介 ，發明係又提供一半導體裝置的形成方 -基底’-第—介電層位於上述基底上； =· 介電芦上.一、整=弟二介電層’位於上述第一 二入：☆，一溝槽開口，位於上述第二介電層中；—第 二"电日，至少覆蓋於上述溝槽開口之側壁； 層孔開口和上述溝槽開口填滿導電材料 ^ ㈣為包含銅或銅合金；以及-第四介電層，位二斗 弟二介電層上；上述第二介；j上述 第-人二 小於上述第-介電常數、上计、 弟二"琶㊆數、以及上述第四介電常數。 遗 號延;發:層的寄生電容值竭訊 l力外項優點疋本發明可利用超 ^ 較向介電*數的介電層㈣之組合以提料:吊數及 另外，第四介電層可避免化學機械研^ ^硬度。 殘留的物質(residue)穿透至超低介電常數^其他製程 層，使得第二介電層的性能不被影響。 弟厂介電 層也可避免導電材料直接接觸超二弟四介電 層所發生的化學反應。 电吊數之弟二介電 〇503-A31515TWF/ianchen 7 I279&86 '【實施方式】 發明較佳實施例在—雙鑲嵌製程中整合一超低介 第,η介電層與較高介電常數之介電層。第1圖至第7 : 圖至14圖顯不較佳實施例之製程中間階段剖 件。θ本發明各實施例中，才目同的符號表示相同的元 考弟1 ^ ’其顯示一半導體裝置的形成。始於 底；：成—介電層2’也稱為第-介電層2,於基 平均孔隙=一介電層2之介電常數最好約小於2.7,且 _ '人又、，大於10%。有許多材料可以用於第一介電 Γ有=1 不Λ於/雜碳石夕的氧化物、推雜氣石夕的氧化 ^ 、以及多孔性低介電常數材料 次，、他類似的半導體介電層材料。 可使用例如旋轉塗佈法或化學氣相沉積^的形成 接下來，可視情況於第一介電層2 (圖未顯示)，用以作為一崎止界面層 沉積之方式沉積在第一介電声2二=面層可以用 ^ m ^ 厂迅尽z上’或以例如雷％ 士 a 处理卜介電層2。界面層的厚度以小於2〇〇人較佳。式 再形成一第二介電層4於第一介 : 最好使用超低介電縣之介電；佳:^ :數為小於D。更佳的介電常數為小於電 :4的介電常數最好小於第—介電層2的介電電 :的：電常數差值最好大於。.3。第二介電層4二兩 低介電常數材料，其平均孔隙度以大於他較^孔 以 en 05〇3-A3l515TWF/ianch« 8 1279886 大於25%更佳。第—介 佈法、化學氣相的=可使用例如旋轉塗 法。、 岭綾膠法或其他類似的方 請參考第2圖，其顯示介層 形成。在第二介電層4上來;層，開口（㈣，峨咖的 圖案化。利用-非等向二 氣體，钱刻第二介列如使用含氟之餘刻 孔開口 6。在並型日 "電層2，以形成一介層 料m 土 3 ，、孓的7丨層孔（via)結構中，具有一導命夕敁 科（圖未顯示）位於介層孔開口 、= h之材 蝕刻終點偵測可## 如此I程控制及 下方的導電材料而可減少過度_吃穿位於 清參考第3圖，复顧+、巷 非等向性韻刻方式，韻刻第^介曰^ 8的形成。利用-口 8。此溝槽開口 8將填滿導^曰’以形成一溝槽開 -介電層2及第二介電層4之才：用以形成導線。因第 同材料形成，第—介電屛：不冋，且有可能以不 防止第一介電層2 / T視為—蝕刻停止層，用以 面層作為-韻刻停止層/、的溝槽。然而，也可使用界 請參考第4圖，顯 如’其沿著溝槽開口心 電常數最好大於第二介電芦d。弟二介電層10的介 電常數差值大於〇.2。第、八恭、；1電常數。兩者的的介 於_人較佳，厚度介於二二電3 1〇的的較佳厚度以小 介電層10較佳實施方法包括電將j〇4〇A更佳。形成第三 '漿方式處理、化學氣相沉 〇5〇3.A3l5J5TWF/ianchen 1279886 子層匕“；'漿加強型化學氣相沉積法㈣cVD)、原 佳3=沉積法_VD)’或其他已知方法。在ί 表父::鳇可使用例如電裝方式處理第二介電層4 二==三介電層10。另-實施例中，第』 可為SlN二 又另—實施例中，第三介電層10 :=，2、_貴，^及上述之^ 至少覆蓋於第二介電層4之側壁，最好也 復1弟一介電層2開口暴露之表面。介声孔 部最好不被第三介電層10所覆蓋。曰 6之底 Η 口 5圖’其顯示分別在介層孔開σ 6和溝押 填滿導電材料以形成導、線12和介層孔(via)n。、貧曰 電材料較好為包含銅或銅合金 ¥ 凰趟拭mu τ 侵卜木卞乂好為使用化 :_磨的平坦化製程，將第二介電層4的表面平拍 =移除多餘之材料。在導線12和介層孔13形成前「 力、心性地形成一擴散阻障層(；圖未_干彳，U μ 第二介電層侧及第-介= ::於T1、T1N、Ta、TaN或上述之組合。也可包含多層 第6圖顯示一第四介電層14，也可稱為 14,覆蓋於第二介.電層4之上。較佳的第四介電層' 二 介電常數最好大於第二介電層4的介電常數。兩θ者人 好大，。·2。第四介電層14的較佳厚度： 一、Α。較佳貫施例中，可使用例如電漿方式處理 二介電層4的表層’而增加密度使之轉變為第四介電層 0503-A31515TWF/ianchen 10 1279886 14，另一實施例中， ^ 加強型化學氣相、、n °、用化學氣相沉積法（CVD)、電漿 法(ALCVD)等方半/法(PECVD)、原子層化學氣相沉積 第一八：去沉積第四介電層14。 弟一"电層10和第四 學機械研磨製程或其他二1二功能為避免化 超低介電常數之第一入 欠邊的物貝（residue)穿透至 不被影響。另外# 一私層4使得第二介電層4的性能 、地么、# + ’弟三介電層10和第四介帝® u丄π 避免導電材料直接接觸 ^/电層14也可 發生的化學反應。写屹低"电⑦數之弟二介電層4所 月吝考弟7Α爾，其顯示一逡φ承一 上的形成。導雷费罢s、/，、、、、私復盍層16在導線12 麵、组等，SGt1：可包含但不限於錯、鎳、鶴、 奈米間。較佳1度125奈米，較佳為介於10奈米至仙 特性匹配程度。H電覆蓋層16與其上的介電層 上的介電芦之此可作為導線12與其 移以提升产此有助於降低電子遷移及應力遷 四介電層η之門咸少從第三介電層⑺和第 較佳杏曰1隙 二，丨電層4的化學滲透。在- 法、^法化J化學氣相反應法(CVR)、無電電鍍 成導電覆蓋層16^ 法(CVD)，或其他已知方法形 加介圖，導線12可更進一步經由其上之附 德、求和其他位於更上層的金屬層的導線輕接。如 1二:好於介電，數大於第二介電層4之附加介電声 19形成附加介層孔17。 丨包層 〇503-A31515TWF/ianchen 11 1279886 本發明之較佳實施例中，超低 — 層4被較高介電常數之第_^ 之弟二介電 第四介電声14所勹R 私运2、弟二介電層1()和 ，丨电層14所包圍，導電覆蓋声 ^ 度以提升元件之可靠声…曰 有軼巧的機械硬 導線。之剖面面二與介層孔13兩者， 〜口J W卸矛貝（沿A_A，剖 此，導線12以及心線）大於介層孔13。因 於介層孔U以及同—間之寄生電容明顯大 低介電常數之第二介電層4、應丨曰孔間之寄生電容。超 明顯的下降。因介声^ 、:、彳使整體寄生電容值 所以第一介” t 寄生電容值影響較不明顯， 之介電質材料形成。較^的機械硬度 時最小化缺點。 。了以改善讀之電性，同 第二介電層10和第四介 同，材料可以相因曰4的形成次序可以不 4同或相異。例如譜灸去 施例中’第四介電層 ” ：’在-實 請參考第”，其顯示第一形成。再者， 同時形成。在如第3… 和弟四介電層i4 層Η)和第四介;結構形成之後’第三介電 二軸弟4之;:二可用— 。第10至13圖為一系列之剖面 1 一早鑲嵌結構。請參考第 …、'員不本每明之 形成。始於— Θ /、頒不一半導體裝置的 電層2 :4 ，形成一介電係數…之第-介 中形成，暴；。二:介層孔㈣44在第-介電層2 …早餐敗開口區域4〇。較佳實施例中，第 〇5〇3-A3l5l5TWF/ianchen 12 1279886 w介電2 2為一層間介電層（Ild)，單鑲嵌開口區域4〇 σ為半導脰元件之—部分，例如一閘電極（料化 入、金屬石夕化物（silicide)，一源没極，位於一源沒極上之 、’屬夕化物，或為輕接於半導體裝置之導電元件。 請參考第11圖，其顯示一在垂直方向之介層孔44 内形成之接觸插塞42。接觸插塞42彳包含但不限於鶴、 ，、銅、耐火合金、或其他已知的導電材料，接觸插塞 可為包含—阻障層及一黏著層之複合結構 (c⑽P〇slte) ’例如為TimN或而必，或其他組合。 人請參考第12圖，接著，形成-超低介電常數之第一 介電層4在第-介電層2和接觸插塞42上 = =介電常數較佳為小於2.7，更佳為25。第二介電= ，電常數最好小於第-介電層2的介電常數，心 ^電常數差值最好大於〇.5。請參考第13目， : 成在第二介電層4中的一溝 ，、”、員不形 仏閉口 8,其恭露出上述技奋玛 基42。然後’沿著第二介電層4側壁 1 〇，其结構如第η岡仏- χ乐一w包層 …口構★弟U圖所不。請參考第μ圖 — :介電層14、一導線12、及—導電覆蓋層16。第 層10、第四介電層14的介電常數最好 八I电 的介電常數。其中細節如I前 '一）丨電層4 在此不作重複敘述。 ^之弟5〜7圖相關敘述， 因為導線12之剖面面積較大，因此線 f他同-層的導線間之寄生電容明顯較大。:低及 數之第二介電層4的應用可使整體寄生電容值日物^ 0503-A31515TWF/ianchen 13 1279886 降。因接觸括愛 容值影響較不；§與同一層的其他接觸插塞間之寄生電 層4高介二所以介電層2開口可用較第二介電 甩吊數和機械硬度之介電質材料形成。 雖然本發明已以較佳實施例揭露如上，然其並非用 X限定本發明，任何熟悉此項技藝者，在不脫離本發明 之精神和範圍内，當可做些許更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。 0503-A31515TWF/ianchen 14 1279886 【圖式簡單說明】 —第I〜7A及7β圖為一系列之剖面圖， -糊之雙鑲嵌結構。 ^第8〜9圖為一系列之剖面圖，係顯示太 例之雙鑲嵌結構之變化。 *聲， 弟1〇 14圖為一系列之剖面圖，係、 施例之單鑲嵌結構。 #、々束智 【主要元件符號說明】 2〜第一介電層； 6〜介層孔開〇 · 1〇〜第三介電層 13〜介層孔； 16〜導電覆蓋層 19〜附加介電層 42〜接觸插塞； 1〜基底； 4〜第二介電層； 8〜溝槽開口； 12〜導線； 14〜第四介電層； 17〜附加介層孔； 4〇〜單鑲嵌開口區域 44〜介層孔。 0503-Α31515TWF/ianchen 15

Claims (1)

  1. !279886 、申請專利範圍： 1. 一種半導體裝置，包括 一基底； 2.7 ; 一第一介電層位於該基底 上，其第一介 電常數小於 一^層孔，位於該第—介電層中； 一第二介電層，位於該第一介電声社# .g具有小於該第—介電常 曰 '^弟二介電 1 一道始 |迅〶数之弟一介電常數； v線，形成於該第二 :電層之上表面延伸至該第二二:之;亥導線從該第二 該介層孔； ％層之中，亚電性連接 一第二介電層，位於 且該第二介恭展Β士 7丨電層和该導線之間， Λ弟一"电層具有大於該 间 數；以及 "包吊數之弟三介電常 -第四介電層’位於該第二介 電層具有大於該第二介電常 ^ 且該弟四介 h ^數之弟四介電常數。 更包 括㈣如Λ請專利範園第1項所述之半導體裝置 括一導電覆蓋層於該導線上。 其中 人女_明專利乾圍第1項所述之半導體裝置 '"弟一"電層的平均孔隙度大於25〇/0。 其中 申請料1項所述之半導體裝置， '"弟一；丨電層的平均孔隙度大於10%。 該第5二介如二f咖f1娜 '吊小於该第—介電常數、該第三介電常 〇503-A31515TWF/ianchen 16 1279886 0 ?第四；丨電常數’且兩者的的介電常數差值大於 該第6四介如電申；1=1圍第1項所述之半導體裝置，其中 牙屬層之厚度大於300A。 該^介如雷申/專利範圍第1項所述之半導體裝置，其中 弟-”電層延伸於該第—介電層和該介層孔之間。 .入^申请專利範圍第7項所述之半導體裝置，其中 w弟一，丨电層之厚度小於200A。 兮第9-. Λ申請專利範圍第1項所述之半導體裝置，其中 Μ弟二Μ%層與該第四介電層以相同材料形成。 括：〇二申請專利範圍第1項所述之半導體裝置，更包 t !其厚度小於2GGA，且位於該第—介電^ 该第二介電層之間。 ^ 7丨包層共 括·· u.如申請專利範圍第1項所述之半導體裝置，更包 附加介電層’位於該第四介電層和該 附加介電層的介電常數大於該第二介電常數；、以及 -附加介層孔，位於該附加介電層中 孔由該附加介電層之上表面延伸至該附加介電心《層 並電性連接該導線。 兒層之中， 12· —種積體電路裝置，包括·· 一基底； 2.7 ； 第一介電層位於該基底 上，其第一介電常數小於 0503-A31515TWF/ianchen 17 1279886 ，—介層孔，位於該第-介電層中. 一第二介電層，位"， 介電 層具有小於該第—介電常^—介電層上’該第 ft開位於該第二介電層中； 弟一電層，位於該溝神 層具有大於該第二介電f 9汗，且該第三介電 填入一 H 弟三介電常數； 層孔;以及’、’於邊溝槽開口内，該導線電性連接該介 有大=二電於該第二介… 於以—介電常數之第四介電常數。 屬具 13. 如申睛專利範圍第 其中該第—介雷岛貝所述之和體電路裝置， 弟4層的平均孔隙度大於25%。 14. 如申請專利範圍 更包括-導電覆蓋層於該導線上。斤处之積體電路裝置， 其中項所述之積體電路裝置， 當赵斗、 數小於該第一介電常數、該第-入小 吊數、或έ亥第四介雷堂| _ 第~j丨電 於0.2。 “數，且兩者的的介電常數差值大 #^16.如申凊專利範圍第項所述之浐姊念 其中該第三介電層之厚度小於處“電路裝置’ 17·—種半導體裝置，包括： 一基底； 入+ A第介電層位於該基底上，該第一介φβ "電常數小於4.5 ; 電層的第一 anchen 0503'A31515TWF/i； 18 1279886 一第二介電層，位於 層具有小於該第—介電常數"之第二々八^層上，該第二介電 -垂直方向導線，位於該第m -水平方向導線，形成二人：之尹， 向導線從該第二介電芦、—;丨电層中，該水平方 中’並電性連接該垂▲方向延伸至該第二介電層之 線之間^i第第二介電層和該水平方向導 三介電常數電層具有大於該第二介電常數之第 電層^二介電層上，且該第四介 、以弟一；丨電$數之第四介電常數。 中4·如入申/專利1_ 17項所述之半導體裝置，其 ^弟—w電層的平均孔隙度大於25%。 如申明專利範圍第17項所述之半導體裝置，其 中^弟四介電層之厚度大於300Α。 20·如申明專利範圍第17項所述之半導體裝置，其 中该垂直方向導線為一接觸插塞。 上21·如申請專利範圍第17項所述之半導體裝置，其 中忒垂直方向導線為一介層孔，且該第一介電層的第一 介電常數小於2.7。 22·如申請專利範圍第π項所述之半導體裝置，其 中該第三介電層之厚度小於2〇〇人。 0503-A31515TWF/ianchen 19
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8368220B2 (en) * 2005-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Co. Ltd. Anchored damascene structures
US7338893B2 (en) * 2005-11-23 2008-03-04 Texas Instruments Incorporated Integration of pore sealing liner into dual-damascene methods and devices
US8304863B2 (en) * 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias
WO2013171235A1 (en) * 2012-05-14 2013-11-21 Imec Method for manufacturing germanide interconnect structures and corresponding interconnect structures
US9379202B2 (en) * 2012-11-12 2016-06-28 Nvidia Corporation Decoupling capacitors for interposers
US9559059B2 (en) 2014-10-29 2017-01-31 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a conductive capping layer
US9466530B2 (en) * 2014-10-29 2016-10-11 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a metal silicide capping layer
KR102028714B1 (ko) * 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
US10872861B2 (en) * 2018-02-07 2020-12-22 Advanced Semiconductor Engineering, Inc. Kaohsiung, Taiwan Semiconductor packages
US11121075B2 (en) * 2018-03-23 2021-09-14 Qualcomm Incorporated Hybrid metallization interconnects for power distribution and signaling
US11792918B2 (en) 2021-01-28 2023-10-17 Unimicron Technology Corp. Co-axial via structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
TW502381B (en) * 2001-04-24 2002-09-11 United Microelectronics Corp Manufacturing method of damascene structure
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same

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