TWI222711B - Chip incorporating partially-depleted, fully-depleted and multiple-gate transistors and method of fabricating the multiple-gate transistor - Google Patents

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Description

1222711 五、發明說明（l) 【發明所屬之技術領域】 本發明係有關於一種半導體積體電路技術，且特別是 有關於一種將完全空乏電晶體、部分空乏電晶體與多重閘 及電晶體整合於單一晶片上並且製作該多重閘及電晶體的 方法。 【先前技術】 隨著半導體集積度的增加，半導體元件的尺寸必須隨 之縮小。而為了提供更良好的元件性能，絕緣層上覆矽 (si 1 icon on insulator ; SOI)的半導體基底被提出來，絕 緣層上覆石夕（semiconductor on insulator ; SOI)之積體 電路元件係將傳統之元件（act i ve devices)設置於一絕緣 層上有半導體層之晶圓（silicon on insulator wafer) 上’上述晶圓例如為一絕緣層上有石夕之晶圓（s i 1 i c〇n 〇n insulator wafer)。絕緣層上覆矽（SOI)具有以下優點（i) 降低短通道效應（Short Channel Effect) (2)消除閉鎖 現象（Latch-up Effect ) (3)降低寄生汲極/源極電容 (Parasitic Source/Drain Capacitance )(4)減少軟錯 效應（Soft Error Effect ) (5)降低基材漏電流 (Substrate Leakage Current ) (6)製程簡化& 易與矽晶 製程相容…等等。因此，藉由SO I技術可形成具有較佳速 度表現、較高積集度以及較低消耗功率之積體電路元件。 絕緣層上覆矽（SOI)又可分為部分空乏絕緣層上覆石夕 (partially-depleted SOI)與完全空乏絕緣層上覆石夕
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第6頁 1222711 五、發明說明（2) (fully-depleted SOI)兩種。部分空乏金氧半導體場效應 電晶體（metal-oxide-semiconductor field effect transistors ; M0SFET)的通道區厚度大於最大空乏層寬 度’而部分空乏金氧半導體場效應電晶體 (metal-oxide-semiconductor field effect transistors ; MOSFET)的通道區厚度小於最大空乏層寬 度。部分空乏金氧半導體場效應電晶體（PD M0SFET)的電 荷載子會累積在汲極/源極附近的通道區下方矽層基底 内，造成通道區電位改變，而產生浮體效應（floating body effect)，進而造成電流的突變（kink)·，導致元件功 能退化。 改善浮體效應的方法之一為將通道區下方的矽層基底 外接一電性導體，以荒集衝擊離子化（impact ionization)所產生的電流，針對這方面技術已有許多方 法被提出來，但仍有許多缺點有待改進。美國專利第 4946799號與第6387739號都是揭示有關改善浮體效應的方 法。 克服浮體效應的另一種有效方法，便是採用完全空乏 金氧半導體場效應電晶體（FD MOSFET)。 美國專利第6222234號提供一種於單一基底上製作完 全空乏金氧半導體場效應電晶體（FD MOSFET)與部分空乏 金氧半導體場效應電晶體（PD MOSFET)的方法。 美國專利第6414355號與第64481 1 4號都揭示有關於厚 度不均勻的絕緣層上覆矽基底之半導體技術。
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美國專利第6448114號更是揭示將完全空乏金氧半導 體場效應電晶體（FD MOSFET)製作於一厚度較薄的石夕層基 底’而部分空乏金氧半導體場效應電晶體（PD M〇Sfeo^j 製作於一厚度較厚的矽層基底。 然而，完全空乏金氧半導體場效應電晶體的矽層基底 厚度較薄或被施以離子摻雜。製作完全空乏金氧半導體場 效應電晶體（FD MOSFET)需要選擇性磊晶（seiective epitaxy)，技術尚未發展成熟，不僅良率不佳，並且價格 昂貴，急需發展更佳的製造技術。 ^ 有鑑於此，為了解決上述問題，本發明主要目的在於 提供一種具有部分空乏電晶體、完全空乏電晶體與多重閘 極電晶體之晶片以及多重閘極電晶體之製造方法。 【發明内容】 本發明之目的之一在於提供一種具有部分空乏電晶 $、完全空乏電晶體與多重閘極電晶體之晶片，具有新的 元王二乏電晶體結構，以提供良好的元件功能。 本發明之目的之二在於提供一種多重閘極電晶體之製
造方法，可運用習知既有的半導體製程技術，步驟不複 雜，容易掌控。 ^ 本發明主要提出可以利用兩種不同型態的結構以得到 完全空乏電晶體。完全空乏電晶體可以為一多重閘極電晶 體’並且可以將完全空乏電晶體 '部分空乏電晶體與多重 閘極電晶體整合於單一晶片上。
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長度，以 空乏電晶 為長。如 晶體與部 形成 動區的寬 全空乏電 度為窄。 電晶體， 空乏區寬 乏。如此 體與部分 為獲 晶體、完 包括： 完全空 決定平 體的閘 此一來 分空乏 完全空度，以 晶體的 不斷地 當上述 度的兩 一來， 空乏電 致上述 全空乏 乏電晶 面電晶 極層長 ，在單 電晶體 乏電晶 決定電 主動區 減少主 多重閘 倍時， 在單一 晶體。 之目的 電晶體 體之方 體是完 度較部 一晶片 〇 體之方 晶體是 寬度較 動區的 極電晶 上述多 晶片上 ，本發 與多重 法之一係透過調整閘極層的 全二乏或疋部份空乏。完全 分空乏電晶體的閘極層長度 上就可同時製備完全空乏電 法之二係透過調整電晶體主 元全空乏或是部份空乏。完 部分空乏電晶體的主動區寬 寬度，可以形成一多重閘極 體的主動區寬度減少至小於 重閘極電晶體便是完全空 就可同時製備完全空乏電晶 明提出一種具有部分空乏電 閘極電晶體之晶片，主要係 基底，上述基底包括一半導體層與位於上述半導體 下之一絕緣層；一多重閘極電晶體，設置於上述基底上， 包括：一鰭形半導體層，位於上述絕緣層上，其中上述鰭 形半導體層具有一源極、一汲極以及位於上述源極和上述 汲極之間之一通道區；一閘極介電層，位於上述鰭形半導 體層之上述通道區表面，以及一閘極電極，位於上述閘極 介電層上’並包覆對應於上述通道區之上述鰭形半導體層 之兩側壁和一頂面；一部分空乏電晶體，設置於上述半導
1222711 五、發明說明（5) 底基底上；以及一完全空乏電晶體，設置於上述半導底基 底上。 如前所述，上述完全空乏平面電晶體下方之上述第二 矽層具有濃度大體為1 〇16〜1 〇18 CHT3之掺雜物，而上述部分 空乏平面電晶體下方之上述第二矽層具有濃度大體為 1018〜2*1019 CIT3之摻雜物。 如前所述，上述完全空乏平面電晶體之上述長閘極層 的長度大於寬度，而上述部分空乏平面電晶體之上述短閘 極層的寬度大於長度。 如前所述，上述第二矽層之厚度大體為10〜2000A。 如前所述’上述完全空乏平面電晶體之上述長閘極層 的長度大體為120〜lOOOnm，而上述部分空乏平面電晶體之 上述短閘極層的長度大體為9〜l〇〇nm。 如前所述’本發明之晶片更包括：一多重閘極電晶 鍾’没置於上述半導體基底上方。上述多重閘極電晶體可 以為完全空乏，上述多重閘極電晶體之寬度小K7〇nm。 另外，為獲致上述之目的，本發明提出一種多重閘極 電晶體之製造方法，主要包括：
首先，θ w ^ -於上述半導 成一鰭形半 部邊角。接 層。然後， 義上述導電
1222711 五、發明說明（6) 面之閘極電極。最後，形成-源極和及極於上述閉 極兩側之上述鰭形半導體層中。 电 如前所述，上述半導體層的材質為矽或矽鍺。 如前所述，上述絕緣層的材質為氧化矽。 如前所述，上述閘極絕緣層的材質為氧化矽、 矽、或相對電容率（relative permitUvity)大 電材質，其中上述相對電容率大於5之介電材質為氧化之雀/ (Al2〇3 )、氧化铪（Hf 02 )、或氧化锆（Zr〇2 )。 如前所述，上述閘極絕緣層的等效氧化^ 3^100埃。 序度為 如前所述，上述垂直型韓形半導體層的側.壁 極絕緣層的厚度不同於頂部之厚度。 1閑 如前所述，上述垂直型鰭形半導體層的側壁 極絕緣層的厚度小於頂部之厚度。逆閑 如前所述，上述垂直型鰭形半導體層的頂 極絕緣層的等效氧化層厚度小於2〇埃。 工迎開 如前所述，上述閘極電極的材質為多 或金屬。 /夕日日矽鍺 如前所述，上述源極和上述汲極的形成方法 首先，進行淡摻雜製程，以於未為上述露从 的上述鰭形半導體層中形成淺摻雜區。接著，冤極覆盍 電極兩側形成一間隙壁。最後，進行濃摻雜製浐上述閘極 為上述閘極電極和上述間隙壁覆蓋的上述韓=道以於未 形成濃摻雜區。 ^千導體層中 0503 -9094TWF(N1) ;TS!C2002-0979 ;Fe 1 i c i a. p td 第11頁
上述之ί形ΐΐϊ源極和上述沒極之後且在沈積 源極二 上述韓形半導體層中之上述 r不上述汲極的表面形成一導電層。 層的屈位於上述源極和上述汲極表面之上述導電 材質為金屬、矽化金屬或氮化金屬。 1Γ # ί ^本發明之上述目的、特徵和優點能更明顯易懂， :文特舉較佳實施例，並配合所附圖式，作詳細；= 【實施方式】 =發明將一部份空乏絕緣層上覆矽與一完全空乏絕緣 應，、矽電晶體同時整合於一晶片上，並且增大應變效 〜，以改善超大（ultra-scaled)積體電路的載子遷移率 earlier mobility)與元件功能。 t發明提供兩種不同結構的完全空乏電晶體，利用兩 種手段1·調整通道的長度並且配合調整通道摻雜的濃度， 二=整主動區的寬度，來達成備製部分空乏（PD)電晶體與 =全空乏（FD)電晶體於單一晶片上，如此一來，就可以在 厚度薄的石夕層上，備製出部分空乏電晶體與完全空乏電 晶體。 以下將配合第1 A圖至第1 g圖之立體圖，詳細說明本發 明之可同時具有部分空乏電晶體與完全空乏電晶體之晶片 及其製作方法。 睛先參照第1 F圖，說明本發明之可同時具有部分空乏
1222711 五、發明說明（8) 電晶體與完全空乏電晶體之晶片結構之一較佳實施例。根 據本發明之晶片主要包括··一半導體基底1〇8、設置於半 導底基底108上之至少一平面電晶體12〇、13〇、設置於半 導底基底108上之一多重閘極電晶體14〇。其中，平面電晶 體120、130可以為部分空乏電晶體12〇，也可以為完全空 乏電晶體130。多重閘極電晶體14〇係為完全空乏電晶體。 部分空乏平面電晶體丨2〇如同一般習知平面電晶體， 包括：設置於半導體基底1〇8上之一閘極層122b、設置於閘 極層12 2b與半導體基底108之間之一閘極介電層124b、設 置於閘極層122b侧壁之一間隔物（spacer)126b以及形成於 閘極層122b外侧之半導體基底108表面之汲極與源極S/D。 閘極層122b的長度小於寬度。閘極層122b的長度大體為 9〜1 0Onm 〇 根據本發明之第一主要技術特徵，即延長閘極層丨2 2乜 的長度，可使平面電晶體由部份空乏轉變成完全空乏。便 獲付元全空乏平面電晶體130，包括：設置於半導體基底 108上之一閘極層122c、設置於閘極層122c與半導體基底 108之間之一閘極介電層124c、設置於閘極層122c側壁之 一間隔物126b以及形成於閘極層122c外側之半導體基底 1 0 8表面之沒極與源極s / D。完全空乏平面電晶體1 3 〇的閘 極層120c長度較部分空乏平面電晶體丨2〇的閘極層1221)^ 度為長。閘極層120c的長度大於寬度。閘極層120(：的長度 大體為1 20〜1 0 〇 〇nm。值得注意的是，這裡所指的閘極層長 度’係指與沿著沒極經由通道（channe 1 )至源極的方向相
BB 0503-9094TW(Nl) ;TSMC2002-0979;Fel icia.ptd 第13頁 1222711 五、發明說明（9) ----- 互，$的方向之尺寸，即為第11?圖中之LL，方向的尺寸， 也就是熟知此技藝人士所指的通道長度。 另外’半導體基底108係由一依序堆疊之一第一石夕層 102、一絕緣層1〇4與一第二矽層1〇6所構成。絕緣層1〇4例 如為埋入式氧化矽層，第二矽層1〇6之厚度大體為1〇〜2〇〇〇 A。完全空乏平面電晶體丨3〇下方之第二矽層1〇6具有濃度 大體為10〜1〇18 cm3之摻雜物’而部分空乏平面電晶體12〇 下方之第二矽層106具有濃度大體為1(P〜2*1〇19 cnr3之摻雜 物0
根據本發明之第二主要特徵，縮窄電晶體主動區的寬 度’可使平面電晶體由部份空乏轉變成完全空乏◊便獲得 完全空乏平面電晶體丨4〇 ,包括：一鰭形半導體層1〇63、 一閘極介電層124a、一閘極電極122a、一汲極與源極S/D 以及一間隔物126a。其中，鰭形半導體層1〇6a，位於半導 體基底108上，其中鰭形半導體層1〇6a具有一源極/汲極 S/D以及位於源極/汲極S/D之間之一通道區。另外，閘極 介電層124a，位於鰭形半導體層122a之通道區表面。並 且，閘極電極122a，位於閘極介電層12“上，並包覆對應 於通道區之鑛形半導體層122a之兩側壁和一頂面。完全^ 乏多重閘極電晶體140的寬度（也就是其主動區寬度）較部" 分空乏平面電晶體120的寬度為窄。值得注意的是，這裡 所指的電晶體寬度，係指與前述閘極層長度同一平面且垂 直於閘極層長度方向之空間尺寸，即為第1F圖中之Wf，方 向的尺寸。當多重閘極電晶體丨4 〇的主動區寬度減少至
0503-9094TW(Nl);TSMC2002-0979;Felicia.ptd 第14頁 1222711 五、發明說明（10) 於其空乏區最大寬度的兩倍時，則多重閘極電晶體14Q 是完全空乏。 根據本發明之完全空乏多重閘極電晶體1 40 ,鰭形半 導體層106a之寬度小於70nm。並且，請參照第1(5圖/多重 閘極電晶體140更包括：一應力膜層150，位於源極和汲極 S/D上，使源極和汲極S/D具有一應變，其中應力膜層15〇 的材質包括氮化矽，此應變可為沿上述源極至上述汲極方 向之拉伸應變，拉伸應變量約為〇· 1%至2%。鰭形半導體層 106a具有圓滑化之上部邊角（r〇unded c〇rner)，其 體為20〜1 000 A，圓滑化之上部邊角的半徑大約為2〇广 A❼再者，閘極介電層124a的材質例如為氧化 石夕、或相對電容率（relativepermitti = 電材質…相對電容率大於5之介電材質包括氧化5:介 (αι203 )、氧^姶（Hf〇2)、氮氧化矽姶（HfsiNx〇y)、矽 ίΓοΓΙ)極彡ί鍅（Zr〇2)、石夕化錯(zrsi4)/氧化鋼 ，〇):閘極,ι電層1243的等效氧化層厚度可為 厚；可以不η導體層i〇6a的側壁之閘極介電層i24a的 二：度，韓形半導體層1〇6&的側壁之 閘極介電層124a的厚度最好小於頂部之厚度 介電層1 2 4 a的等效氧化声原声彳丨 σ卩 閑極 ,_ 守双乳化增与度例如小於2〇 A 〇再者，關 極電極122a可為一金屬、一金眉 冉者閘 其姑皙句括一夕曰〜々々屬石夕化物或一金屬氮化物， 具材質匕括 夕日日碎或*多晶接，孙ΠΤ + 外，多重閘極電晶體u〇更包括· ^長又約小於65nm。另 極電極140沿汲極與源極S/D方 # = ΐ閘 1』的兩側壁上，其寬度大約 0503.9094T1VF(N1) ;TSMC2C02-0979 ；Fe 1 i c i a. ptd 第15頁 1222711 五、發明說明（11) 為 5 Ο Ο A 〇 根據本發明之晶片上更包括··材質例如為絕緣物之一 隔離區（STI)，包圍各電晶體120、13〇、14〇周圍，以提供 電性隔離，而隔離區（STI)可以由一絕緣物所構成，本發 明之多重閘極電晶體140周圍之隔離區（STI)絕緣層厚度可 以較其他區域隔離區絕緣物為薄，使得鰭形半導體層1〇6a 表面與隔離區（STI)表面之高度差大約為2〇〇〜400A，甚至 多重閘極電晶體1 4 0隔離區的絕緣物可以完全去除，再此 疋義為一平台式隔離（mesa is〇lati〇n)，而在後段製程製 作内連線線時，會填入内層介電層，以達成電性隔離，如 此錄形半導體層10 6a表面與平台式隔離表面之高度差大體 為200〜400 A 〇 如此一來，在單一晶片上就可同時製備完全空乏電晶 體130、140與部分空乏電晶體12〇，而完全空乏電晶體可 以由具有長閘極層之平面電晶體1 3 0所構成，也可以由具 有窄主動區寬度的多重閘極電晶體1 4 〇所構成。為了清楚 起見，本實施例之晶片共包括了 3種型態電晶體，並非一 晶片必須同時皆包括此3種型態電晶體，熟知此技藝人士 可視貫際需求調整晶片上前述電晶體的種類數及其組合， 例如：單一晶片包括一部分空乏平面電晶體與一完全空乏 平面電晶體、單一晶片包括一部分空乏平面電晶體與一完 全空乏多重閘極電晶體或單一晶片包括一部分空乏平面電 晶體、完全空乏平面電晶體與一完全空乏多重閘極電晶 體…等，在此並不加以設限。
0503-9094TWF(Nl);TSMC2002-0979;Fe1ic i a.ptd 第16頁 1222711
以下清參照第1 A圖至第1G圖’說明本發明之可同時且 有部分空乏電晶體與完全空乏電晶體之晶片製作方法之二 較佳實施例。 請參照第1A圖，首先提供一半導體基底1〇8，可以為 一半導體層/絕緣層疊置型基底，例如為一矽層/氧化石夕層 疊置型基底（silicon on insulator substrate ; SOI substrate ) 108，其包括一第一矽層l〇2、一絕緣層1〇4和 一第二矽層1〇6，其中絕緣層1〇4例如為埋入式氧化矽層。 在此實施例中係以上述種型式之基底為例，當然半導體層 的材質和絕緣層的材質並不限定於此，例如矽鍺亦可做為 半導體層。 ^ 接著請參照第1 B圖，於第二矽層1 06中預計形成平面 電晶體120、130之區域定義出主動區矽層l〇6b、106c，且 在預計形成多重閘極電晶體1 4 0之區域定義出鰭形矽層 (si 1 icon f ins ) 1 06a，以做為通道層之用。其中鰭形石夕 層10 6a的寬度小於7 〇nm，高度約為20〜1〇〇〇 A。完全空乏 平面電晶體130之閘極層長度約為1 200〜lOOOnrn。並且第二 石夕層1 0 6被施以摻雜物。預計形成完全空乏平面電晶體1 3 〇 之第二矽層l〇6c具有濃度大體為ι〇ΐ6〜l〇i8 cm-3之摻雜物， 而預計形成部分空乏平面電晶體12〇之第二矽層i〇6b具有 濃度大體為1(P〜2*10" cm_3之掺雜物。部分空乏平面電晶 體120之閘極層i22b的長度大約為9〜100nm。完全空乏平面 電晶體130之閘極層i2〇c的長度大體為120〜lOOOnm，定義 主動區時需做應對調整。
〇503.9094TW(Nl)；TSMC2〇〇2.〇979;Felicia.ptd 第17頁 1222711
疋義第一梦層106的方法例如θ认够 的圖案轉移至其下方之第二；層二’以將上述罩幕層 /層106中。此罩篡®可糸止 阻層（photoresist layer)、能量敏感層（energy ·"、 s之e^i層ve〇layer)、氧化石夕層、氣化石夕層、或其他材質 接著，可對韓形石夕層106a進行侧表面平滑化處理以 降低錄形石夕層106a側表面之粗糙度。側表面平滑化處理 方法為犧牲性氧化處理和側壁處理，其中側壁處理的方 例如是在1 000 t：含氫（¾ )的環境下進行高溫回火。當鰭 形矽層1 06a的側表面經犧牲性氧化處理時，會於表面^化 生成一層氧化石夕’藉此修復表面於姓刻過程中所受到的傷 害，並將上部邊角圓滑化，如第2圖所示，再將氧化石夕移 除。表面平滑化的目的在於使元件具有好的載子遷移率， 以及利於後續形成可靠度佳的閘極介電層。將鰭形半導體 層106a上部邊角圓滑化I，可以避免因為應力集中於角落 所導致缺陷傳播和延伸的問題，可以使閘極電流穩定。缺 陷可能是由於製程不良率或元件退化所產生的。 接著，將具有乾淨且平整表面之圖案化第二石夕層 10 6a、106b、l〇6c上方的罩幕層移除。移除的方法可為電 漿蝕刻或濕蝕刻，濕蝕刻所使用的蝕刻劑可為稀釋的氣氣 酸（DHF )。在此蝕刻過程中，圖案化第二矽層丨〇6a、 106b、106c底部可能發生底切（undercut )或凹槽 (notch ) 〇
0503-9094TW(Nl);TSMC2002-〇979;Felicia.ptd
1222711 五、發明說明（14) 接著，如第1C圖所示，形成一淺溝槽隔離物（shal low trench isolation ;STI)於圖案化矽層106a、106b、106c 周圍之半導體基底1 〇8表面。例如先全面性以適當沉積 法’例如化學氣相沉積（chemical vapor deposi tion; CVD)形成一材質例如為氧化物的隔離物於半 導體基底1 0 8表面，然後經過化學機械研磨與選擇性蝕 刻’將部份隔離物去除，僅留下平面電晶體1 2 〇、1 3 0、
140之圖案化石夕層i〇6a、106b、106c周圍隔離物，以做為 電晶體之間的淺溝槽隔離物（STI)，其中多重閘極電晶體 140周圍的隔離物STI厚度較其他區域隔離區絕緣物為薄， 使得錄形半導體層l〇6a表面與隔離區（STI)表面之高度差 大約為200〜400 A，甚至多重閘極電晶體14〇隔離區的絕緣 物可以元全去除，以平台式隔離（mesa is〇lati〇n)做電性 隔離。 接著，如第1D圖所示 106b、106c表面形成一層 平面電晶體120、130之閘 案化第二碎層l〇6b、106c 閘極介電層1 2 4 a形成於鰭 成方法例如是熱氧化法、 質可為氧化矽、或氮氧化 和頂部之閘極介1f層124a 閘極介電層124a的厚度較 埃，較佳的是1 0埃以下， 閘極介電層1 24a 極介電層124b、 頂部，而多重閘 形石夕層1 0 6 a的頂 化學氣相沈積法 矽。通常，鰭形 具有不同的厚度 側壁為厚，其厚 頂部部份的厚度 第二石夕層106a， 、124b 、 124c ， 124c係形成於蜃 極介電層1 4 〇之 部與側壁，其j 、濺鍍等，其本 矽層1 06a的側， ’通常是頂部^ 度約為3埃至1 〇 較佳的是20埃ΐ
1222711 五、發明說明（15) 下，或者為高介電常數的材質，例如氧化鋁（Ah% )、氧 化铪（Hf 〇2 )、氧化鍅（Zr〇2 )、或其他類似此性質者， 其等效氧化層厚度（equivalent 〇xide thiekness) 3至100埃。 4 接著’形成一層導電層於閘極介電層124a、l24b、 124c上，其材質可為多晶矽、多晶矽鍺、耐火金屬 (refractory metal )、類金屬化合物、或其他導電材 質，其中耐火金屬可為鉬（Mo)、鎢（界）等，類金屬化 合物可為氮化鈦。 接著，於導電層上覆蓋一圖案化罩幕層，並藉由蝕 刻，將圖案化罩幕層的圖案轉移至導電層中，以形成閘極 電極122a、122b、122c，平面電晶體12〇、130之閘極層 122b、122c形成於閘極介電層124b、124c上方，而多重閘 極電晶體1 4 0之閘極層1 2 2 a則形成於閘極介電層1 2 4 a上， 並包覆對應於通道區之鰭形半導體層丨〇6a之兩側壁和一頂 面’如第1 E圖所示。以材質為多晶矽的導電層以及材質為 氣氧化石夕的閘極介電層124a、124b、124c為例，其蝕刻條 件例如疋含氣和溴的餘刻氣體進行電漿餘刻，其多晶石夕對 氮氧化矽的蝕刻選擇比超過2 〇 〇 〇。 在完成閘極電極122a、122b、122c的定義後，則移除 其上方之圖案化罩幕層。 接著’進行源極/沒極的淡摻雜製程，其形成方法例 是以離子植入、電漿侵入式離子植入（plasma immersi()n ion impiantati〇n，piH )、或是其他的技術來進行。
1222711
五、發明說明（16) 接著，藉由沈積以及選擇性非等向性地餘刻介電材 質’以於閘極電極1 2 2 a、1 2 2 b、1 2 2 c之側壁形成間隙壁 126a、126b、126c，間隙壁126的材質可為氮化矽或氧化 矽，如第1 F圖所示。之後進行源極/汲極的濃摻雜製程， 其形成方法例是以離子植入、電漿侵入式離子植入、固體 源擴散（sol id source di f fusion )、或是其他的技術。 在此步驟中，亦可以根據需要，同時將離子摻雜入閘極電 極122a、122b、122c ’藉此提南其導電性。任何植入的傷 害或非晶化可藉由後續高溫回火製程而獲得改善。經過上 述之源極/汲極的淡摻雜製程和濃摻雜製程後，於閘極電 極122a、122b、122c兩側的圖案化第二矽層i〇6a、i〇6b、 l〇6c中形成具有淺摻雜汲極結構（lightly d〇pe(i drain )LDD的源極/沒極S/D。並且，平面電晶體120、130之圖 案化石夕層106 b、106c的通道區可以施以一SUper halo佈 植，由於部分空乏電晶體120之通道長度短，所以通道兩 侧之super halo佈植區域會在通道中間區域重疊。 接著，為了降低源極/汲極S/D的片電阻，可以在源極 /沒極S/D表面形成一層導電層，意即，此導電層形成於鰭 形矽層106a的頂部和側壁以及圖案化矽層106b、1〇6c之汲 極/源極S/D表面。導電層的材質例如是以自動對準金屬矽 化物製程（self-aligned silicide process ’salicide process )形成之金屬石夕化物，例如石夕化始。上述材質亦 可為金屬、多晶碎、或是蠢晶硬。 之後’沈積一層高應力膜層1 5 〇覆蓋於多重閘極電晶
0503-9094TW(Nl) ;TSMC2002-097^ ;Fe 1 i c i a. ptd 第21頁 1222711 五、發明說明（17) 體140之閘極電極122a上，其厚度約為50〜1 000埃，如第1G 圖所示。由於鰭形矽層106a和高應力膜層150兩者之間的 熱膨脹係數（thermal expansion coefficient)及楊氏 係數（Young’s modulus )有很大的差異，使得在經過半 導體製程中所需的高溫沈積或熱回火製程後，高應力膜層 150自高溫降溫時的收縮速度和鰭形矽層i〇6a的收縮速度 會有很大的差異，因此會將應力導入鰭形矽層1 〇 6 a的通道 區中，產生的應力可能是數百MPa甚至超過IGPa。 如果高應力膜層1 5 0的熱膨脹係數小於鰭形矽層 106a，則鰭形矽層106a會感受到壓縮應變（compressive strain)。若高應力膜層150施與通道區的應變為壓縮應 變’則電洞載子的遷移率可獲得提昇。因此，覆蓋於高應 力膜層150下方之閘極電極122a和源極/汲極3/0構成之電 晶體為PM0S電晶體。上述之應變係指沿源極至汲極方向之 壓縮應變，鰭形矽層106a中之壓縮應變強度為〇. 1%至2%， 較佳的是1%至2%，應力約為-500〜1500MPa，，其中負值代 表係一壓縮應力，則正值代表係一拉伸應力。 如果高應力膜層150的熱膨脹係數大於鰭形矽層26a， 則鰭形矽層106a會感受到拉伸應變（tensile strain)。 若高應力膜層150施與通道區的應變為拉伸應變，則電子 和電洞載子兩者的遷移率均可獲得提昇。因此，覆蓋於高 應力膜層1 50下方之閘極電極1 22a和源極/没極s/D構成之 電晶體可為PM0S電晶體和NM0S電晶體。上述之應變係指沿 源極至沒極方向之拉伸應變，鰭形石夕層1 〇 6 a中之拉伸應變
0503-9094TWF(Nl)；TSMC2〇〇2-〇979;Felicia.ptd 第 22 頁 1222711 1222711 五、發明說明（18) 強度為0. 1%至2% 就高應力膜 調整所形成的膜 因素有溫度、壓 電漿增強型化學 chemical vapor 至通道區中的應 條件而定。此外 可以藉由改變摻 數及揚氏係數， )或耐火的金屬 ’較佳的是1%至2%。 層1 50而言，藉由控制形成的條件，可以 層之應力大小，根據研究，可控制應力的 力或製程氣體的流速比。舉例而言，利用 氣相沈積的氮化矽（Plasma-enhanced deposited silicon nitride)可以導入 力可為拉伸應力或壓縮應力，端視沈積的 ’若選擇氧化矽製備高應力膜層15〇，還 雜的物質及掺雜的濃度來改變其熱膨脹係 可以摻雜的物質例如是鍺（（ja )、氮（N (refractory metal ) 〇 發明功效 當主動區的寬度W越小，則應力膜層與鰭狀半導體基 底接觸的面積則越大，因此，應力效應會隨著主動區寬度 W的減少而增強。如第2A圖與第2B圖所示，當主動區寬度W 由1200nm(第2A圖）減少至li〇nm(第2B圖），在電晶體關閉 狀態（off-state)下，漏電流（leakage)約為 300nA/mm，應 變感應驅動電流由1 〇%增加到1 7%。 關於通道長度、主動區寬度與完全空乏電晶體、部分 空乏電晶體之間的關係’經由實驗’得到以下結果。第3 A 圖與第3B圖係顯示部分空乏電晶體與完全空乏電晶體之主 動區寬度W與通道長度Lg的關係示意圖。第3A圖係一N型電 晶體的實驗結果，平面部分空乏電晶體與平面完全空乏電
0503-9094TW(Nl);TSMC2002-0979;Feiicia.ptd 第23頁 1222711 五、發明說明（19) 晶艘的主動區大於5〇 nm，而非平面式多重閘極完全空乏電 晶艘的主動區寬度小於50nm。第3B圖係一P型電晶體的實 驗結果。在主動區寬度固定的情況下，欲將部分空乏電晶 艘轉變成完全空乏電晶體的方法為增加閘極長度。另外， 當主動區寬度小於50nm以下，便會形成多重閘極電晶體。 第3B圖中P型電晶體可形成部分空乏的範圍較第^圖中n型 電晶體可形成部分空乏的範圍為小。這是因為p形電晶體 中的衝擊離子化引發寄生雙極化反應（impact i〇nizatic)n induced parasitic bipolar action)較弱。 發明優點 1 ·根據本發明之具有長通道的完全空乏平面電晶體或 多重閘極完全空乏電晶體皆可有效克服浮體效應 (floating body effect)的問題。 2·根據本發明之多重閘極電晶體，可視為三個並聯的 電晶體，分別位於鰭形矽層兩側及頂面。上述結構可有效 提高元件的電流量，並且無須縮短通道長度，可以有效控 制短通道效應（short-channel effect)。 3·根據本發明之應力膜層，可使應力導入通道區中， 以提高載子的遷移率，進而提升元件的操作效能。 4·本發明之具有多重閘極及應變的通道層之電晶體， 藉由其垂直型的結構，使電晶體的積集度可以有效地提曰 本發明雖以較佳實施例揭露如上，然其並非用以限二 本發明的範圍，任何熟習此項技藝者，在不脫離本發明=
1222711
0503-9094TW(Nl);TSMC2002-0979;Felicia.ptd 第25頁 1222711 圖式簡單說明 第1A圖至第1G圖係顯示本發明之可同時具有部分空乏 電晶體與完全空乏電晶體之晶片的製作方法之一較佳實施 例之製程立體圖。 第2A圖與第2B圖係顯示不同主動區寬度之電晶體的電 性分析結果。 第3A圖與第3B圖係顯示不同主動區寬度W與不同通道 長度Lg之下，部分空乏電晶體與完全空乏電晶體之的關係 不意圖。 符號說明】 108〜半導體基底； 120〜部分空乏平面電晶體； 130〜完全空乏平面電晶體； 140〜多重閘極電晶體； 122a、122b、122c〜閘極層； 124a、124b、124c〜閘極介電層 126a、126b、126c〜間隔物； S/D〜汲極/源極： 102〜第一石夕層； 1 0 4〜絕緣層； 1 〇 6〜第二矽層； 106a〜鰭形半導體層； 150〜應力膜層； STI〜隔離區；
0503-9094TW(Nl);TSMC2002-0979;Felicia.ptd 第26頁 1222711 圖式簡單說明 106b、106c〜圖案化第二矽層 1^1 第27頁 0503-9094TWF(Nl);TSMC2002-0979;Felicia.ptd

Claims (1)

1节缉1έ月彳日
κ 一種具有部分空乏電晶體、完全空乏電晶體蛊 閘極電晶體之晶片，包括： ’、夕重 基底’上述基底包括一半導體層與位於上述半導體 下之一絕緣層； 一多重閘極電晶體，設置於上述基底上，包括： 一鰭形半導體層，位於上述絕緣層上，其中上述鰭形 半導體層具有一源極、一汲極以及位於上述源極和上述成 極之間之一通道區； ，G 閘極介電層，位於上述鰭形半導體層之上述通/ 表面；以及 一閘極電極，位於上述閘極介電層上，並包覆封磨 上述通道區之上述鰭形半導體層之兩側壁和一頂面；及 一部分空乏電晶體，設置於上述半導底基底上；^ 一完全空乏電晶體，設置於上述半導底基底上。 2·如申請專利範圍第1項所述之具有部分空乏電品述 體、完全空乏電晶體與多重閘極電晶體之晶片，其中> ^ 半導體層包括一矽層或一矽鍺層。 3 ·如申請專利範圍第1項所述之具有部分空乏電晶述 體、完全空乏電晶體與多重閘極電晶體之晶片，其中 > 々 絕緣層包括氧化石夕。 4·如申請專利範圍第1項所述之具有部分空乏電晶述 體、完全空乏電晶體與多重閘極電晶體之晶片，其中> 1 半導體層之厚度大體為1〇〜2000Α。 阳 5· —種多重閘極電晶體之製造 方法 包括：
0503-9094TWl(Nl);TSMC2002-0979;EricWen.ptc 第28頁 1^22711
提供一基底，上述基底包括 曰 修正 丁守篮 半導體下之絕緣層 定義上述半導體層以形成一鰭形半導體層； 圓滑化上述鰭形半導體層之上部邊角； f上述縛形半導體層表面形成一閘極介電層； ，上述閘極介電層上形成一導電層； =義上述導電層以形成一跨於上述鰭形半導體層兩 壁和頂面之閘極電極；以及 主、胃形成源極和一汲極於上述閘極電極兩側之上述鰭形 +導體層中。 & 6·如申请專利範圍第5項所述之多重閘極電晶體之製 ^法，其，上述半導體層的材質為矽或矽鍺。 i 7·如申请專利範圍第5項所述之多重閘極電晶體之製 乂方去，其中上述絕緣層的材質為氧化矽。 ^ 8 ·如申请專利範圍第5項所述之多重閘極電晶體之製 =方去，其中上述閘極介電層的材質為氧化矽、氮氧化 =、1相對電容率（relative permittivity)大於5之介 電材質。 i 9·如申請專利範圍第8項所述之多重閘極電晶體之製 造方法，其中上述相對電容率大於5之介電材質為氧化鋁 U 12 03 )、氧化給（Hf〇2)、或氧化鍅（Zr〇2)。 ^ 1 〇 ·如申明專利範圍第5項所述之多重閘極電晶體之製 仏方去’其中上述閘極介電層的等效氧化層厚度為3 ~丨〇 〇
/ π 修正 六、申請 造方如甘申：專利範圍第5項所述之多重閘極電晶體之製 的厚声不;;:t逃鰭形半導體層的侧壁之上述閘極介電層 予！不同於頂部之厚度。 造方、去·如i申：專利範圍第5項所述之多重閘極電晶體之製 的厚半導體層的侧壁之上述閘極介電層 的等效氧^ΐί形半導體層的頂部之上述間極介電層 欢虱化層厚度小於20埃。 造方法，：/上專述利門圍第5項所f之多重閘極電晶體之製 金屬。 返閘極電極的材質為多晶石夕、多晶石夕鍺或 造方法，皇申中'上專二乾圍弟5㉟所述之多重閘極電晶體之製 進行；和上述沒極的形成方法包括： •鰭形半導體層中形成淺摻：j為上这開極電極覆蓋的上述 5 士二：極電極兩側形成一間隙壁，·以及 壁覆蓋：：i ϊ ΐ:導二於未為上述間極電極和上述間隙 _；工义‘„、曰形+導體層中形成濃摻雜區。 造方法·，如Λ?/?1 上圍,5項所述之多重閘極電晶體之製 上述鰭形半導體”之：：極和上述汲極之後，更包括於 導電層以及沉m ^源極和上核極的表面形成— 17.如申請專利範圍第16項所述之多重閘極電晶體之
麵
0503-9094TWF1 (N1) ;TSMC20〇2-〇979 ;Er i cWe n.ptc 第30頁 1222711
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