TW552503B - Apparatus and method for selecting one of multiple target addresses stored in a speculative branch target address cache per instruction cache line - Google Patents

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552503 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁}

4 A7 B7 五、發明說明（ 相關申請案的交互參照 [0001]本申請案相關於下列的美國專利申請案，具有相 同的申請曰與申請人。藉完整地參照這每個申請案，可配 合任何目的將其納入本申請案中：

Docket # 專利名稱 CNTR:2021 ' 假想分支目標位址快取記憶體 CNTR:2022 用於偵測與更正錯誤的假想分支目標位址 快取記憶體分支之裝置、系統及方法 CNTR:2023 假想混合分支方向預測裝置 CNTR:2050 雙呼叫/返回堆疊分支預測系統 CNTR:2052 —----- 附有由第二預測裝置依據分支指令類型進 行之選擇性覆蓋的假想分支目標位址快取 記憶體 CNTR:2063 在假想分支目標位址快取記憶體中置換目 標位址之裝置及方法 (一） 發明技術領域： [0002] 本發明係關於微處理器（microprocessor)之分支 預測（branch prediction)的技術領域，尤指分支目標位址 (branch target address )的快取技術。 (二） 發明技術背景： [0003] 電腦指令一般都儲存於記憶體内可定址之相連位 置。中央處理單元（Central Processing Unit，CPU)或處理 2 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） "------ 552503 經濟部智慧財產局員工消費合作社印製 A7 ---—--- -B7 _ 五、發明說明（>) ，由相連的記憶體位置提取這些指令，並加以執行。CPU 從°己憶體每提取一個指令，其内的程式計數器（program counter ^ (instruction pointer ^ IP)就會遞增，使其内含序列（sequence)中下個指令的位 址此即為下個循序指令指標（next sequential instruction P〇H’卩德NSIP)。指令的提取、程式計絲的遞增以 及指令的執行便藉由記憶體呈線性持續進行，直到遇到程 式控制指令（Pr〇gram control instruction )為止。 [00〇4]程式控制指令也稱為分支指令（branch hstruction) ’在執行時會改變程式計數器内的位址，並改 變，制的流程。換言之，分支指令指定了改變程式計數器 内=的條件。因執行一分支指令使程式計數器的值改變， 會導致指令執行順序的巾斷。這是數位鶴的-項重要特 徵，因為它提供對程式執行流程的控制，以及分支至程式 之不同部分的能力。程式控制指令的例子包括跳躍 (jump)、條件跳躍（conditional jump)、呼叫（cau)以 及返回（return)。 [0005]跳躍指令使CPU無條件地將程式計數器的内容 改變至一特定值，這個值就是程式要繼續執行的指令所在 之目標位址。條件跳躍指令使cpu去測試一狀態暫存器 (statusregister)的内容，或者可能比較兩個值，而後基於 測試或比較的結果，不是繼續循序執行就是跳躍至一^位 址，稱為目標位址。呼叫指令使CPU無條件地跳躍至一新 目標位址，而且儲存程式計數器的值以使cpu可返回至先 $紙張λ度_ t關家標準（CNS)A4規格（21〇 x --------------Aw ^--------^--------- (請先閱讀背面之注意事項再填寫本頁) 3 經濟部智慧財產局員工消費合作社印製 552503 A7 ---—------Β7__ 五、發明說明（3 ) 二離開的程式位置。返回指令使cpu去擷轉式計數器於 刚次呼叫指令執行時所存之值，並使程式流程返回至所擷 取的指令位址。 _6]對早期的鶴職而言，减控制指令的執行並 不會造成處理上顯著的延遲，因為這些微處理器被破計為 一次只執打一個指令。如果所執行的指令是程式控制指 令，在執行完畢之前，微處理器會知道它是否要分支，而 如果是的話，它會知道分支的目標位址為何。因此，不論 下個指令是循序的，或是分支的結果，冑會被提取和執行。 [_7]現代的微處理器則非如此單純。相反地，對現代 的微處理器來說，在微處理器的不同區塊或管線階段 (pipeline stage)内同時處理數個指令乃很平常的事。 Hennessy 與 Patterson 將管線化（pipeiining)定義為「一種 多個指令得以重疊執行的實作技術。」（引述自c〇mputer Arehitecture ： A Quantitative Approach，2nd edition，by John L.

Hennessy and David A· Patterson，Morgan Kaufmann

Publishers ’ San Francisco，CA，1996)作者接著對管線化 做了下列精彩的說明： [0008]「一個管線就像是條裝配線。在汽車的裝配線上， 有許多步驟，每個步驟對汽車的製造都有所貢獻。每個步 驟與其他步驟同時並行，然而是在不同的汽車上進行。在 一電腦官線中，每個步驟完成一個指令的部分，就像裝配 線’不同的步驟並行地完成不同指令的不同部分。每個這 些步驟稱為一管道階段（pipe stage)或管道區段（pipe 4 張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)------ (請先閱讀背面之注意事項再填寫本頁) 裝 訂---------. 552503 經濟部智慧財產局員工消費合作社印製 發明說明（vf ) segment)。這些階段一個接連著下一個，形成一個管道— -指令從-端進人，歷經這些階段，然後從另―端出去， 就像汽車在裝配線上一樣。」 [0009] 因此，當指令被提取時，就被導入管線的一端。 指令於微處理H中經歷管線階段，朗執行完畢。么這種 管線化的微處理11巾，—分支指令是請改變程式流程， 通常都得等它到達管線的後期階段才能得知。然而在這之 刚’微處理器已經提取了其它指令，且正於管線的早期階 段執行。如果一分支指令改變了程式流程，所有在這分支 才曰令之後進入管線的指令都必須被丟棄。此外，則必須提 取此分支指令之目標位址上的指令。丟棄已在執行中的指 令及提取目標位址上的指令，會造成微處理器在處理上的 延遲，稱為分支懲罰（branchpenalty)。 [0010] 為減輕這種延遲問題，許多管線化的微處理器在 管線之一早期階段使用分支預測機制來預測分支指令。分 支預測機制預測分支指令的結果或方南，亦即是否要進行 分支。分支預測機制也預測分支指令的分支目標位址，亦 即分支指令所要分支到的指令之位址。處理器接著就分支 至所預測的分支目標位址，亦即依據分支預測提取後續的 指令，這會比沒有分支預測時來得早，因而若確定要進行 分支，藉此便降低了懲罰的可能性。 [0011] 這種用來快取先前所執行分支指令之目標位址的 分支預測機制’稱為分支目標位址快取記憶體（branch target address cache，簡稱BTAC)或者分支目標緩衝器（branch 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

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五、發明說明（τ ) 經濟部智慧財產局員工消費合作社印製 target buffer ’ 簡稱 BTB)。在一簡單的 BTAC 或 BTB 中， 當處理器解碼-分支指令，處理器便提供分支指令的位址 給BTAC。若該位址命中BTAC且預測分支會進行，處理器 1就可以利用BTAC中的快取目標位址開始提取目標位址的 指令，而非下個循序（seqUential)位址的指令。* [0012] 相'較於只預測是否採行分支的預測裝置，像是分 支經歷表（branch history table，簡稱 BHT)，BTAC 的好處 是除了確定是否遇到一分支指令所需的時間外，它節省了 計算目標位址所需的時間。典型的做法是分支預測資訊（例 如被採行/不被採行（taken/nottaken))隨著目標位址皆儲 存於BTAC。BTAC運用於管線的指令解碼階段，這是因為 處理器必須先判斷分支指令是否存在。 [0013] 處理器使用BTB的一個例子是Intel Pentium Π與 Pentium III處理器。現請參閱圖一，其繪示Pentium II/m處 理器100相關部分之方塊圖。處理器100包含一 BTB 134， 用來快取分支目標位址。處理器100從一指令快取記憶體 (instruction cache) 102提取指令，該指令快取記憶體102 快取了指令108與前解碼（pre-decoded)分支預測資訊104。 前解碼分支預測資訊104可能包含像是指令類型或指令長 度這樣的訊息。指令從指令快取記憶體102提取，並送到 指令解碼邏輯（instruction decode logic) 132，由其來解碼 或解譯指令。 [0014] —般是從下個循序提取位址112來提取指令。該 下個循序提取位址112是由遞增裝置（incrementer) 118將 6 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐) ------------AW ^--------訂---------線. (請先閱讀背面之注意事項再填寫本頁) 552503 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（b) 現行指令快取記憶體102的提取位址122直接加上一指令 快取記憶體102的快取線之大小所得。然而，如果一分支 指令已由指令解碼邏輯132解碼’接著控制邏輯（con^^ logic) 114便選擇性地控制一多工器（multiplexer) 116選 取BTB 134所提供之分支目標位址，作為指令快取纪憶體 102之提取也址122，而非選取下個循序提取位址112。控 制邏輯114根據指令快取記憶體102提供之前解碼資訊1〇4 以及BTB 134預測該分支指令是否會被採行（依用來檢索 BTB 134之指令指標138而定），來選取指令快取記憶體 102的提取位址122。 [0015] Pentium ΙΙ/ΠΙ在檢索BTB 134時，並非藉由分支 才曰令本身的指令指標’而是利用先於被預測之分支指令之 指令的指令指標138來進行。這使得BTB 134在分支指令 被解碼之時，就能查詢目標位址136。否則，在分支指令解 碼後，處理器100必須再等待BTB 134的查詢，才能進行 分支，這樣便多了此延遲之分支懲罰。一旦分支指令被指 令解碼邏輯132解碼，且處理器100知道目標位址136的 產生是基於確定有分支指令的存在，處理器1〇〇才會分支 到BTB 134根據指令指標丨38索引所提供之目標位址136。 [0016] 另一個使用BTAC的例子是AMD Athlon處理 器。現請參閱圖二，其繪示Athl〇n處理器2〇〇相關部分之 方塊圖。處理器200包含與圖一 pentiumn/m編號類似的元 件。Athlon處理器2〇〇將其BTAC整合進指令快取記憶體 202中。也就是’指令快取記憶體202除了指令資料108與 ------------t--------訂---------線4P" (請先閱讀背面之注意事項再填寫本頁)

552503 經濟部智慧財產局員工消費合作社印製 A7 、發明說明（7) 前解碼分支預測資訊104之外，還快取了分支目標位址 206對於母個}日令位元組對（心加如⑽pair )，指令 快取記憶體2〇2保留了兩個位猶為預測分支指令的方向 之用。指令快取記憶體202在一快取線中，相當於每16個 位元組的指令即保留兩個分支目標位址的空間。i [〇〇17]從;圖二可以看出，指令快取記憶體2〇2是由提取 位址下個循序提取位址來作索引。因BTAC已整合進指令 快取圯憶體202,所以也是由提取位址丨22來作索引。因此， 指令快取記憶體202之一快取線若有一命中發生，就可確 定快取分支目標位址對應至存在於被檢索之指令快取記憶 體202快取線中一分支指令。 [0018]雖然習知的方法改進了分支預測，但仍有缺點。 刖述兩種習知方法的一個缺點是，指令前解碼資訊以及 Athlon例子中的分支目標位址大幅增加了指令快取記憶體 的大小。據推測，對Athlon而言，分支預測資訊可能使指 令快取記憶體的大小加倍。此外，ρ6ΐώιιιηΙ_ΒΤΒ為每個 分支指令儲存了相當大量的分支經歷資訊，用以預測分支 方向，因而也增加了 ΒΤΒ的大小。 [〇〇19]Athlon的整合式BTAC的一個缺點是，將btac 整合進指令快取記憶體會使空間的使用缺乏效率。也就 是，整合式的指令快取記憶體/BTAC對於分支指令以及非 分支指令，皆須快取其分支指令資訊，因而佔用過多儲存 空間。在Athlon指令快取記憶體中，許多由額外的分支預 測資訊所使用的空間是浪費掉的，這是因為指令快取記憶 ^--------^--------- (請先閱讀背面之注意事項再填寫本頁) 552503 五 經濟部智慧財產局員工消費合作社印製 A7 B7 、發明說明（p) 體中分支指令的集中度相當低。例如，一特定的指令快取 線中可能未包含任何分支’因此快取線中所有儲存目標位 址與其它分支預測資訊的空間就沒用到而浪費掉了。 [0020] Athlon整合式的BTAC的另_個缺點是，設計目 標間的衝突。也就是，關於指令快取記憶體的大小；除了 分支預測機'制之設計目標外，可能有其它不同的設計目標 會對此加以規定。以快取線而論，要求BTAC的大小要與 才曰令快取§己憶體相同’疋Athlon架構所固有的，但可能無 法理想地達到兩組設計目標。例如，可能選定了指令快取 記憶體的大小，以達成一特定的快取命中率（cache_hit ratio)。然而，情況可能是，用比較小的btac，就可能達 成所要的分支目標位址預測率（predictionrate)。 [0021] 再者，因為BTAC是整合在指令快取記憶體中， 獲得快取分支目標位址所需的資料存取時間必然相同於獲 得快取指令位元組。Athlon的例子中，指令快取記憶體相 §大’存取時間可能會相當長。較小的、非整合式btac 之資料存取時間可能比整合式的指令快取記憶體要 明顯減少。 [0022] 由於Pentium Π/m BTB並未整合在指令快取記憶 體中，Pentium ΙΙ/ΙΠ的方法不會遭遇前述Athlon整合式指令 快取記憶體/BTAC的問題。然而，由於在檢索pentium jyjjj BTB時，乃利用一已解碼指令的指令指標，而非指令快取 記憶體的提取位址，所以Pentium II/III的解決方案於進行分 支時可此無法像Athlon解決方案那樣早’因此可能也無法 ------------·#------ (請先閱讀背面之注意事項再填寫本頁) ^---------線·· 9 552503 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（j) 那樣有效地減少分支懲罰。Pentium II/III解決方案處理這個 問題的方式是，使用一先前指令或先前指令群的指令指 標，而非實際的分支指令指標，來檢索BTB，如前所述。 [0023] 然而，Pentium II/III方法的一個缺點是，使用先 前指令的指令指標而非實際的分支指令指標，會犧桂掉一 些分支預測'的準確度。準確度的降低，一部份是由於分支 指令在程式中可能經由多個指令路徑遭遇到。也就是，多 個先於分支指令之指令可能因相同的分支指令而快取於 BTB中。因此，為了這樣一個分支指令，必須消耗掉BTB 中多個項目（entry)，於是就減少了 BTB中可快取的分支 指令總數。所用的先於分支指令之指令數量愈多，可到達 分支指令的路徑也愈多。 [0024] 除此之外，由於使用一先前的指令指標造成可能 有多個路徑到達同一個分支指令，pentium π/m BTB中之方 向預測裝置可能需要更長的時間來「暖機」。Pentiumn/III BTB保持著分支經歷資訊，用以預測分支的方向。當一新 的分支指令被引入處理器且快取住，到達該分支指令的多 個路徑可能會使分支經歷在更新時，變得比只有單一路徑 到達該分支指令的情形還慢，造成預測較不準確。 [0025] 因此，我們所需要的是，一種能有效利用晶片固 有資源（chiprealestate)，又能在管線早期就提供準確分支 的分支預測裝置，以減少分支懲罰。 (三）發明簡要說明： [0026] 本發明提供一種分支預測方法及裝置，能有效利 — 10 度適財關家標準（CNS)A4規格咖x 29 )----— (請先閱讀背面之注意事項再填寫本頁) 裝

訂---------線I 552503 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（丨〇) ' 用晶片时資源，又能在錄早峨提鮮麵 減少分支懲罰。於是，為達到前述目的，本發明的一 徵是，提供-種管線化微處理器。該微處理器包括一指八 .快取記憶體，接收-位址匯流排（addressbus)上之一^ 位址。該微處理器亦包括一分支目標位址快取記憶體 CBTAC)，搞接至該位址匯流排，因應該提取位址而提供 〆複數個快取目標位址與位移量，該複數個快取目標位址鱼 位移量係關聯於複數個先前執行之分支指令。每一該複^ 個位移量在指令快取記憶體之一快取線内指定了㈣請分 支才曰令之一位置。微處理器亦包括分支控制邏輯，耦接至 BTAC，回應該提取位址與該複數個位移量而產生一選擇訊 號（selector signal)。該選擇訊號選取BTAC所提供該複數 個目標位址其中之一，作為位址匯流排上之一接續 (subsequent)提取位址。 [0027]另一方面，本發明的一項特徵是，提供一種裝置， 用於為複數個先前執行之分支指令其十之一選取一目標位 址，該複數個先前執行之分支指令係可能存在於一提取位 址所選取一指令快取記憶體之一快取線中，該提取位址則 在一位址匯流排上被送至該指令快取記憶體。該裝置包括 一分支目標位址快取記憶體（BTAC)，耦接至該位址匯流 排’回應該提取位址而提供快取於BTAC中之複數個目標 位址，並提供對應於每一該複數個先前執行分支指令之複 數個在該指令快取線内之位移量。該裝置亦包括控制邏 輯，耦接至BTAC，回應該提取位址與該複數個位移量而產 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ·裝--------訂---------線* (請先閱讀背面之注意事項再填寫本頁) 552503 A7 B7 五、發明說明（|| ) 生一選擇訊號。該選擇訊號選取該複數個目標位址其中之 一。該裝置亦包括位址選擇邏輯（a(J(Jress selecti〇n l〇gic )， 耗接至選擇訊號’回應該選擇訊號選取該複數個目標位址 其中之一，以作為指令快取記憶體之一接續提取位址。位 址選擇邏輯所做之該接續提取位址的選取，係不論有多少 分支指令存在於該提取位址所選取之指令缺取線中而進行 的。 經濟部智慧財產局員工消費合作社印製 [0028] 另一方面，本發明的一項特徵是，在一具有一指 令快取記憶體之微處理器中，提供一種用以選取分支目標 位址的裝置，一提取位址在一位址匯流排上被送至該指令 快取記憶體，以選取其中一指令快取線。該裝置包括一分 支目標位址快取記憶體（BTAC)，耦接至該位址匯流排， 回應該提取位址而提供快取於BTAC中之關於複數個先前 執行分支指令的資訊。該資訊包括關聯於該複數個先前執 行分支指令之複數個目標位址。該裝置亦包括控制邏輯， 耦接至BTAC，選取關聯於該複數個先前執行分支指令之一 的該複數個目標位址其中之一，作為位址匯流排上之一接 續提取位址。該接續提取位址為回應該資訊與提取位址而 選取。控制邏輯所選取之其中一該複數個目標位址乃預測 會被採行，且關於該提取位址是最先被看見的。控制邏輯 對目標位址所做的選取係不論是否有分支指令存在於該指 令快取線皆會進行。 [0029] 另一方面’本發明的一項特徵是，提供一種選取 提取位址的方法，以將提取位址送至指令快取記憶體，使 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 552503 A7 〜 '^ ------B7____ 五、發明說明（|欠） $處理器進行假想分支。該方法包含提供對應於複數個先 前執行分支指令之複數個目標位址與指令快取線位移量， 以回應送至指令快取記憶體之一第一提取位址。該方法亦 .包含依據該複數個位移量，確定該複數個先前執行分支指 7中何者疋位於該第一提取位址之後。該方法亦包含回應 該確定的動作，對於該複數個分支指令中位於第一提取位 址之後且最接近第一提取位址者，選取其對應之其中一該 複數個目標位址’以作為一第二提取位址送至指令快取記 憶體。 ° 、[0030]本發明的一項優點是，提供一種相當快速的方 式，以使用相當少量、快取於分支目標位址快取記憶體之 關於分支指令的資訊，為一既定的指令快取線選取多個快 取分支指令目標位址其中之一目標位址。 [0031]本發明之其它特徵與優點，在考察本說明書其餘 部分與圖示後，將可更加明白。 (四）發明圖示說明： 圖一係為Pentium Mil處理器先前技術之相關部分方 塊圖。 圖二係為Athlon處理器先前技術之相關部分方塊圖。 圖三係依本發明繪示之管線化微處理器之方塊圖。 圖四係依本發明繪示圖三處理器之假想分支預測裝置。 圖五係圖四之指令快取記憶體之方塊圖。 圖六係依本發明繪示圖四分支目標位址快取記憶體 13 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） ------------裝—----訂---------線4IF (請先閱讀背面之注意事項再填寫本頁} 552503 A7 B7 五、發明說明（I } 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 (BTAC)之方塊圖。 圖七係依本發明繪示圖四BTAC之圖六項目之格式的 方塊圖。 係依本發明繪示之圖四假想分支預測裝置之運作 的流程圖。 * 係依本發明繪示之圖四假想分支預測裝置使用圖 八步驟之一運作範例之方塊圖。 係依本發明繪示之圖四假想分支預測裝置偵測與 更正錯誤的假想分支預測之運作流程圖。 圖十一係依本發明列舉之程式碼片段及一表格，為說明 圖十假想分支預測錯誤之偵測與更正之一範例。 •係依本發明繪示之圖四分支預測裝置包含一混 合假想分支方向預測裝置（hybrid speculative branch direction predictor)之另一具體實施例的方 塊圖。 _係為圖四之雙呼叫/返回堆疊（dual caU/retUm stacks)之運作流程圖。 十四係為圖四之分支綱裝置獅性地以非假 想分支預測來覆蓋（override)假想分支預測，藉 以改進本發明之分支預測準確度之運作流程圖。 圖十五係依本發明繪示之用以進行圖四BTAC中目標 位址置換工作之裝置的方塊圖。 圖十六係、依本發明繪示圖十五裝置之一運作方法的流 程圖。 圖八 圖九 圖十 圖十 圖十 圖 (請先閱讀背面之注咅？事項再填寫本頁) 一裝--------訂---------線 «· 552503

經濟部智慧財產局員工消費合作社印製 圖十七係依本發明之另一具體實施例繪示圖十五裝复 之一運作方式的流程圖。 圖十八係依本發明之另一具體實施例繪示之用以進行 圖四BTAC中目標位址置換動作之裝置方塊圖。 圖十九係依本發明之另一具體實施例繪示之用以進行 圖妇BTAC中目標位址置換動作之裝置方塊圖。 圖號說明： 100 PentiumII/ΙΠ 處理器 102 指令快取記憶體 104 前解碼分支預測資訊 108 指令資料 112 下個循序提取位址 114 控制邏輯 116 多工器 118 遞增裝置 122 提取位址 132 指令解碼邏輯 134 分支目標緩衝器 136 分支目標位址 138 指令指標 200 Athlon處理器 202 指令快取記憶體 206 快取分支目標位址 300 管線化微處理器 302 I-階段 304 B·階段 306 U_階段 308 V-階段 312 階段 314 X-階段 316 R-階段 318 A-階段 322 0_階段 324 G-階段 326 E-階段 328 S-階段 332 λν-階段 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） ---------------------^---------1 f請先閱讀背面之注意事項再填寫本頁) _ « 552503 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明〇/ ) 342指令缓衝器 346 X-階段指令佇列 353假想返回位址 354非假想分支目標位址 355 非假想返回位址 400假想分支預測裝置 402假想分支目標位址快取記憶體（BTAC) 404控制邏輯 406假想呼叫/返回堆疊 408預測檢查邏輯 412非假想分支方向預測裝置 414非假想呼叫/返回堆疊 416非假想目標位址計算器 418 比較器 424儲存多工化/暫存器 428 比較器 434加法器 436指令格式化與解碼邏輯 438假想分支（SB)位元 442 更新訊號 444非假想分支方向預測 446 BEG位元 446A A項目之BEG位元 448 LEN位元 454假想分支資訊（SBI) 344 F-階段指令佇列 352假想分支目標位址 356解析目標位址1 16 (請先閱讀背面之注意事項再填寫本頁) 422 多工器 426遞增裝置 432指令快取記憶體 446BB項目之BEG位元 452命中訊號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） 552503

五、發明說明（斤） 456 ERR訊號 466下個循序指令指標（nsip) 468現行指令指標（CIp) 472控制訊號 4了4比較器418之輪出 478控制訊號 482控制訊號 484訊號 486 FULL 訊號 488 返回位址 491假想返回位址 493指令位元組 495提取位址 497比較器 498儲存多工化/暫存器424之輸出 499下個循序提取位址 502轉換參照缓衝器（TLb) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 476比較器428之輪出 481解析分支方向（dir、 483控制訊號 485比較器489的輪出 487比較器497的輸出 489 比較器 492指令解碼資訊 494指令位元組快取線 496指令位元組 506 資料陣列 512實體分頁號碼 518命中訊號 602A項目602之A邊 604比較器 608 A/B選擇多工器 614標記陣列 618控制訊號 (請先閲讀背面之注意事項再填寫本頁) 504標記陣列 508比較器 514實體標記 602 BTAC402 之項目 602B項目602之B邊 606路選擇多工器 612資料陣列 616標記 17 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 552503

(請先閱讀背面之注意事項再填寫本頁) I较--------訂---------線； 552503 A7

15(H A/BLRU 位元 1512更新IP 1516 §貝/寫控制訊號 1502 LastWritten 暫存器 1506多工器 1514訊號 1602〜1646 A/B項目置換方法的步驟 1716〜1726另一實施例中A/B項目置換方法的衍生步驟 1812額外的陣列 1902 含 LastWritten 值與 LastWrittenPrev 值之暫存器 1928訊號 (五）發明詳細說明： [0051]現請參閱圖三，其繪示本發明之一管線化微處理 器300之方塊圖。處理器管線300包含階段3〇2至階段3幻。 [〇〇52]第一階段是I-階段302，或稱指令提取階段 (instruction fetch stage)。在 1_階段 302，處理器 3〇〇 提供 提取位址至一指令快取記憶體432 (見圖四），以提取指令 供處理器300執行。指令快取記憶體432在關於圖四的部 分時會更加詳細地說明。在一具體實施例中，此指令快取 記憶體432是一雙週期（two_cycle)快取記憶體。B-階段 304是指令快取記憶體432的存取之第二階段。指令快取記 憶體432提供其資料至U_階段306，在此階段資料被閃鎖 住（latched)。1>階段306提供指令快取記憶體的資料至 V-階段308。 [0053]在本發明中，處理器300還包含一 KTAC 402(見 圖四），在其餘圖示的部分會詳細說明。BTAC 402並未| 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝--------訂---------線· (請先閱讀背面之注意事項再填寫本頁，> 經濟部智慧財產局員工消費合作社印製 552503 A7 B7 五 經濟部智慧財產局員工消費合作社印製 、發明說明（q) 合在指令快取記憶體432。然而，在I-階段302，BTAC 402 是與指令快取記憶體432藉使用指令快取記憶體432之提 取位址495來平行地(in parallel)存取的（見圖四），從而致 能相當快速的分支以減少分支懲罰。BTAC 402提供一假想 分支目標位址352，而該位址則被提供至μ階段3〇2 β處理 器300選擇性地選取目標位址352作為指令快取記憶體432 提取位址，以達成分支至假想目標位址352，這在其餘圖示 的部分會詳加說明。 [0054] 有利地’從圖三可以看出，在υ_階段306，由 BTAC 402所提供之分支目標位址352能使處理器300在管 線300之相當早期就進行分支，如此僅產生一雙週期的指 令泡沫（instructionbubble)。亦即，若處理器300分支至 假想目標位址352，只有兩個階段的指令必須被清除。換言 之，在兩個週期内，典型的情況下，於U-階段306就可得 知分支的目標指令，亦即，如果這些目標指令存在於指令 快取記憶體432中。 [0055] 有利地，在多數情況下，雙週期的指令泡沫夠 小，可以由一指令緩衝器342、F-階段指令佇列344及/或 X-階段指令佇列346來加以吸收，此將說明於後。因此， 在許多情形下，假想BTAC 402使處理器300能達到零懲罰 的分支。 [0056] 處理器300更包含一假想呼叫/返回堆疊406 (見 圖四），在關於圖四、圖八與圖十三的部分有詳細說明。 假想呼叫/返回堆疊406與假想BTAC 402協同運作，以產 (請先閱讀背面之注意事項再填寫本頁) · -·線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 552503 ------------___ 五、發明說明（W) 生一假想返回位址353，亦即，提供至〗—階段3〇2之返回指 令的目標位址。處理器300選擇性地選取假想返回位址353 作為指令快取記憶體432提取位址，以達成分支至假想返 回位址353 ’就如關於圖八部分所詳細說明的。 [0057] 在V-階段308，指令被寫入指令缓衝器342。指 令緩衝器342暫存指令以提供至F-階段312。V-階段308 亦包含解碼邏輯，以提供關於指令位元組之資訊給指令緩 衝器342 ’像是x86前置（prefix)與mod R/M資訊，以及 才曰令位元組疋否為分支運算碼值（branch0pC0(jevaiue)。 [0058] F-階段312，或稱指令格式化階段（instructi〇n format stage) 312，包含指令格式化與解碼邏輯436 (見圖 四）以格式化指令。較佳者，處理器3〇〇是一 χ86處理器， 其指令集（instruction set)可容許不同長度的指令。指令格 式化邏輯436從指令緩衝器342接收指令位元組流 (stream)，並將該指令位元組流解析成分離的位元組群， 每個群構成一 x86指令，尤其還提供每個指令的長度。 [0059] F_階段312也包含分支指令目標位址計算邏輯 (branch instruction target address calculation logic) 416，依 據一指令解碼產生一非假想分支目標位址354，而不是假想 地依據指令快取記憶體432提取位址來產生，如在階段 302 BTAC 402所作的。F-階段312亦包含一啤叫/返回堆疊 414 (見圖四）’依據一指令解碼產生一非假想返回位址 355，而不是假想地依據指令快取記憶體432提取位址來產 生，如在I-階段302 BTAC 402所作的。F-階段312非假想 21 (請先閱讀背面之注意事項再填寫本頁) 訂！ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 552503 A7 五、發明說明（y| 位址354與355被送至I-階段302。處理器300選擇性地選 取F-階段312非假想位址354或355作為指令快取記憶體 432提取位址，以達成分支至位址354或355兩者之一，就 如下文所詳細說明的。 [0060] F-階段指令佇列344接收格式化的指令。格式化 指令由F-階段指令佇列344送至X-階段314中一指令轉譯 器（instruction translator )。 [0061] X-階段314，或稱轉譯階段314，指令轉譯器將 x86 巨指令（macroinstruction )轉譯成微指令 (microinstruction)，讓其餘的管線階段可加以執行。階 段314將轉譯過的微指令送至X-階段指令仔列346。 [0062] Χ-階段指令佇列346將轉譯過的微指令送至R-階段316，或稱暫存器階段316。R-階段316包含使用者可 見（user-visible)之x86暫存器集合，以及非使用者可見之 暫存器。微指令之指令運算元（operand)存於階段316 暫存器，供管線300之後續階段執行微指令。 [0063] A-階段 318，或稱位址階段（address stage) 318， 包含位址產生邏輯（address generation logic)，從R-階段 316接收運真元與微指令，並產生微指令所需之位址，像是 用以載入/儲存的記憶體位址。 [0064] D_階段 322，或稱資料階段（(jatastage) 322，包 含存取資料的邏輯，該資料由A-階段318產生之位址所指 定。特別是，D-階段322包括一資料快取記憶體，用來快 取處理器300内從系統記憶體而來之資料。在一具體實施 22 本紙張尺度過用τ國國豕標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) · -線· 經濟部智慧財產局員工消費合作社印製 552503 A7

經濟部智慧財產局員工消費合作社印製 五、發明說明（v>) 例中’負料快取§己|思體疋雙週期快取記憶體。階段324 是資料快取記憶體存取的第二階段，而在E_階段326，可取 得資料快取記憶體之資料。 [0065] E-階段 326，或稱執行階段（executi〇n stage)326， 包含執行邏輯（execution logic)，像是算數邏輯單元 (arithmetic'logic unit)，依據先前階段提供之資料及運算 元執行微指令。特別是，E-階段326會產生BTAC 402指出 一返回指令可能存在於由提取位址495指定之指令快取記 憶體432快取線中所有分支指令之解析（res〇ive(j)目標位 址356。亦即’ E-階段326目標位址356被認為是所有分支 指令之正確目標位址，所有預測的目標位址必須與其吻 合。此外，E-階段326產生一所有分支指令之解析方向（DIR) 481 (見圖四）。 [0066] S-階段 328，或稱儲存階段（store stage) 328，從 E-階段326接收微指令的執行結果，將其儲存至記憶體。此 外’還將E-階段326所計算之分支指令的目標位址356在 1_階段302時從S-階段328送至指令快取記憶體432。再者， 1_階段302之BTAC 402藉由從S_階段328而來之分支指令 之解析目標位址來予以更新。此外，在BTAC 402之其它假 想分支資訊（speculative branch information，簡稱 SBI) 454 (見圖四）亦從S-階段328來更新。假想分支資訊454包 含分支指令長度，在一指令快取記憶體432快取線内的位 置，分支指令是否涵蓋多條指令快取記憶體432快取線， 分支是否為一呼叫或返回指令，以及用來預測分支指令之 23 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） ------------·裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 552503 ^___I_^_ 經濟部智慧財產局員工消費合作社印製 A7 B7 、發明說明（vp 方向的資訊，如關於圖七的部分所描述的。 [0067JW-階^又 332 ’ 或稱回寫階段（^Yj^e—back stage )， 將S-階段328處理之結果回寫入R_階段316暫存器，藉以 更新處理器300的狀態。 [0068] 指令緩衝器342、F-階段指令佇列344以及X-階 段指令彳宁列346除了別的功能外，還能將分支對於處理器 300每個指令值之時脈所造成的衝擊減至最小。 [0069] 現請參閱圖四，其繪示依本發明圖三處理器3〇〇 之一假想分支預測裝置400。處理器300包含指令快取記憶 體432，以快取來自系統記憶體之指令位元組496。指令快 取記憶體432由提取位址匯流排上之提取位址495來定 址，對指令快取記憶體432内一快取線作檢索。較佳者， 提取位址495包含一 32位元之虛擬位址。亦即，提取位址 495並非指令的實體記憶體位址（phySicai mem〇ry address)。在一具體實施例中，虛擬提取位址495是一 χ86 線性（linear)指令指標。在一具體實施例中，指令快取記 憶體432具有32個位元組的寬度；因此，只用到提取位址 495的前27個位元來檢索指令快取記憶體432。一選定之 指令位元組快取線494則由指令快取記憶體432輸出。指 令快取記憶體432在接下來圖五部分會更詳細地說明。 [0070]現請參照圖五，其繪示圖四指令快取記憶體432 之一具體實施例的方塊圖。指令快取記憶體432包含用來 將圖四之虛擬提取位址495轉譯成實體位址之邏輯（圖上 未顯示）。指令快取記憶體包含一轉換參照缓衝器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

552503 A7 經濟部智慧財產局員工消費合作社印製 B7_ 五、發明說明Of ) (translation lookaside buffer，簡稱 TLB) 502，以快取先前 轉譯邏輯從虛擬提取位址495轉譯之實體位址。在一具體 實施例中，TLB 502接收虛擬提取位址495之位元[31:12]， 當虛擬提取位址495命中TLB 502時，則輸出一對應之20 位元的實體分頁號碼（physical page number) 512。 * [0071] 指令快取記憶體432包含一快取指令位元組之資 料陣列506。資料陣列506配置成複數條快取線，以虛擬提 取位址495的一部份來作索引。在一具體實施例中，資料 陣列506儲存了 64KB的指令位元組，其以32個位元組之 快取線來配置。在一具體實施例中，指令快取記憶體432 是一四路集合關聯快取記憶體（4-way set associative cache)。因此，資料陣列506包含512條指令位元組線， 以提取位址495的位元[13:5]來作索引。 [0072] 虛擬提取位址495所選取之指令位元組線494， 由指令快取記憶體432輸出至指令緩衝器342，如圖四所 示。在一具體實施例中，一次將選定之指令位元組線的一 半送至指令緩衝器342，亦即，分成兩週期，每週期送μ 個位元組。在本說明書中，快取線或指令位元線可用以指 稱由提取位址495於指令快取記憶體432内所選定之一快 取線的部分，像是半快取線（half-cacheline)或其它再細分 的部分。 [0073] 指令快取記憶體432亦包含一快取標記之標記陣 列（tagarray) 504。標記陣列504，如同資料陣列506，皆 由虛擬提取位址495之相同位元來作索引。實體位址之位 (請先閱讀背面之注意事項再填寫本頁) 4 . •線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 552503 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（v<) 元快取於標記陣列504，作為實體標記。由提取位址495位 元選疋之實體標§己514則送至標記陣列504的輸出端。 [0074] 指令快取記憶體432亦包含一比較器508，將實 體標記514與TLB 502所提供之實體分頁號碼512作比較， 以產生一命中訊號（hit signal) 518，指明虛擬提取位址495 是否命中指令快取記憶體432。命中訊號518真正指出了是 否有快取現行的工作指令（task instruction)，因為指令快 取記憶體432將虛擬提取位址495轉換為一實體位址，並 用此實體位址來測定是否有命中。 [0075] 前述指令快取記憶體432的運作與BTAC 4〇2的 運作成對比，後者僅依虛擬位址，亦即提取位址495，來測 定是否命中，而非依據實體位址。此種運作上不同所造成 的結果是，虛擬別名化（virtual aliasing)可能會發生，以致 於BTAC 402產生錯誤的目標位址352，如下所述。 [0076] 請再參閱圖四，圖三之指令緩衝器342從指令快 取記憶體432接收快取線之指令位元組494並予以緩衝， 直至其被格式化與轉譯為止。如前文關於圖三之V_階段308 所述}曰々緩衝器342也儲存了其它分支預測的相關資訊， 像是x86前置與m〇dR/M資訊，以及指令位元組是否為分 支運算碼值。 [0077] 此外’指令緩衝器342為其内所存之每個指令位 元組儲存了一假想分支（Speculatively branched，簡稱SB) 位元。如果處理器300假想地分支至BTAC 4〇2所提供之假 想目標位址352或假想返回位址353，其由假想呼叫/返 (請先閱讀背面之注意事項再填寫本頁) 4 訂· -線 26 552503 經濟部智慧財產局員工消費合作社印製 A7 — _____B7__ 五、發明說明（yi ) 堆疊406依據快取於BTAC 402中之SBI454所提供，則設 定SBI 454所指出之指令位元組的SB位元438。也就是， 如果處理器300進行假想分支是基於如下假設：在指令快 取3己憶體432提供之指令位元組線494中有一分支指令存 在，而其SBI454快取於BTAC 402中，則設定存於指令緩 衝器342之指令位元組494其中之一的SB位元438。在一 具體實施例中，則是針對SBI454所指出假定的分支指令之 運算碼位元組，設定其SB位元438。 [0078] 指令解碼邏輯436從指令緩衝器342接收指令位 元組493 (包含分支指令位元組）以將其解碼，產生指令解 碼資訊492。指令解碼資訊492用來進行分支指令預測，以 及偵測與更正錯誤的假想分支。指令解碼邏輯436提供指 令解碼資訊492至管線300之後段。此外，指令解碼邏輯 436在解碼現行指令時，會產生下個循序指令指標（NSIP) 466 以及現行指令指標（current instruction pointer，CIP) 468。此外，指令解碼邏輯436提供指令解碼資訊492至非 假想目標位址計算器（non-speculative target address calculator) 416、非假想呼叫/返回堆疊414以及非假想分支 方向預測裝置（non-speculative branch direction predictor) 412。較佳者’非假想呼叫/返回堆疊4丨4、非假想分支方向 預測裝置412以及非假想目標位址計算器416屬於管線300 的F-階段312。 [0079] 非假想分支方向預測裝置412產生一分支指令方 向之非假想預測444，亦即是否要進行分支，以回應從指令 27 張尺度適用中國國家標準（CNS)A4 ^格（210 X 297公爱 1--- ------------裝--------訂------ (請先閱讀背面之注音？事項再填寫本頁) 線 0 552503 A7 五、發明說明（W) 解碼邏輯436接收之指令解碼資訊492。較佳者，非假想分 支方向預測裝置412包含一個或更多分支經歷表，以儲存 已執行之刀支4曰々之解析方向的歷程。較佳者，分支經歷 表連同由指令解碼邏輯436提供之分支指令本身的解碼資 訊，用於預測條件分支指令的方向。非假想分支方向預測 裝置412的一個示範實施例詳述於美國專利申請序號 09/434,984 HYBRID^ BRANCH PREDICTOR wtth MPROVED SELECT1TABLE UPDATE MFrwAMTSM，曰 有一共同申請人，藉參考此案可併入本發明。較佳者，最 後解析出分支指令方向的邏輯屬於管線3〇〇的^階段326。 [0080] 非假想呼叫/返回堆疊414產生圖三之非假想返 回位址355 ’以回應從指令解碼邏輯436接收之指令解碼資 訊492。除了別的以外，指令解碼資訊492還指明現行解碼 的指令是否為呼叫指令、返回指令或兩者皆否。 [0081] 此外，如果正由指令解碼邏輯视解碼之指令為 一呼叫指令，指令解碼資訊492還會包含一返回位址488。 較佳者，返回位址488包含現行解瑪之哞叫指令之指令指 標加上呼叫指令的長度所得之值。當指令解碼資訊492顯 示現行解碼之指令為一呼叫指令時，返回位址488會被推 入非假想呼叫/返回堆疊414，如此在指令解碼邏輯430進 行後續返回指令的解碼時，返回位址488就能做為非假想 返回位址355。

[0082] 非假想呼叫/返回堆疊414的一個示範實施例詳 述於美國專利申請序號〇9/271，591 METHOD AND (請先閱讀背面之注意事項再填寫本頁) «裝 訂： 經濟部智慧財產局員工消費合作社印製 28 552503 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 A7 五、發明說明（>1) APPARATUS FOR CORRECTING AN INTERNAL CALL/RETURN STACK IN A MICROPRQCRSSOR THAT SPECULATIVELY EXECUTES CALL AND RETURN instructions，具有一共同申請人，藉參考此案可併入

本發明。 I

[0083]非假想目標位址計算器416產生圖三之非假想目 標位址354 ’以回應從指令解碼邏輯436接收之指令解碼資 訊492。較佳者，非假想目標位址計算器416包括一算數邏 輯單元，以計算程式計數器相關（PC-relative，下文稱Pc 相關）類型或直接類型（direct type)分支指令之分支目標 位址。較佳者，算數邏輯單元將分支指令的長度與一指令 指標加到内含於分支指令之一帶正負號之位移量（signed offset) ’來計算pc相關類型分支指令的目標位址。較佳者， 非假想目標位址計算器416包含一相當小的分支目標緩衝 器（BTB)，以快取間接類型（indirecttype)分支指令的分 支目標位址。非假想目標位址計算器416的一個示範實施 例詳述於美國專利申請序號09/438,907 APPARATUS Fnp PERFORMING BRANCH TARGET Anm?pss CALCULATION BASED ON BRANCH TYPE，具有一共同 申請人，藉參考此案可併入本發明。 [〇〇84]分支預測裝置400包含假想分支目標位址快取記 憶體（BTAC) 402。BTAC 402藉提取位址匯流排上之提取 位址495進行定址，檢索BTAC 402内一快取線。BTAC 4〇2 並未整合在指令快取記憶體432，而是分離且不同於指令快 29 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复 ------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) « 552503

發明說明（v^ ) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 取記憶體432，如圖所示。也就是，BTAC 402與指令快取 記憶體432在實體上與概念上皆有所區別。BTAC 402與指 令快取記憶體432實體上的區別，在於兩者在處理器3〇〇 内處於不同的空間位置。BTAC 4〇2與指令快取記憶體432 概念上的區別，在於兩者具有不同的大小，亦即在一具體 實施例中，它們包含不同數量的快取線。BTAC 4〇2與指令 快取記憶體432概念上的區別，也在於指令快取記憶體432 將提取位址495轉換成實體位址，以決定指令位元組線的 命中與否；BTAC 402卻以虛擬提取位址495作為一虛擬位 址來作索引，而沒有將其轉換為實體位址。 [0085] 較佳者，BTAC 402屬於管線300的I-階段302。 BTAC 402快取了先前執行分支指令之目標位址。當處理器 3〇〇執行一分支指令時，該分支指令之解析目標位址藉由更 新訊號442快取於BTAC 402。該分支指令之指令指標1512 (見圖十五）用來更新BTAC402，如下文關於圖十五部分 所描述的。 [0086] 為了產生圖三之快取分支目標位址352，BTAC 402連同指令快取記憶體432皆由指令快取記憶體432之提 取位址495平行地(in parallel)檢索。BTAC 402回應提取位 址495而提供假想分支目標位址352。較佳者，提取位址 495的32個位元全都用來從BTAC 402選取假想目標位址 352 ’如下文將更詳細敘述的，主要是關於圖六到圖九的部 分。假想分支目標位址352被送至包含一多工器422之位 址選擇邏輯422。 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------ml裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁} « 552503

發明說明（ [0087] 多工器422從複數個位址（包括btaC 402目標 位址352)中選取提取位址495,下文將會予以討論。多工 器422輸出提取位址495至指令快取記憶體432與BTAC 402。若多工器422選取了 BTAC 402目標位址352，接著 處理器300便會分支到BTAC 402目標位址352。也就是， 處理器300將開始從指令快取記憶體432提取位於BTAC 402目標位址352的指令。 [0088] 在一具體實施例中，BTAC 402比指令快取記憶 體432還小。特別是，BTAC 402快取目標位址所用的快取 線數置比指令快取記憶體432所含的還少。BTAC 402未整 合在指令快取記憶體432的結果是（雖然使用指令快取記 憶體432之提取位址495作為索引），若處理器3〇〇分支 至BTAC 402所產生之目標位址352，它是以假想方式進行 的。此分支是假想的，乃因根本無法確定在所選定之指令 快取記憶體432快取線中，是否有一分支指令存在，更別 說是目標位址352因之而被快取的分支指令了。命申btac 402僅表示一分支指令先前存在於提取位址495所選取之指 令快取記憶體432快取線中。之所以無法確定一分支指令 是否存在於所選取之快取線中，至少有兩個理由。 [0089] 無法確定一分支指令是否在提取位址奶5所檢索 之指令快取記憶體432快取線中，其第一個理由是提取位 址495是一虛擬位址；因此，虛擬別名化可能會發生。也 就是，兩個不同的實體位址可能對應到相同的虛擬提取位 址495。一給定之提取位址495，其為虛擬的，可能轉譯成 31 ^"張尺度適用中國@家標準（CNS)A4規格（210 X 297公£ (請先閱讀背面之注意事項再填寫本頁)

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經濟部智慧財產局員工消費合作社印製 五、發明說明（y) 兩個不同的實體位址，這兩個位址關聯於一多工 (multitasking)處理器（像是處理器300)的兩個不同行程 或工作。指令快取記憶體432利用圖五之轉換參照緩衝器 502執行虛擬到實體的轉譯工作，以提供準確的指令資料。 然而’ BTAC 402依據虛擬提取位址495執行其查詢主作， 而沒有執行虚擬到實體位址的轉譯工作。藉BTAC 402避免 虛擬到實體位址的轉譯工作是有利的，因為比起有執行虛 擬到實體位址轉譯工作的情形，它使假想分支能更快速地 執行。 [0090] 執行工作轉換之作業系統，提供了虛擬別名化情 形可能會發生的一個例子。在工作轉換之後，處理器3〇〇 會從指令快取記憶體432提取位於關聯新行程之虛擬提取 位址495的指令，該關聯新行程之虛擬提取位址奶5等同 於關聯舊行程之虛擬提取位址495 ’而舊行程則包含一分支 才曰令’其目標位址快取於BTAC 402。指令快取記憶體432 會依據從虛擬提取位址495轉譯之實體位址來產生新行程 的才曰令，如上文關於圖五部分所描述的；然而，Btac 402 會只用虛擬提取位址495以產生舊行程的目標位址352，因 而造成一錯誤的分支。有利的是，錯誤的假想分支只會在 新行程的指令第一次執行時發生，此因在發現錯誤後， BTAC 402目標位址352將變為無效，如下文關於圖十部分 說明的。 [0091] 因此，分支到BTAC 402目標位址352是假想的， 乃因在有些情況下’由於分支指令並不存在於指令快取記 32 $紙張尺度適用中國國家標準（CNS)A^規格（210 X 297公爱）~----- ------------裝--------訂---------線 (請先閱讀背面之注音心事項再填寫本頁) « 552503 經濟部智慧財產局員工消費合作社印製 A7 --------- — B7 五、發明說明Qv) 憶體432之提取位址495(例如，因為虛擬別名化的關係）， 處理器300將分支至BTAC 402所產生之不正確的目標位址 352。相反地，從這方面來看前述圖二之Athlon整合式 BTAC/#曰令快取㊂己憶體202以及圖一之Pentium II/III分支目 標緩衝器134，就是非假想性的。尤其，Athl〇n的方法因為 在分支指令位元組108旁並列儲存了圖二的目標位址2〇6 而假設虛擬別名化並未發生，所以是非假想性的。也就是， Athlon BTAC 202的查詢工作是基於實體位址來執行的。 Pentium II/III的方法，則因分支目標緩衝器134只在從指令 快取記憶體102提取分支指令以及指令解碼邏輯132確定 有一分支指令存在後，才產生一分支目標位址136。 [0092] 此外，非假想目標位址計算器416、非假想呼叫/ 返回堆疊414以及非假想分支方向預測裝置412也是非假 想性的，此因它們只在從指令快取記憶體432提取分支指 令以及由指令解碼邏輯436解碼後，才產生分支預測，如 下文將要說明的。 [0093] 應該了解到，雖然非假想分支方向預測裝置412 所產生之方向預測444是「非假想性的」，亦即是在一分 支指令已由指令解碼邏輯436解碼並確定該分支指令存在 於現行指令流的情況下產生，非假想方向預測444仍是一 「預測」。也就是，如果分支指令是條件分支指令，像是 x86 JCC指令，則在分支指令之任何既定的執行中，分支可 能會進行，也可能不會。 [0094] 相類似地，非假想目標位址計算器416所產生之 33 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） ------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) « 552503

發明說明（彳 目寺示位址354以及非假想呼·叫/返回堆疊414所產生之返回 位址355也是非假想性的，因為這些位址是在確定有一分 (請先閱讀背面之注意事項再填寫本頁) 支指令存在於現行指令流的情況下而產生；儘管如此，它 們仍然疋預測。例如，以透過記憶體進行之間接跳躍 而s ’自前次執行間接跳躍以來，記憶體内容可能已有改 變。如此，目標位址可能隨之改變。因此，在本說明書中， 就分支方向而言，「非假想的」不能與「無條件的」相混 淆，就目標位址而言，「非假想的」則不能與「確定的」 (certain)相混淆。 [0095] 無法確定一分支指令是否在提取位址495所檢索 之指令快取記憶體432快取線中，其第二個理由是自我修 改碼（selfmodifyingcode)的存在。自我修改碼可能會改變 才曰々快取5己憶體432的内容，但這改變並不會反映在btac 402中。因此，一先前包含分支指令之指令快取記憶體432 線- 快取線可能命中了 BTAC 402，但此分支指令已被修改或置 換為不同的指令。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 [0096] 分支預測裝置400亦包含假想哞叫/返回堆疊 406。假想呼叫/返回堆疊406儲存返回指令之假想目標位 址。假想呼叫/返回堆疊406因應控制邏輯404產生之控制 訊號483，產生圖三之假想返回位址353。假想返回位址353 被送至多工器422之一輸入。當多工器422選取了假想呼 叫/返回堆疊406所產生之假想返回位址353，處理器300 便分支至假想返回位址353。 [0097] 當BTAC 402指出一返回指令可能存在於由提取

552503 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 A7 B7 五、發明說明（If) 位址495指定之指令快取記憶體432快取線中時，控制邏 輯404會產生控制訊號483,以控制假想呼叫/返回堆疊406 來提供假想返回位址353。較佳者，當所選取之BTAC 402 項目602的VALID 702與RET 706位元（見圖七）被設定， 且BTAC 402命中訊號452顯示已命中BTAC 402標記陣列 614時，則BTAC 402指出一返回指令可能存在於由提取位 址495指定之指令快取記憶體432快取線中。 [0098] BTAC 402回應提取位址495而產生命中訊號452 以及假想分支資訊（SBI) 454。命中訊號452顯示提取位 址495命中了 BTAC 402之一快取標記，此於下文關於圖六 的部分說明。SBI454也會在下文關於圖六部分作更詳盡的 說明。 [0099] SBI 454包含一 BEG 446訊號（指令快取記憶體 432 —快取線内之分支指令起始位元組位移量（beginning byte offset))與一 LEN 448 訊號（分支指令長度）。BEG 446 之值、LEN 448之值與提取位址495由加法器434予以加 總，而產生返回位址491。返回位址491由加法器434輸出 至假想呼叫/返回堆疊406，如此返回位址491就能被推入 假想呼叫/返回堆疊406。控制邏輯404藉由訊號483與 BTAC 402協同運作’將返回位址491推入假想呼叫/返回堆 疊406。只有在所選定的BTAC 402項目602之VALID 702 與CALL 704位元（見圖七）被設定且命中訊號452顯示已 命中BTAC 402之標記陣列614(見圖六）時，返回位址491 才會被推入堆疊。假想呼叫/返回堆疊406的運作方式在後 ------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁} 35 552503 五 經濟部智慧財產局員工消費合作社印製 A7 B7 發明說明（X) 文關於圖八與圖十三部分會更詳細地說明。 [0100] 分支預測裝置400也包含控制邏輯404。控制邏 輯404藉控制訊號478控制多工器422，以選取複數個位址 輸入之一’作為提取位址495。控制邏輯404也藉訊號482 設定指令緩衝器342中之SB位元438。 [0101] 控制邏輯404接收命中訊號452、SBI454、來自 非假想分支方向預測裝置412之非假想分支方向預測444 以及來自指令緩衝器342之FULL訊號486。 [0102] 分支預測裝置400亦包含預測檢查邏輯408。預 測檢查邏輯408產生一 ERR訊號456，其被送至控制邏輯 404，以指出已依據一 BTAC 402之命中而執行一錯誤的假 想分支’如後文關於圖十部分所描述的。預測檢查邏輯408 透過訊號484從指令缓衝器342接收SB位元438，訊號484 亦被送至控制邏輯404。預測檢查邏輯408也從BTAC 402 接收SBI454。預測檢查邏輯408也從指令解碼邏輯436接 收指令解碼資訊492。預測檢查邏輯408也接收圖三E-階段 326所產生之解析分支方向DIR481。 [0103] 預測檢查邏輯408也接收比較器489的輸出 485。比較器489將BTAC 402產生之假想目標位址352與 圖三E-階段產生之解析目標位址356作比較。BTAC 402產 生之假想目標位址352被存於暫存器，並順著指令管線3qq 而下至比較器489。 [0104] 預測檢查邏輯408也接收比較器497的輸出 487。比較器497將假想呼叫/返回堆疊406產生之假想返回 36 552503 A7 B7 經濟部智慧財產局員工消費合作社印製

、發明說明（V) 位址353與解析目標位址356作比較。假想返回位址353 被存於暫存器，並順著指令管線300而下至比較器497。 [0105] BTAC 402之假想目標位址352被存於暫存器， 並順著指令管線300而下，由比較器428將其與非假想目 標位址計算器416之目標位址354作比較。比較器428之 輸出476被送至控制邏輯404。相類似地，假想呼叫/返回 堆疊406差生之假想返回位址353也被存於暫存器，並順 著指令管線300而下，由比較器418將其與非假想返回位 址355作比較。比較器418之輸出474亦被送至控制邏輯 404。 [0106] 分支預測裝置400亦包含一儲存多工化/暫存器 (save multiplexed/register，以下簡稱 save mux/reg )424。savemux/reg 424由控制邏輯404所產生之控制訊號472來控 制。save mux/reg 424之輸出498作為多工器422的一個輸 入。save mux/reg 424接收自己的輸出498以及BTAC 402 之假想目標位址352作為輸入。 [0107] 多工器422亦接收S-階段328之分支位址356作 為其輸入。多工器422也接收提取位址495本身作為輸入。 多工器422亦接收由遞增裝置426產生之下個循序提取位 址499，遞增裝置426接收提取位址495，並遞增其值至指 令快取記憶體432之下條循序快取線。 [0108] 現凊參照圖六’其為依本發明繪示之圖四btac 402之方塊圖。在圖六所示之具體實施例中，BTAc 402包 含一四路集合關聯快取記憶體。BTAC 402包括一資料陣列 37 (請先閱讀背面之注意事項再填寫本頁) 裝------ 111111

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 552503 A7 r—-----___ B7 五、發明說明（w) 612與一標記陣列614。資料陣列612包含一儲存元件的陣 列’以儲存快取分支目標位址與假想分支資訊的項目。標 記陣列614包含一儲存元件的陣列，以儲存位址標記。 [0109] 資料陣列612與標記陣列614各自皆配置成四 路’圖示為路〇、路卜路2以及路3。較佳者，資料陣列 612之每一綠儲存兩個快取分支目標位址與假想分支資訊 的項目，稱為A與B。由此，每次讀取資料陣列612時， 就會產生八個項目602。此八個項目602被送至一八對二路 選擇多工器（way select mux ) 606。 [0110] 資料陣列612與標記陣列614皆由圖四指令快取 記憶體432之提取位址495來作索引。提取位址495之較 低有效位元（significantbit)選定了陣列612與614内各一 條快取線。在一具體實施例中，每個陣列包含了 128條快 取線。因此，BTAC 402能夠快取多達1〇24個目標位址（128 條快取線之每條具四個路，每路可儲存兩個目標位址）。 較佳者，陣列612與614是藉提取位址495之位元[11:5]來 作索引。 [0111] 標記陣列614為每路產生一標記616。較佳者， 每個標記616包含虛擬位址的20個位元，且四個標記616 的每一個皆由比較器604將其與提取位址495之位元[31:12] 作比較。比較器604產生圖四之命中訊號452，其依據是否 有一標記616與提取位址495之最高有效位元相吻合，以 指出是否有命中BTAC。命中訊號452被送至圖四之控制邏 輯 404。 38 ^紙張尺度適用中國國家標準（CNS)A4規格（210 >< 297公爱了 ------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 552503 A7 ~〜---_E___ 五、發明說明（0) [0112] 此外，比較器604產生控制訊號618，以控制路 選擇多工器606。路選擇多工器606因而在BTAC 402產生 之快取線中，選取四個路之一的A項目624與B項目626。 將A項目624與B項目626送至A/B選擇多工器608以及 控制邏輯404。控制邏輯404因應命中訊號452、A項自624 與B項目626、提取位址495及其他控制訊號而產生一控制 訊號622,来控制A/B選擇多工器608°A/B選擇多工器608 便選取A項目624或B項目626兩者之一作為圖三BTAC 402之目標位址352及圖四之SBI454。 [0113] 較佳者 ’ BTAC4〇2 是一單埠（singie_p0rted)快 取記憶體。單埠快取記憶體的優點是尺寸上比較小，因而 比起雙埠（dual-ported)快取記憶體，在同樣大小的空間中 能夠快取更多的目標位址。然而，雙埠快取記憶體的考量 是使同時地讀寫BTAC 402變得容易。雙埠bTAC 4〇2所具 備之可同時讀寫的特徵，由於更新寫入的動作不需等待^ 取動作’使得BTAC 402的更新能更快速地進行。一般而古 更快速的更新可得到更正確的預測，此因BTAC 4〇2内的^ 訊是更為現時的（current)。 、 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注音？事項再填寫本頁)

[0114] 在-具體實施例中’指令快取記憶體432内每條 快取線包含32個位元組。然而，指令快取記憶體议有時 會提供指令位元組之半快取線494。在一具體實施例中， BTAC 402的每條快取線儲存了兩個項目6〇2，因而包含 兩個目標位址m，用於指令快取記憶體432之每條半 線。 、 39 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 552503 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（y ) 1 [0115]現請參閱圖七，其為依本發明繪示圖四btAC 402之圖六項目602之格式方塊圖。項目602包含了圖四之 SBI (假想分支資訊）454與一分支目標位址（TA) 714。 SBI 454 包含一 VALID 位元 702、圖四之 BEG 446 與 LEN 448、一 CALL 位元 704、一 RET 位元 706、一 WRAP 位元 708以及分支方向預測資訊（BDPI)712。在圖三之管線3〇〇 執行一分支後’該分支之解析目標位址即被快取於TA欄位 (field) 714 ’而解碼與執行分支指令所得之SBI 454則被 快取於BTAC 402之項目602的SBI454攔位中。 [01 INVALID位元7〇2指出了項目602是否可用於將處 理器300假想分支至關聯之目標位址714。特別是，VALID 位元7〇2最初是處於清除狀態，此因btaC 402由於未快取 任何有效之目標位址而是空的。當處理器3〇〇執行一分支 指令，且與該分支指令關聯之解析目標位址與假想分支資 訊被快取於項目602時，VALID位元7〇2就被設定。之後'， 如果BTAC 402依據項目6Ό2作了錯誤的預測，VAUD位 元702就被清除，如下文關於圖十部分所述。 [0117]BEG欄位446指定了指令快取記憶體432之一快 取線内分支指令之起始位元組位移量。在偵測到有一呼叫 指令命中BTAC 402時，BEG襴位446被用來計算一返回 位址，以儲存於圖四之假想呼叫/返回堆疊4〇6。此外，beg 攔位446被用來確定所選取BTAC 4〇2路之圖六項目a 624 或項目B 626兩者中哪一個導致了 BTAC 4〇2之命中，如下 文關於圖八部分所述。較佳者，由項目A624與項目B626 40 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公^7 ____________^--------^---------^ (請先閱讀背面之注音2事項再填寫本頁) 552503

所指定之分支指令位置，在指令快取記憶體432之快取線 内不需有任何特定的順序。也就是，在指令快取記憶體432 之快取線中’項目B626之分支指令可能還早於項目a 624 之分支指令。 [0118] LEN 448攔位指出分支指令位元組的長度。‘在偵 測到一呼叫指令命中BTAC 402 B寺，LEN 448攔位被用來計 算一返回位址’以儲存於圖四之假想呼叫/返回堆疊4〇6。 [0119] CALL位元704指出所快取之目標位址714是否 關聯到一啤叫4曰令。也就是，如果一呼叫指令由處理器3Q0 執行，且該呼叫指令的目標位址快取於項目6〇2，則call 位元704將被設定。 [0120] RET位元706指出所快取之目標位址714是否關 聯到一返回指令。也就是，如果一返回指令由處理器3〇〇 執行，且該返回指令的目標位址快取於項目6〇2，則征丁 位元706將被設定。 [0121 ] WRAP位元708在分支指令位元組橫跨兩條指令 快取記憶體432之快取線時，會被設定。在一具體實施例 中，WRAP位元708在分支指令位元組橫跨兩條指令快取 記憶體432之半快取線時，會被設定。 [0122]BDPI(分支方向預測資訊）欄位712包含一 T/NT (taken/not taken，即採行/不採行）欄位 722 與一 sELECr 位元724。T/NT欄位722包含分支的方向預測，亦即，它 指明了分支疋預測會採行或不會採行。較佳者，攔位 722包含一兩位元之上/下數飽和計數器（up/d〇wnsaturating 41 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公餐^7 (請先閱讀背面之注意事項再填寫本頁) 訂. 線“ 經濟部智慧財產局員工消費合作社印製 552503 A7 -------B7 ________ 五、發明說明（（p() counter)，用以指定四種狀態：極可能採行（stronglytaken)、 有可能採行(weakly taken )、有可能不採行（weakly not她en) 與極可能不採行（strong not taken )。在另一實施例中，τ/^τ 襴位722包含單一 Τ/ΝΤ位元。 [0123] SELECT位元724用來在下列兩者中作一選擇： BTAC 402 T/NT方向預測722與由BTAC 402之外的分支經 歷表（BHT)(見圖十二）所做的方向預測，如關於圖十二 部分所述。在一具體實施例中，如果在分支執行後，所選 定的預測裝置（亦即，BTAC 402或BHT 1202)準確地預 測了方向，SELECT位元724就不會更新。然而，如果所選 定的預測裝置沒有準確地預測方向而另一個預測裝置正確 地預測方向，SELECT位元724就會更新，以指明是非選定 的預測裝置，而不是所選定的預測裝置。 [0124] 在一具體實施例中，SEleCT位元724包含一兩 位元之上/下數飽和計數器，用以指定四種狀態：極可能是 BTAC ( strongly BTAC )、有可能是 BTAC ( weakly BTAC )、 有可能是BHT (weakly BHT)與極可能是BHT (strong BHT)。在此實施例中，如果在分支執行後，所選定的預測 裝置（亦即，BTAC 402或BHT 1202)準確地預測了方向， 飽和計數器即朝所選定的預測裝置來計數。如果所選定的 預測裝置沒有準確地預測方向而另一個預測裝置正確地預 測方向’飽和計數器即朝非選定的預測裝置來計數。 [0125] 現請參照圖八，其為依本發明繪示之圖四假想分 支預測裝置400之運作流程圖。圖四之BTAC 402由圖四之 42 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） (請先閱讀背面之注意事項再填寫本頁〕 !丨丨！丨訂--------- « 經濟部智慧財產局員工消費合作社印製 552503 A7 B7 經濟部智慧財產局員工消費合作社印製

五、發明說明（YH 提取位址495作索引。因此，圖六之BTAC 402比較器604 回應圖六之BTAC 402標記陣列614之虛擬標記616，以產 生圖四之命中訊號452。在步驟802中，圖四之控制邏輯 404檢查命中訊號452，以確定提取位址495是否命中BTAC 402。 [0126] 如果BTAC 402之命中並未發生，則在步驟822 中控制邏輯404便不進行假想分支。也就是，控制邏輯4〇4 藉由圖四之控制訊號478控制多工器422，以選取除了 BTAC 402之目標位址352與假想呼叫/返回堆疊406之返回 位址353外的一個輸入。 [0127] 然而，如果BTAC 402之命中確實發生，在步驟 804中，控制邏輯404便會確定圖六之a項目624是否有 效’被看見（seen)與被採行（taken)。 [0128] 若圖七VALID位元702被設定，控制邏輯404 便確定項目624為「有效的」。如果VALID位元702被設 定’由提取位址495所選取之指令快取記憶體432快取線 就被假定為包含一分支指令，而該分支指令之分支預測資 訊則已先快取於A項目624;然而，如上文所討論的，並不 確定所選取的指令快取記憶體432快取線包含有分支指令。 [0129] 若項目A 624之T/NT欄位722指出，所假定的 分支指令方向預期會被採行，則控制邏輯404便確定項目 624「被採行」（taken)。在下述圖十二的具體實施例中， 若所選取的方向指示裝置（也比比⑽indicat〇r)指出，所假 疋的分支指令方向預期會被採行，則控制邏輯404便確定 (請先閱讀背面之注咅？事項再填寫本頁) |裝--------訂---------線· 43

552503 經濟部智慧財產局員工消費合作社印製 A7 發明說明（If 77) 項目624「被採行」。 [〇130]若圖七之BEG攔位446大於或等於提取位址495 相對應之最低有效位元（least significant bits)，則控制邏輯 404便確定項目624「被看見」（seen)。也就是，bEG襴 位446與提取位址495相對應之最低有效位元作比枝，以 決疋下個指+提取的位置是否位在指令快取記憶體432中 對應於A項目624的分支指令位置之前。例如，假設a項 目624之BEG欄位446包含一數值3，而提取位址495之 較低位元值為8。在這種情況下，可能就不會藉此提取位址 495分支至A項目624的分支指令。因此，控制邏輯4〇4 將不會假想分支至A項目624的目標位址714。這在提取位 址495是分支指令的目標位址時特別有關係。 [0131] 若A項目624是有效的、預期會被採行且被看 見，在步驟806中，控制邏輯404會檢查圖六之B項目626 是否為有效' 被看見與採行。控制邏輯4〇4是以類似於步 驟804對A項目624所用的方式，來決定B項目626是否 為有效、被看見與採行。 [0132] 若A項目624是有效的、預期會被採行且被看 見’但B項目626不是有效的、預期不被採用或者不被看 見，則在步驟812中，控制邏輯4〇4檢查圖七之ret欄位 706，以決定A項目624是否已快取返回指令之資訊。若 RET位元706未被設定’則在步驟814中，控制邏輯4〇4 控制圖六之A/B多工器608以選取項目A 624，並藉由控制 吼號478控制多工器422，以假想分支至目標位址訊號352 尺度適用中國國家鮮（CNS)A4_規格（210 X 297公釐丁 f請先閱讀背面之注意事項再填寫本頁) -裝--------訂---------

552503 五、發明說明你f ) 所提供之BTAC 402項目A 624之目標位址714。相反地， 若RET位元706指出，在提取位址495所選取之指令快取 記憶體432快取線中，可能存在一返回指令，則在步驟818 中，控制邏輯404藉由控制訊號478控制多工器422，以假 想分支至圖四假想呼叫/返回堆疊406之返回位址353、 [0133] 在步驟814或步驟818進行假想分支後，於步驟 816中，控制邏輯404產生一指示於控制訊號482申，表示 已回應BTAC 402而執行-假想分支。也就是，不論處理器 300假想分支至假想呼叫/返回堆疊4〇6之返回位址353，或 是BTAC 402項目A 624之目標位址352，控制邏輯4〇4皆 會於控制訊號482中，顯示已執行一假想分支。當一指令 位元組從指令快取記憶體432進行至圖三之指令緩衝器342 時，控制訊號482會用來設定SB位元438。在一具體實施 例中’控制邏輯404利用項目602之BEG 446欄位，來設 定指令緩衝器342内關聯於分支指令之運算碼位元組之38

位元438。此分支指令之SBI454在提取位址495命中BTAC 402時，是假定已快取於BTAC 402中。 [0134] 若A項目624是無效的，或預期不被採行，或不 被看見，如步驟804中所確定的，則控制邏輯4〇4在步驟 824中便會確定B項目626是否為有效、被看見與被採行。 控制邏輯404是以類似於步驟804對a項目624所用的方 式’來決定B項目626是否為有效、被看見與採行。 [0135] 若B項目626是有效的、預期會被採行且被看 見，則在步驟832中，控制邏輯404檢查ret攔位7〇6， 45 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公髮)-------- (請先閱讀背面之注意事項再填寫本頁) -----I--訂-------^ ·線 * 經濟部智慧財產局員工消費合作社印製 552503 A7 五、發明說明（ 以決定B項目626是否已快取返回指令之資訊。若膽位 兀7〇6未被設定，則在步驟834中，控制邏輯4〇4控制圖 六之鳩多工器_以選取項目B 626，並藉由控制訊號 478控制夕工器422 ’以假想分支至目標位址訊號352所提 供之BTAC 402項目B 626之目標位址714。相反地，苦腹 位το 706指&，在提取位址495所選取之指令快取記憶體 432快取線中，可能存在一返回指令，則在步驟gig中，控 制邏輯404藉由控制訊號478控制多工器422，以假想分支 至假想呼叫/返回堆疊406之返回位址353。 [0136] 在步驟834或步驟818進行假想分支後，於步驟 816中，控制邏輯4〇4產生一指示於控制訊號482中，表示 已回應BTAC 402而執行一假想分支。 [0137] 若A項目624與B項目626皆是無效的，預期不 被採行’或不被看見，則在步驟822中，控制邏輯404便 不會進行假想分支。 [0138] 若A項目624與B項目626兩者皆為有效的，預 期被採行，且被看見，則在步驟808中，控制邏輯404便 會去確定，在假定的分支指令（其資訊快取於A項目624 | 與B項目626)中，哪一個是指令快取記憶體432之快取線 部 | 指令位元組494内，最先被看見之有效且被採行的分支指 t 令。也就是，如果兩個假定的分支指令都被看見、有效且 局 ^ 被採行，控制邏輯404便藉由比較A項目624與B項目626 I 之BEG 446攔位，來決定哪一個假定的分支指令具有較小 | 之記憶體位址。若B項目626之BEG446的值比A項目624 印 製 46 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） π請先03讀背3&之漆意事頊存填寫本貢〕

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五、發明說明（屮1) 之BEG 446的值還小，則控制邏輯404便進行至步驟832， 依據B項目626進行假想分支。否則，控制邏輯4〇4便進 行至步驟812，依據A項目624進行假想分支。 [0139] 在一具體實施例中，假想呼叫/返回堆疊4〇6並不 存在。所以，步驟812、818與832皆未執行。 1 [0140] 從圖八可以看出，本發明有利地提供一裝置，用 以將多個分支指令之目標位址與假想分支資訊快取於一分 支目標位址快取記憶體中一特定之指令快取線，而該分支 目標位址快取記憶體並未整合在指令快取記憶體内。特別 是’分支指令的位置資訊快取於快取線内之BEG欄位446， 有利地使控制邏輯404無需前解碼快取線，就能夠從快取 線内可能的多個分支指令中，決定要假想分支至哪一個。 也就疋’ BTAC 402在慮及可能有兩個或更多分支指令存在 於所選取快取線之情況下，決定目標位址，而不用知道有 多少分支指令存在於快取線中，假若有的話。 [0141] 現请參閱圖九’其為依本發明繪示之圖四假想分 支預測裝置400使用圖八步驟選取圖四目標位址352之一 運作範例的方塊圖。此範例顯示一值為0xl0000009之提取 位址495進行指令快取記憶體432與BTAC 402之檢索，且 該提取位址495也被送至圖四之控制邏輯404。為了簡明起 見，關於指令快取記憶體432與BTAC 402之多路關聯性 (multi-way associativity)的資訊，像是圖六之多個路與路 多工器606,並未顯示出來。指令快取記憶體432之一快取 線494由提取位址495選取。快取線494包含快取於位址 47 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) (請先閱讀背面之注音？事項再填寫本頁) --------訂---------· 經濟部智慧財產局員工消費合作社印製 552503 經濟部智慧財產局員工消費合作社印製 A7 B7___ 五、發明說明（</) 0x10000002之一 χ86條件跳躍指令（JCC)與快取於位址 OxlOOOOOOC 之一 x86 CALL 指令。 [0142] 此範例也顯示了提取位址495所選取之BTAC 402快取線内A項目602A與B項目602B之一些組成部份。 項目A 602A包含CALL指令之快取資訊，而項目B 602B 包含JCC指令之快取資訊。項目A 602A顯示其VALID位 元702A被设為1 ’表不其為^有效之項目A 602A，亦即， 圖七相關聯之目標位址714與SBI 454是有效的。項目A 602A也顯示出一值為0x0C之BEG攔位446A，對應於該 CALL指令之指令指標位址之最低有效位元。項目A 602A 也顯示了 一值為「被採行」之T/NT欄位722A，表示該CALL 指令預期會被採行。回應提取位址495，A項目602A藉由 圖六之訊號624送至控制邏輯404。 [0143] 項目B 602B顯示其VALID位元702B被設為i， 表示其為一有效之項目B602B。項目B602B也顯示出一值 為0x02之BEG欄位446B，對應於該JCC指令之指令指標 位址之最低有效位元。項目B 602B也顯示了 一值為「被採 行」之T/NT攔位722B，表示該JCC指令預期會被採行。 回應提取位址495，B項目602B藉由圖六之訊號626送至 控制邏輯404。 [0144] 此外，BTAC 402將命中訊號452設定為真，以 顯示提取位址495命中了 BTAC 402。控制邏輯404接收項 目A 602A與項目B 6〇2B ’並依照圖八所述之方法，根據命 中訊號452、提取位址495之值以及602A與602B兩個項

冢紙張尺度適用中國國家標準（CNS)A4規格（210 X 零.t--------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 48 552503 A7 B7 五、發明說明（彳幻 目，產生圖六之A/B選擇訊號622。 [0145] 在步驟802中，控制邏輯404依據命中訊號452 被設定為真，而確定BTAC 402有一命中發生。接著於步驟 804中，控制邏輯404依據VALID位元702A被設定，而確 定項目A 602A是有效的。而因T/NT攔位722A顯未為被 採行，控制邀輯404也於步驟804確定項目A 602A是被採 行的。由於BEG欄位446A之值OxOC大於或等於提取位址 495之值0x09對應的較低位元，控制邏輯404亦於步驟804 確定項目A 602A被看見。既然項目A 602A是有效的、被 採行與被看見，控制邏輯404便進行至步驟806。 [0146] 於步驟806中，控制邏輯404依據VALID位元 702B被設定，而確定項目B 602B是有效的。而因T/NT攔 位722B顯示為被採行，控制邏輯404也於步驟806確定項 目B 602B是被採行的。由於BEG欄位446B之值0x02小 於提取位址495之值0x09對應的較低位元，控制邏輯404 亦於步驟806確定項目B602B未被看見。既然項目B602B 未被看見，控制邏輯404便進行至步驟812。 [0147] 在步驟812中，控制邏輯404透過圖七被清除之 RET位元706而確定關聯於項目A 602A所快取的指令不是 返回指令，並進行至步驟814。在步驟814中，控制邏輯 404產生一 A/B選擇訊號622之值，以驅使圖六之A/B多 工器608選取訊號624上之項目A 602A。這個選擇的動作 導致項目A 602A之圖七目標位址714被選為圖三之目標位 址352，送至圖四之提取位址495選擇多工器422。 49 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁} 襄--------訂---------線 « 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 552503 五 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 發明說明Op [0148] 因此’從圖九的範例可以看出，圖四之分支預測 裝置400有利地運作，以選取最先、有效、被看見、被採 行之所選定BTAC 402快取線的項目6〇2，將處理器3〇〇假 想刀支至其中關聯之目標位址。有利的是，即使有多個 么支相令存在於對應之選定的指令快取記憶體432快取線 494，裝置400仍能在不知快取線内容的情況下，完成 假想分支的動作。 [0149] 現請參閱圖十，其為依本發明繪示之圖四假想分 支預測裝置4〇Μ貞顺更正錯誤的假想分支糊之運作流 程圖。從指令緩衝器342接收一指令後，在步驟1〇〇2中， 圖四之指令解碼邏輯436便解碼該指令。尤其，指令解碼 邏輯436將指令位元組流（stream〇finstmcti〇nbytes)格式 化成-不同的X86巨指令，並確賴指令的長度以及是否 為分支指令。 [0150] 接著，在步驟1〇〇4中，圖四之預測檢查邏輯4〇8 測定所解碼指令中，是否有任何指令位元組之SB位元438 被設定。也就是，預測檢查邏輯408測定是否先前已基於 現行解碼的指令命中BTAC 4〇2，而執行一假想分支。若沒 有執行任何假想分支，則不會採取行動去更正。 [0151] 若有執行一假想分支，則在步驟1〇12中，預測 檢查邏輯408會檢查現行解碼的指令，以確定該指令是否 ^非分支指令。較佳者，預測檢查邏輯4〇8會測定該指令 疋否為x86指令集之非分支指令。 [0152] 如果該指令不是分支指令，則在步驟1〇22中， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---I-----線k 552503 A7 B7 五、發明說明（p) 預測檢查邏輯408將圖四之ERR訊號456設定為真，以表 示偵測到一錯誤的假想分支。此外，藉由圖四之更新訊號 442，BTAC 402得以更新，而清除圖六對應之BTAC 402 項目602之圖七VALID位元702。再者，圖三之指令缓衝 器342會清除掉因此一錯誤的假想分支而從指令快取記憶 體432誤取的指令。 [0153] 如果該指令不是分支指令，則在步驟1〇24中， 控制邏輯404接著控制圖四之多工器422,以分支至指令解 碼邏輯436所產生之CIP 468，更正該錯誤的假想分支。步 驟1024中所進行的分支，將使得包含該指令之指令快取記 憶體432快取線重新被提取與作假想預測。然而，這次該 指令之VALID位元702將被清除；因此，該指令將不執行 任何假想分支，藉以更正先前錯誤之假想分支。 [0154] 若在步驟1012中已確定該指令為一有效的分支 指令，則在步驟1014中，預測檢查邏輯408會確定在所解 碼指令的指令位元組内’位於非運算碼（non-opcode)位元 組位置的指令，有否任何位元組之SB位元438被設定。也 就是，雖然一位元組可能包含一處理器300指令集之有效 運算碼值，該有效運算碼值卻可能位於一個就指令格式而 言是無效之位元組位置。對一 x86指令而言，除了前置位 元組外，運算碼位元組應該是指令的第一個位元組。例如， 對於在指令的立即資料（immediate data )或位移欄位 (displacement field)中，或者因虛擬別名化而在一 χ86指 令 mod R/M 或 SEB ( Scale Index Base，比例-索引 _基底）位 51 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公f ) (請先閱讀背面之注音？事項再 --- 本頁} :線！ 經濟部智慧財產局員工消費合作社印製 552503 A7 B7 五 、發明說明（Θ 經濟部智慧財產局員工消費合作社印製 元組中所含的分支運算碼值，SB位元438可能因之而錯誤 地被設定。若分支運算碼位元組位於非運算碼位元組位 置，則執行步驟1022與1024以更正錯誤的假想預測: [0155] 若在步驟1〇12中，預測檢查邏輯4〇8確定該指 令為一有效的分支指令，且在步驟1014中，確定沒有非運 异碼位元組的SB位元438被設定，則在步驟1〇16中，預 測檢查邏輯408會確定是否有假想與非假想指令長度上的 不吻合。也就是，預測檢查邏輯408將步驟1〇〇2中指令解 碼邏輯436產生之非假想指令的長度與BTAC 4〇2產生之圖 七假想LEN 448襴位作一比較。若指令長度不吻合，則執 行步驟1022與1024以更正錯誤的假想預測。 [0156] 若在步驟1〇12中，預測檢查邏輯4〇8確定該指 令為一有效的分支指令，且在步驟1014中，確定只有運算 碼位元組的SB位元438被設定，以及在步驟1016確定指 令長度吻合，則該指令便順著管線3〇〇而下，直至抵達圖 三之E-階段326。在步驟1〇32中，E-階段326解析出圖三 之正確的分支指令目標位址356，並確定圖四之正確的分支 方向 DIR 481。 [0157] 接著，在步驟1〇34中，預測檢查邏輯408確定 BTAC 402是否錯誤預測了分支指令的方向。也就是，預測 檢查邏輯408將E-階段326所解析之正確方向DIR 481與 BTAC 402產生之圖七預測722作比較，以確定是否已執行 一錯誤的假想分支。 [0158] 若BTAC 402預測了 一錯誤的方向，則在步驟 52 (請先閱讀背面之注意事項再填寫本頁) 裝 - -線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 552503

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1042中，預測檢查邏輯408將咖訊號456設定為真，以 告知控制邏輯404此錯誤。因此，控制邏輯賴便藉由圖 四之更新訊说442 ’來更新圖六對應之BTAC4()2項目 之BTAC 402方向預測722。最後，在步驟1〇42中，控制 邏輯404會清除掉官、線300中因該錯誤的假想分支而從指 令快取記憶體432誤取的指令。接著，在步驟1〇44中，控 制邏輯404驅使多工器422選取圖四之NSIp 466，使處= 器300分支至分支指令之下個指+，以更正該錯誤的假想 分支。 [0159] 若在步驟1034中無方向的錯誤，則在步驟 中’預測檢查邏輯408會確定是否BTAC 402或假想呼叫/ 返回堆疊406錯誤地預測了分支指令之目標位址。也就是， 若處理器300假想分支至BTAC 402目標位址352，則預測 檢查邏輯408會檢查圖四比較器489的結果485，以確定是 否假想目標位址352不吻合所解析的正確目標位址356。另 一種情況是，若處理器300假想分支至假想呼叫/返回堆疊 406返回位址353，則預測檢查邏輯408會檢查圖四比較器 497的結果487，以確定是否假想返回位址353不吻合所解 析的正確目標位址356。 [0160] 若在步驟1036偵測到一目標位址的錯誤，則在 步驟1052中，預測檢查邏輯408將ERR訊號456設定為真， 以顯示偵測到一錯誤的假想分支。此外，控制邏輯404藉 由更新訊號442，以步驟1032產生之解析目標位址356來 更新圖六對應之BTAC 402項目602。再者，會清除掉管線 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） ------------·裝—— (請先閱讀背面之注意事項再填寫本頁) I. •線 552503 A7 B7 經濟部智慧財產局員工消費合作社印製

五、發明說明（f》） 的假想分支而從指令快取記憶體432誤取的 工^t 步驟1054中，控制邏輯404控制圖四之多 裔，以分支至解析目標位址356，藉“更正先前 的假想分支。 u无祕誤 _1]現請參照圖十…係依本發明列舉之程式瑪實例 7段及-表格1KX)，為說關十假想分支預測錯誤的偵測 '更t之一範例。程式碼片段包含一先前程式碼片段與-現行程式碼片段。例如，該先前程式碼片段圖示了在圖三 處理器300進行工作交換（task switch)前，圖四指令快取 記憶體432中位於虛擬位址〇χ〇〇〇〇〇〇1〇之程式碼。該現行 式碼片段則圖示了在工作交換後，指令快取記憶體M2 中位於虛擬位址0如0000010之程式碼，就像在虛擬別名化 情形所可能發生的。 [0162] 該先前程式碼序列（c〇de sequence)包含一在 0x00000010位址位置之x86 JMP (無條件跳躍）指令。該 JMP指令的目標位址為0x000(^234。該JMP指令已執行； 所以’在現行程式碼序列執行時，目標位址〇χ〇〇〇〇1234已 因應位址0x00000010而快取於圖四之BTAC 402。也就是， 目標位址714已被快取，VALID位元702被設定，BEG 446、 LEN 448與WRAP 708欄位寫入適當的值，圖七之CAll 704 與RET 706位元則被清除。在此範例中，假定τ/Ντ欄位 722顯示出所快取之分支將被採行，且jmp快取於BTAC 402快取線之Α項目624中。 [0163] 現行程式碼序列包含一位於0x00000010之ADD 54 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) ·«裝 訂· •線· 552503 A7 五 經濟部智慧財產局員工消費合作社印製 發明說明（对） (异術加）指令，與先前程式碼序列中之JMp指令的虛擬 位址相同。現行程式碼序列中位置0x00001234是SUB (算 術減）指令，位置0x00001236則是WC (算術遞增）指令。 [0164] 表格11〇〇包含八行（c〇iumn)與六列。 苐列的後七行代表七個時脈週期（cl〇ckCyCle)，從1至 7 °第一行的後五列代表管線3〇〇最先的五個階段，即^階 段302、B-階段304、U_階段306、V-階段308與F-階段312。 表格1100之其它方格則顯示當執行現行程式碼序列時，在 不同時脈週期中每個階段的内容。 [0165] 在時脈週期丨期間，btaC 402與指令快取記憶 體432被存取。ADD指令顯示於ι_階段302。圖四值為 0x00000010之提取位址495檢索BTAC 402與指令快取記 憶體432，依據圖八之流程決定是否需要進行一假想分支。 在圖十一的範例中，一值為0x00000010之提取位址495會 命中BTAC 402，如下所述。 [0166] 在時脈週期2期間，ADD指令顯示於b_階段 304。這是指令快取記憶體432提取週期（fetch cycle)之第 二個時脈。標記陣列614提供標記616，而資料陣列612提 供圖六之項目602 ’每個項目602包括圖七之目標位址714 與SBI454。因為先前程式碼序列之JMP指令在執行後已被 快取，圖六之比較器604便根據圖八之步驟802產生一標 記命中（tag hit)於訊號452上。比較器604也藉訊號618 控制路多工器606去選取適當的路。控制邏輯4〇4檢查a 項目624與B項目626之SBI 454,在此例中並選擇a項目 55 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) «裝 · --線· 552503

發明說明（yr) 624以提供目標位址352與SBI 。在此例中，控制邏輯 404也依據步驟804與812來決定項目是有效、被採行、被 看見且不是返回指令。 [0167] 在時脈週期3期間，ADD指令顯示於仏階段 306。ADD指令由指令快取記憶體432提供，並閂鎖於 階段306。因為圖八之步驟8〇2至814是在時脈週期2中執 行’控制邏輯404便藉控制訊號478控制圖四之多工器 422，以選取BTAC 402所提供之目標位址352。 [0168] 在時脈週期4期間，ADD指令進行至V-階段 308 ’在此階段被寫入指令缓衝器342。時脈週期4是假想 分支週期。也就是，處理器300依據圖八之步驟814，開始 提取位於值為0x00001234之快取目標位址352的指令。亦 即，根據圖八，提取位址495被改為位址0x00001234，以 完成假想分支至該位址的動作。因此，位於位址〇x〇〇〇〇1234 之SUB指令，在時脈週期4是顯示於I-階段302。此外， 控制邏輯404藉圖四之訊號482指出，已執行一假想分支。 所以，根據圖八之步驟816，指令缓衝器342中一 SB位元 438對應於ADD指令被設定。 [0169] 在時脈週期5期間，偵測到假想分支中的錯誤。 ADD指令進行到F-階段312。SUB指令進行至B-階段304。 位於下個循序指令指標之INC指令，則顯示於I-階段302。 圖四之F-階段312指令解碼邏輯436解碼ADD指令，並產 生圖四之CIP 468。預測檢查邏輯408依據步驟1004，藉訊 號484偵測到關聯於ADD指令之SB位元438被設定。預 56 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 訂· --線· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 552503 A7 -------______ 五、發明說明（%) 測檢查邏輯4〇8依據步驟1012,也铺測到ADD指令是一非 分支指令’並接著依據步驟1Q22將_之ERR訊號456 設為真，以表不在週期4中已執行錯誤的假想分支。 [0170] 在時脈週期6期間，使錯誤的假想分支無效。依 據步驟觀2，指令緩衝器342被清空。尤其，ADD指令從 指令緩衝ΙΓ342巾清除。此外，依據步驟繼2，導致錯誤 假想分支之項目602所關聯之VALID位元7〇2則被清除， 以更新BTAC 402。再者，控制邏輯4〇4控制多工器422， 以選取CIP 468作為下個週期之提取位址495。 [0171] 在時脈週期7期間，更正錯誤的假想分支。處理 器300開始從指令快取記憶體432提取位於ADD指令之指 令指標的指令’該ADD指令是在時脈週期5偵測到錯誤 時，由指令解碼邏輯430所解碼的。也就是，處理器300 依據步驟1024分支至對應於ADD指令之CIp468，藉以更 正在時脈週期5所執行之錯誤的假想分支 。因此，ADD指 令在時脈週期7是顯示於]；_階段3〇2。這次，ADD指令將 順著管線300而下並執行。 [0172] 現請參閱圖十二，其為依本發明繪示之圖四分支 預測裝置400包含一混合假想分支方向預測裝置12〇〇的另 一具體實施例之方塊圖。簡單就可以看出，BTAC 402的分 支方向預測愈準確，假想分支至BTAC 402產生之假想目標 位址352就愈能有效地減少分支延遲懲罰。反過來說，錯 誤的假想分支愈不常被更正，如關於圖十部分所述，假想 分支至BTAC 402產生之假想目標位址352就愈能有效地減 57 本紙張尺度適用中國國家標準（CNS)A4規格G_10 X 297公髮)--- (請先閱讀背面之注意事項再填寫本頁) -_裝 -丨線· 經濟部智慧財產局員工消費合作社印製 552503 A7 ------—---^一 五、發明說明（^ ) 少處理器300之平均分支延遲懲罰。方向預測裝置i2㈨包 含圖四之BTAC402、一分支經歷表（BHT) 12〇2、互斥戋 邏輯（exclusive OR logic ) 1204、全域分支經歷暫存器（gl〇bal branch history registers ) 1206 與一多工器 1208。 [0173] 全域分支經歷暫存器12〇6包含一移位暫存器 (shiftregister)，對於處理器300所執行之所有分支指令， 全域分支經歷暫存器1206接收其分支指令方向結果(bHh instruction direction outcomes)1212，而該移位暫存器則儲存 为支才曰令方向結果1212的全域經歷。每次處理器執行 一分支指令，圖四之DIR位元481就被寫入移位暫存器 1206,若分支方向被採行，該位元值為設定；若分支方向 不被採行，該位元值為清除。由此，最老的（〇ldest)位元 就被移出移位暫存器1206。在一具體實施例中，移位暫存 器1206儲存了全域經歷的13個位元。全域分支經歷的儲 存，在分支預測的技術領域中是為人熟知的，對於程式中 咼度依存於其他分支指令的分支指令，可改良其結果的預 測。 經濟部智慧財產局員工消費合作社印製 [0174] 全域分支經歷1206藉訊號1214送至互斥或邏輯 1204,以與圖四之提取位址495進行一邏輯的互斥或運算。 互斥或邏輯1204的輸出1216作為分支經歷表12〇2之索 引。在分支預測的技術領域中，互斥或邏輯1204所執行的 功能一般都稱為gshare運算。 [0175] 分支經歷表1202包含一儲存元件的陣列，以儲 存複數個分支指令之分支方向結果的經歷。該陣列由互斥 58 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 552503 A7 B7

、發明說明) ==2()4的輪幻216作為㈣。當_ 執行一 *支^，由互斥或邏輯1綱的輸出！2丨6所檢索之分支 經歷表·之陣列元件便透過訊號⑵8麵性地加以更 新’而訊號⑵8的内容則視解析分支方向他而定。 斤[0岡在-具體實施例中，分支經歷表麗陣列中的 每個儲存7G件包含_方向_ : A與B方向預測。較佳 者’如圖所示，分支經歷表㈣產生A與B方向預測於 丽_剔222訊號上，針對btac術產生之圖六a項目 624與B項目626各指定_方向删以供選取。在—具體實 施例中π支經歷表12〇2之儲存元件陣列包含4〇96個項 目，每個可儲存兩個方向預測。 、 [0177] 在-具體實施例中，A與B預測各包含單一顶丁 (taken/not taken，即採行/不採行）位元。在此實施例中， 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 該T/NT位元更新為DIR位元481之值。在另一具體實施例 中’ A與B預測各包含一兩位元之上/下數飽和計數器，指 疋了四種狀悲·極可能採行（str〇nglytaken)、有可能採行 (weakly taken )、有可能不採行（weaj^y n〇t她郎）與極可 能不採行（strong not taken)。在此實施例中，飽和計數器 朝DIR位元481指出的方向來計數。 [0178] 多工器1208從分支經歷表12〇2接收兩個方向預 測位元T/NT一A/B 1222，並從BTAC 402接收A項目624 與B項目626各自之圖七T/NT方向預測722。多工器12〇8 之 亦從BTAC 402接收A項目624與B項目626各自之 SELECT位元724，作為選擇控制訊號。A項目624 59 本紙張尺錢中國國家標準（CNS)A4規格（21G X 297公釐） 552503 A7 五、發明說明（^]) SELECT位元724從兩個A輸入中選取一 τ/ΝΤ給A項目 624。B項目626之SELECT位元724從兩個B輸入中選取 一 T/NT給B項目626。所選取的兩個Τ/Ντ位元1224被送 至控制邏輯404，透過圖四之訊號478，用於控制多工器 422。在圖十二之實施例中，所選取的兩個T/NT位元1224 分別包含於項目A624與項目B626,被送至控制邏輯404, 如圖六所示。 [0179] 可以看出，若處理器3〇〇分支至目標位址352， 且該位址352是BTAC 402依據（至少部分是）分支經歷表 1202所提供之方向預測丨222而產生，則該分支是以假想的 方式進行。該分支是假想的，此因雖然命中BTAC4〇2已指 出一分支指令先前存在於提取位址495所選取之指令快取 記憶體432快取線中，但仍無法確定一分支指令位於所選 取之指令快取記憶體432快取線中，如上所討論的。 [0180] 也可以看出，比起單單只有BTAC4〇2方向預測 722,圖十二之混合分支方向預測裝置12〇〇可能有利地提 供一更準確的分支方向預測。尤其，一般而言，對於高度 依存於其它分支經歷的分支而言，分支經歷表丨2〇2提供了 較準確的預測，反之，對於並非高度依存於其它分支經歷 的分支而言，則是BTAC 402提供了較準確的預測。就一既 定之分支而言，藉由SELECT位元724能選擇較準確的預 測裝置。因此，可以看出，圖十二之方向預測裝置12〇〇能 有利地與BTAC 402協同運作，以使用BTAC 4〇2所提供之 目標位址352進行更準確的假想分支。 (請先閱讀背面之注意事項再填寫本頁) 訂·· 線· 經濟部智慧財產局員工消費合作社印製 60

552503 A7 —---------------- 五、發明說明（k) '^— (請先閱讀背面之注意事項再填寫本頁) [0181] 現凊參閱圖十三，其為圖四之雙呼叫/返回堆疊 406與414之運作流程圖。電腦程式的一項特性是，可能從 私式内夕個位置來呼叫副程式（犯以仙廿此）。所以，副程 式内一返回指令之返回位址可能變來變去。a此，可以看 出丄利用分支目標位址快取記憶體去預測返回位址通常很 不容易，從而啤叫/返回堆疊的出現，實有其必要。本發明 雙乎H/返口位址堆受的架構提供了本發明之假想Btac 的好處像疋在管線3〇〇早期即預測分支目標位址，以減 少分支慜罰。除此之外，還廣泛提供了呼叫/返回堆疊的優 點，亦即，比-簡單的BTAC4〇2鮮確地預測返回位址。 [0182] 在步驟1302中，圖四之BTAC 4〇2由圖四之提取 位址495作索引，而圖四之控制邏輯4〇4檢查命中訊號 452 ’以確定提取位址495是否命中BTAC 4〇2，還檢查側 454之VALID位元702，以確定所選取之BTAC 4〇2項目 6〇2是否有效。若BTAC 4〇2之命中未發生或VALID位元 702未被設定，則控制邏輯4〇4並不會使處理器3〇〇進行假 想分支。 經濟部智慧財產局員工消費合作社印製

[0183] 若在步驟1302期間一有效之btaC 402命中發 生，則在步驟1304中，控制邏輯404會檢查圖四SBI 454 之圖七CALL位元704,以確定所快取之分支指令假想地或 大概地是否為一呼叫指令。若CALL位元7〇4被設定，則 在步驟1306中，控制邏輯404控制假想呼叫/返回堆疊406, 以將假想返回位址491推入其中。也就是，該假定的呼叫 指令之假想返回位址491，其為圖四之提取位址495、BEG 61 本紙張尺度適財@國家標準（CNS)A4規格（210 X 297公髮"7 552503 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明“I ) 446與LEN 448之總和，儲存於假想呼叫/返回堆疊406。假 想返回位址491之所以為假想的，乃因在命中BTAC 402 之提取位址495所關聯之指令快取記憶體432快取線中， 並不確定真有包含一呼叫指令，更別說是BEG 446與LEN 448因之而被快取於BTAC 402的呼叫指令了。假想返回位 址491 ’或目標位址，在下一次執行返回指令時，可由返回 位址訊號353提供’以便假想分支至此返回位址491，就如 下文關於步驟1312至1318所述。 [0184]若Call位元704被設定，則在步驟13〇8中，控 制邏輯404接著控制多工器422去選取圖三之BTAC 4〇2 目標位址352，以假想分支至目標位址352。 [〇 185]若控制邏輯404在步驟Π04確定CALL位元704 未被設定，則在步驟1312中，控制邏輯404會檢查SBI454 之圖七RET位元706，以確定所快取之分支指令假想地或 大概地是否為一返回指令。若RET位元7〇6被設定，則在 步驟1314中，控制邏輯404控制假想呼叫/返回堆疊4〇6， 以將圖三之假想返回位址353從堆疊頂端取出。 [0186] 在取出假想返回位址353後，則在步驟1316中， 控制邏輯接著控制多工器422去選取從假想呼叫/返回堆疊 406取出之假想返回位址353，以假想分支至返回位址3幻。 [0187] 返回指令順著管線3〇〇而下，直至抵達圖三之^ 階段312，圖四之指令解碼邏輯436則解碼此假定之返回指 令。若此假定之返回指令的確是一返回指令，則圖四之非 假想呼叫/返回堆疊414魅此返回指令之圖三非假想返回 62 本紙張尺度適用中標準（CNS)A4 &格⑽χ视公髮） (請先閱讀背面之注意事項再填寫本頁)

552503 A7 B7 五 經濟部智慧財產局員工消費合作社印製 、發明說明（u) 位址355。在步驟1318中，圖四之比較器418將假想返回 位址353與非假想返回位址355作比較，並將結果714送 至控制邏輯404。 [0188] 在步驟1318中，控制邏輯404檢查比較器418 的結果474 ’以確定是否有不吻合發生。若假想返回位址 353與非假想返回位址355不相吻合，則在步驟1326中， 控制邏輯404會控制多工器422選取非假想返回位址355， 以使處理器300分支至非假想返回位址355。 [0189] 若控制邏輯4〇4於步驟13〇4中確定CALL位元 704並未設定，且於步驟1312中確定证丁位元7〇6也未設 定，則在步驟1322中，控制邏輯404會控制多工器422假 想分支至圖二之BTAC 402目標位址352,如圖八步驟814 或834所描述的。 田[0190]因此，從圖十三可看出，圖四之雙重呼叫/返回堆 S的運作可減少啤叫與返回指令的分支懲罰。這種分支懲 罰的減少’是藉由將處理器3GG結合BTAC4G2，使呼叫與 返回指令在管線更早期就崎分支，同時也克服以下現 象·由於副程式—般都從一些不同的程式位置來呼叫，返 回指令因而會返回至多個不_返回位址。 _1]現請參照圖十四，係為說明_之分支預測裝置 400以非假想分支預測來選擇性地覆蓋（㈣她）假想分 =預，’藉以改進本發明之分支預醉碟度之運作流程 在從指令緩衝11 342接收-指令後，在步驟1402中， 圖四之指令解碼邏輯436便解竭該指令，圖四之非假押目 (請先閱讀背面之注咅？事項再填寫本頁) •Ί*裝 · 線- 63 552503 A7 五、發明說明（ςη 標位址計算器416、非假想呼叫/返回堆疊4ΐ4以及非假想 分支方向預瓣置412則依圖四之指令解碼資訊492產生 非假想分支預測。指令解碼邏輯436在步驟中，產生 該指令之類型資訊於指令解碼資訊492中。 卿]尤其’指令解碼邏輯436會確定該指令是否為分 支指令、指令之長度以及分支指令的類型。較佳者，指令 解碼邏輯436會確定分支指令是否為條件或無條件類型分 支指令、PC相關類型分支指令、返回指令、直接類型分支 指令或間接類型分支指令。 _]若該指令為一分支指令，非假想分支方向預測裝 置412會產生圖四之非假想方向細j444。此外，非假相目 標位=算器416則計算圖三之非假想目標位址354了最 後’右该指令為-返回指令，則非假想呼叫/返回堆疊 產生圖三之非假想返回位址355。 [0194] 在步驟1404中，控制邏輯4〇4會確定分支指令 是否為條件分支指令。也就是，控綱輯·會確定該指， 令疋否依罪一條件而被採行或不被採行，該條件像是旗標 (flag )位兀是否設定，如零旗標（zer〇 flag )、進位旗標（ flag)等等。在x86指令集中，JCC指令是條件類型的分支 指令。相對地，RET、CALL與JUMP指令，則是無條件分 支指令，因為這些指令總會有一被採行的方向。 [0195] 右該^曰令為條件類型的分支指令，則在步驟mu 中，控制邏輯404會確定非假想分支方向預測裝置412所 預測之非假想方向預測444以及BTAC 402所預測SBI 454 (請先閱讀背面之注意事項再填寫本頁) --線· 經濟部智慧財產局員工消費合作社印製 64 552503

五、發明說明（(^ ) 中圖七之假想方向722兩者間，是否不相吻合。 [0196] 若有方向預測上的不吻合，則在步驟mm中， 控制邏輯404會確定非假想方向預測444是否要被採行。 若非假想方向預測444不被採行，則在步驟1414中，控制 邏輯404會控制多工器422選取圖四之NSIP 466，以分支 至現行分支指令後之指令。也就是，控制邏輯404選擇性 地覆蓋假想的BTAC 402方向預測。假想方向預測722之所 以被覆蓋，是因非假想方向預測444 一般比較準確。 [0197] 若非假想方向預測444被採行，則在步驟1432 中，控制邏輯404會控制多工器422分支至非假想目標位 址354。同樣地，假想方向預測722之所以被覆蓋，是因非 假想方向預測444 一般比較準確。 [0198] 右控制邏輯404於步驟1412確定並無方向預測 上之不吻合，且已執行分支指令之假想分支（亦即，若SB 位元438被設定），則在步驟1428中，控制邏輯4〇4會確 定假想目標位址352與非假想目標位址354間是否不相吻 合。若有一條件類型分支之目標位址的不吻合，則在步驟 1432中，控制邏輯404會控制多工器422分支至非假想目 標位址354。假想目標位址預測352會被覆蓋，此因非假想 目標位址預測354 —般更為準確。若沒有一條件類型分支 之目標位址的不吻合，則不會採取任何行動。也就是，允 許進行假想分支，並接受錯誤更正的管制，如關於圖十部 分所述。 [0199] 若在步驟1404中，控制邏輯4〇4確定該分支指 65 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) · --線- 經濟部智慧財產局員κ消費合作社印製 552503

五、發明說明（(J) (請先閱讀背面之注意事項再填寫本頁) 令不是條件類型的分支，則於步驟14〇6控制邏輯404會確 定该分支指令是否為返回指令。若該分支指令是返回指 令’則在步驟1418中，控制邏輯404會確定假想呼叫/返回 堆疊406產生之假想返回位址353與非假想呼叫/返回堆疊 414產生之非假想返回位址355兩者間，是否不相吻合。 [0200] 若假想返回位址353與非假想返回位址355兩者 不相吻合，·則在步驟1422中，控制邏輯4〇4會控制多工器 422分支至非假想返回位址355。也就是，控制邏輯4〇4選 擇性地覆蓋假想返回位址353。假想返回位址353之所以被 覆蓋’疋因非假想返回位址355 —般比較準確。若沒有一 直接類型分支之目標位址的不吻合，則不會採取任何行 動。也就是，允許進行假想分支，並接受錯誤更正的管制， 如關於圖十部分所述。請注意步驟1418與1422分別對應 到圖十三之步驟1324與1326。 -丨線· 經濟部智慧財產局員工消費合作社印製 [0201] 若在步驟14〇6中，控制邏輯4〇4確定該分支指 令不是返回指令，則於步驟1408控制邏輯404會確定該分 支才曰令疋否為PC相關類型的分支指令。在X%指令集中， PC相關類型的分支指令所指定之帶正負號之位移量會加上 現行程式計數器之值，以計算目標位址。 [0202] 在另一具體實施例中，控制邏輯404於步驟1408 也會確定該分支指令是否為直接類型的分支指令。在x86 指令集中，直接類型的分支指令於自身内即指定目標位 址。直接類型的分支指令也被稱為立即類型（immediate type)的分支指令，因為目標位址被指定於指令之立即搁位 66 紙張尺度適用中國國^^準（CNS)A4規格（21〇 X 297公釐） —---- 552503

五、發明說明 (immediate field ) o [0203] 若該分支指令為PC相關類型的分支指令，則在 步驟1424中，控制邏輯404會確定假想目標位址352與非 假想目標位址354間是否不相吻合。若有一 pc相關類型分 支之目標位址的不吻合，則在步驟1426中，控制邏輯4〇4 會控制多工器422分支至非假想目標位址354。假想目標位 址預測352會被覆蓋’此因非假想目標位址預測對 相關類型的分支而言一般更為準確。若沒有一 pc相關類型 分支之目標位址的不吻合，則不會採取任何行動。也就是， 允許進行假想分支，並接受錯誤更正的管制，如關於圖十 部分所述。 [0204] 若在步驟1408中，控制邏輯4〇4確定該分支指 令不是PC相關類型的分支指令，則不會採取任何行動。也 就是，允許進行假想分支，並接受錯誤更正的管制，如關 於圖十部分所述。在一具體實施例中，非假想目標位址計 具器416在F-階段312包含一相當小的分支目標緩衝器 (branch target buffer，BTB)，僅用來快取間接類型分支指 令之分支目標位址，如前面關於圖四部分所述。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) i線· [0205] 可以看出’對間接類型的分支指令而言， 402之預測一般是比相當小之階段312 BTB更為準確。 所以，若確定該分支為一間接類型的分支指令，控制邏輯 404不會覆蓋BTAC 402之假想預測。也就是，若一間接類 型分支指令之假想分支因圖八所述之BTAC 4〇2命中而執 行，則控制邏輯404會藉由分支至間接類型的BTB目榡位 本紙張尺度適用中國國家標準（CNS)A4規ϋ·2ΐ〇 X 297公釐了 552503 A7

經濟部智慧財產局員工消費合作社印製 址’而不覆蓋該假想分支。然而，即使在此間接類型的分 支中，BTAC 402所產生之假想目標位址352未被非假想目 才示位址354給覆蓋’在管線300稍後仍會於假想目標位址 352與圖三從S·階段328接收之非假想目標位址356兩者 間，做一目標位址的比較，以執行圖十之步驟1〇36 ”偵測 錯誤的假想分支。 [0206] 現請參照圖十五，其為依本發明繪示之用來置換 圖四BTAC 402中目標位址之裝置的方塊圖。為了簡明起 見’關於BTAC 402之多路關聯性的資訊，像是圖六之多路 與路多工器606,並未顯示。圖六BTAC 402之資料陣列612 顯示其包含了一選定之BTAC 402快取線，其中具有項目a 602A與項目B 602B，分別藉由圖六之訊號624與626送至 控制邏輯404。項目A602A與項目B602B各包含其相關之 圖七VALID位元702。 [0207] 該選定之BTAC 402快取線亦包括一 A/B LRU (least recently used)位元 1504，以指出項目 A 602A 與項 目B602B兩者中，哪一個最近最少被使用到。在一具體實 施例中，每次一發生命中BTAC 402之一既定目標位址 714，A/B LRU位元1504就被更新，以指定發生命中項目 的相對項目。也就是，若控制邏輯404因項目A 602A發生 命中而進行至圖八之步驟812，則A/BLRU位元1504就被 更新成顯示項目B 602B。相反地，若控制邏輯404因項目 B 602B發生命中而進行至圖八之步驟832，則A/B LRU位 元1504就被更新成顯示項目a 602A。A/B LRU位元1504 68 (請先閱讀背面之注咅？事項再填寫本頁) 4 . 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 552503 ^__I_ 經濟部智慧財產局員工消費合作社印製 A7 B7 、發明說明（Gf) 也被送至控制邏輯404。 [0208] 此置換裝置也包含一多工器1506。多工器1506 接收圖四提取位址495與一更新指令指標（IP)作為輸入。 多工器1506依據控制邏輯404提供之讀/寫控制訊號1516 來選取其中一輸入。讀/寫控制訊號1516亦被送至BTAC 402。當讀/寫控制訊號1516顯示為「讀」，則多工器1506 選取提取位址495，經由訊號1514送至BTAC 402，以讀取 BTAC 402。當讀/寫控制訊號1516顯示為「寫」，則多工 器1506選取更新IP 1512，經由訊號1514送至BTAC 402， 以精圖四訊7虎442將一更新目標位址714與/或SBI 454與/ 或 A/B LRU 位元 1504 寫入 BTAC 402。 [0209] 當一分支指令執行且被採行，該分支指令之目標 位址714以及相關聯之SBI 454會被寫入，或快取於，一 BTAC 402項目602。也就是’用已執行之分支指令的新目 標位址714及相關聯之SBI 454來更新BTAC 402。控制邏 輯404必須決疋在BTAC 402的哪一邊，A或B，來更新由 更新IP 1512選取之BTAC 402快取線與路。也就是，控制 邏輯404必須決定是否要置換所選取之快取線與路的項目 A602A或項目B602B。控制邏輯404如下表一所示來決定 置換哪一邊。 ' 69 552503 A7 五、發明說明（θ)

Valid A JValid^

Replace 0 0 1 0 1 0 \ 表

〜LastWritten A B LRU 經濟部智慧財產局員工消費合作社印製 [〇210]表-為具有兩個輸入之真值表（加thtable)，兩 個輸入為項目A 6Q2A之VAUD位元7Q2與項目B 6〇2B之 VALID位το 7〇2。該真值表的輸出用以決定要置換btac 402的哪-邊。如表-所示，若A項目6〇2A無效且b項 目602B有效，則控制邏輯4〇4將a項目6〇2A置換掉。 若A項目602A有效且B項目602B無效，則控制邏輯— 將B項目602B置換掉。若A項目6〇2八與B項目6〇2β 皆有效，則控制邏輯404將最近較少被使狀項目置換掉， 而此項目是由更新IP 1512所選取BTAC 4〇2快取線與路中 之A/B LRU位元1504來指定。 [0211]若A項目6G2A與B項目6G2B皆無效，則控制 邏輯404必須決定要置換哪-邊。—種解決方式是總^寫 到某一邊，如A。然而，這種解決方式會造成如下程^碼序 列1所示之問題。 4 (請先閱讀背面之注意事項再填寫本頁) «.裝 丹填寫女 · -線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 552503 五、發明說明η 〇 A7 B7 0x00000010 JMP 0X00000014 0x00000014 ADD BX，1 0x00000016 CALL 0x12345678 程式碼序列1 [0212] 在程式碼序列1中，此三個指令都位在相同的指 令快取記憶體432之快取線内，因為其指令指標位址除了 較低的四個位址位元外餘皆相同；因此，JMP與CALL指 令選取相同的BTAC 402快取線與路。假設此範例中，當指 令執行時，由JMP與CALL指令所選取BTAC 402快取線 與路内之A項目602A與B項目602B皆無效。使用「當 兩個項目皆無效時，總是更新A這一邊」的解決方式，JMP 指令將見到兩邊皆為無效，且將更新A項目602A。 [0213] 然而，由於在程式序列中CALL指令相當接近 JMP指令，若管線相當長，如處理器3〇〇,則在A項目602A 的VAUD位元702被更新前，有相當多數量之週期可能會 通過。因此，在BTAC 402被已執行的JMP指令更新前， 特別是在A項目602A的VALID位元702與所選取BTAC 402快取線之BTAC 402路置換狀態被jmp指令更新之前， CALL指令非常有可能會選取BTAC 402。所以，CALL指 令將見到兩邊皆為無效，而且也將依「當兩個項目皆無效 時’總是更新A這一邊」的解決方式，來更新A項目602A。 這樣做是有問題的，因為jMP指令之目標位址714將由於 一空的亦即無效的B項目602B可用來快取CALL指令之 71 本紙張尺度適用中_標準（CNS)A4•規格⑽x 297公爱） (請先閱讀背面之注咅？事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 552503 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明) 目標位址714而不必要地被取代。 [0214] 為解決如表一所示的問題，若a項目602A與B 項目602B皆無效，則控制邏輯404會有利地選取存於一全 域置換狀態旗標暫存器LastWritten 1502之一邊或其相反 邊。LastWritten暫存器1502包含於置換裝置，並由其來更 新。LastWritten暫存器1502儲存一指示，其顯示就BTAC 402整體而言，其A邊或B邊是否為最後被寫到一無效的 BTAC 402項目602。有利地，此方法使用LastWritten暫存 器1502以避免前面程式碼序列1所示之問題，如現在關於 圖十六與十七部分所要敘述的。 [0215] 現請參照圖十六，其係依本發明繪示圖十五裝置 之一運作方法的流程圖。圖十六闡明了上述表一之一具體 實施例。 [0216] 當控制邏輯404需要去更新BTAC 402之項目 602時，控制邏輯404會分別檢查所選取之A項目6〇2八與 B項目602B之VALID位元702。在步驟1602中，控制邏 輯404會確定是否A項目6〇2八與3項目6〇2β兩者皆為 有效。若兩個項目皆有效，則在步驟16〇4中，控制邏輯4如 會檢查A/B LRU位元1504以確定A項目602A或B項目 602B為最近最少被使用者。若A項目6〇2八為最近最少被 使用者，則控制邏輯404於步驟1606將A項目6〇2A ^換 掉。若B項目602B為最近最少被使用者，則控制邏輯4以 於步驟1608將B項目602B置換掉。 [0217] 若控制邏輯404於步驟1602甲確定並非兩 項 72 表紙張尺度適时國國家標準（CNS)A4 “（21G χ 297公f--------- (請先閱讀背面之注意事項再填寫本頁) · -線· 五、發明說明 目都無效，則在步驟1612中，控制邏輯404會確定是否為 Α項目602Α有效而Β項目602Β無效。若是，則控制邏輯 404於步驟1614將B項目602B置換掉。不然，在步驟1622 中，控制邏輯404會確定是否為A項目6〇2A無效而B項 目602B有效。若是，則控制邏輯404於步驟1624將A項 目602A置換掉。否則，在步驟1632中，控制邏輯4〇4會 檢查LastWritten暫存器1502。 [0218] 若1^\\^版11暫存器1502顯示犯八€ 402之八 邊並非最後被寫到一選定之快取線與路中，而在此選定之 快取線與路中A項目602A與B項目602B皆為無效，則 控制邏輯404於步驟1634將A項目602A置換掉。控制邏 輯404接著於步驟1636更新LastWritten暫存器1502,以指 定BTAC 402之A邊為最後被寫到一選定快取線與路之 邊，而在此選定之快取線與路中A項目6〇2A與B項目 602B皆為無效。

[0219] 若 LastWritten 暫存器 1502 顯示 BTAC 402 之 B 邊並非最後被寫到一選定之快取線與路中，而在此選定之 快取線與路中A項目602A與B項目602B皆為無效，則 控制邏輯404於步驟1644將B項目602B置換掉。控制邏 輯404接著於步驟1646更新LastWritten暫存器1502,以指 定BTAC 402之B邊為最後被寫到一選定快取線與路之 邊，而在此選定之快取線與路中A項目602A與B項目 602B皆為無效。 [0220] 可以看出，圖十六的方法可避免在上述程式碼序 73 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐) 552503 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明說明（W) 列1中’以CALL指令的目標位址覆寫掉JMp指令的目標 位址。假設當JMP指令執行時，LastWritten暫存器15〇2指 定了 A邊。既然B邊並不是最後被寫的，控制邏輯4〇4將 依據圖十六與表一來更新β項目6〇2B。此外，控制邏輯 404將更新LastWritten暫存器1502以指定b邊。因此，當 CALL指令執行時，控制邏輯4〇4將依據圖十六更新a項目 602A，此因當BTAC 402被選取時，兩個項目皆無效，且 LastWritten暫存器15〇2指明了 a邊並不是最後被寫到。因 此’有利地’ JMP與CALL指令兩者的目標位址將快取於 BTAC402，供後續的假想分支使用。 [0221] 現請參照圖十七，其係依本發明之另一具體實施 例繪示圖十五裝置之一運作方法的流程圖。圖十七之步驟 除了兩個額外步驟外，其餘皆與圖十六之步驟相同。在此 另一具體實施例中，控制邏輯404在置換一無效的項目後， 會更新LastWritten暫存器15〇2，即使另一項目為有效的。 [0222] 因此，在圖十七，於步驟1614置換了 β項目6〇2b 後，在步驟1716中，控制邏輯4〇4將更新LastWritten暫存 器1502以指定B邊。此外，於步驟1624置換了 A項目6〇2a 後，在步驟1726中，控制邏輯4〇4將更新LastWritten暫存 器1502以指定A邊。 [0223] 雖然實際的模擬並未看到圖十六與十七的實施 例在效能上有顯著差別，但可看出圖十六實施例解決了圖 十七實施例所無法處理的一個問題。此問題以下述程式碼 序列2來解說。

本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X (請先閱讀背面之注意事項再填寫本頁) 訂.· ;線. 74 552503

五、發明說明) 經濟部智慧財彥局員工消費合作社印製 0x00000010 JMP 0x12345678 0x12345678 JMP 0x00000014 0x00000014 JMP 0x20000000 程式碼序列2 k [0224] 位於指令指標oxooooooio與〇x〇〇000〇14的兩個 JMP指令都在同一條指令快取記憶體432快取線中，並選 取BTAC 402内相同之快取線。位於指令指標〇χΐ2345678 的JMP指令則在另一條指令快取記憶體432快取線中，並 選取BTAC 402内另一條不同之快取線。當JMP 0x12345678 指令執行時，假設有下列情況存在。LastWritten暫存器1502 指定了 B 邊。由 JMP 0x12345678 指令與 JMP 0x20000000 指令之指令指標所選取BTAC 402快取線與路中的A項目 602A與B項目602B兩者皆為無效。由JMP 0x00000014 指令之指令指標所選取的BTAC 402快取線與路則顯示A 項目602A有效而B項目602B無效。假設在JMP 0x12345678 指令更新 BTAC 402 前，執行 JMP 0x20000000 指令。因此，JMP 0x12345678 與 JMP 0x20000000 指令之指 令指標在相同BTAC 402快取線中選取相同的路。

[0225] 依據圖十六與十七，當jmp 0x12345678執行時， 控制邏輯404將於步驟1634以JMP 0x12345678之目標位 址來置換A項目602A，並在步驟1636更新LastWritten暫 存器1502以指定A邊。依據圖十六與十七，當JMP 75 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复) (請先閱讀背面之注音？事項再填寫本頁)

552503 五 經濟部智慧財產局員工消費合作社印製 A7 B7 、發明說明（久η 0x00000014執行時，控制邏輯4〇4將於步驟1614以JMp 0x00000014之目標位址來置換b項目602B。依據圖十七， 控制邏輯404將於步驟1716更新LastWritten暫存器15〇2 以指疋B邊。然而，依據圖十六，控制邏輯4Q4將不會更 新 LastWritten 暫存器 15〇2;而是，LastWritten 暫存器 1502 將繼續指定A邊。因此，當jMP 0x00000020執行時，依據 圖十七，控·制邏輯404將於步驟1634以JMP Οχ〇〇〇〇〇〇2〇 之目標位址來置換A項目602A，藉以needlessly d〇bbering JMP 0x12345678之目標位址。相反地，依據圖十六，當jMp 0x00000020執行時，控制邏輯4〇4將於步驟1644置換b項 目602B ’藉以有利地使a項目602A中JMP 0x12345678 之目標位址保持不變。 [0226] 現請參照圖十八，其係依本發明之另一具體實施 例繪示之用以進行圖四BTAC 402中目標位址置換動作之 裝置方塊圖。圖十八之實施例類似於圖十五之實施例。然 而，在圖十八之實施例中，A/BLRU位元1504與兩個項目 之 T/NT 位元 722，顯示為 T/NT A 722A 與 T/NT B 722B， 儲存於一另外的陣列1812，而非資料陣列612。 [0227] 此額外的陣列1812是雙埠的；而資料陣列612 卻是單埠。因為A/B LRU位元1504與T/NT位元722比起 項目602之其它攔位更常被更新，對較常被更新的欄位提 供雙埠的存取，可減低在高存取量期間於BTAC 4〇2形成瓶 頸的可能性。然而，由於雙埠的快取記憶體陣列比單埠的 快取記憶體陣列來得大，且消耗更多功率，較少被存取的 76 552503

五、發明說明（々 經濟部智慧財產局員工消費合作社印製 欄位就儲存在單埠的資料陣列612。 [0228] 現請參照圖十九，其係依本發明之另一具體實施 例繪示之用以進行圖四BTAC 402中目標位址置換動作之 裝置方塊圖。圖十九之實施例類似於圖十五之實施例。然 而，圖十九之實施例中，每一 BTAC 402快取線與路皆包含 一第三項目，項目C 6〇2C。項目C 602C藉訊號1928送至 控制邏輯404。有利地，圖十九之實施例支援假想分支至三 個分支指令中任一個的能力，而此三個分支指令快取由提 取位址495所選取之一對應的指令快取記憶體432快取線 中；或者，在一實施例中，支援假想分支至快取於一對應 之指令快取記憶體432半快取線之三個分支指令中的任一 個。 [0229] 除此之外，圖十九之實施例不使用LastWritten暫 存器1502，取而代之的是一暫存器19〇2，其包含一 LastWritten 值與一 LastWrittenPrev 值。當 LastWritten 值要 更新時，控制邏輯404在更新LastWritten值之前，便將 LastWritten 值的内容複製到 LastWrittenPrev 值。LastWritten 值與LastWrittenPrev值這兩個值一起使得控制邏輯404得 以確定三個項目中哪一個是最近最少被寫到的，如現在於 表二及其後之等式所描述的。 (請先閱讀背面之注意事項再填寫本頁) ·. --線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） A7 552503 B7

五、發明說明（fO

Valid A Valid B Valid C Replace 0 0 0 LRW 0 0 1 LRWofAandB 0 1 0 LRWofAandC 0 ' 1 1 A 1 0 0 LRWofBandC 1 0 1 B 1 1 0 C 1 1 1 LRU 表二 (請先閱讀背面之注意事項再填寫本頁) •線. 經濟部智慧財產局員工消費合作社印製 LRW = AOlderThanB ? LRWofAandC : LRWofBandC LRWofAandB = AOlderThanB ? A : B LRWofAandC = AOlderThanC ? A : C LRWofBandC = BOlderThanC ? B : C AOlderThanB = (lw=B) | ((lwp=B & (lw!=A)) BOlderThanC = (lw=C) | ((lwp=C & (lw!=B)) AOlderThanC = (lw=C) | ((lwp=C & (lw!=A)) [0230]表二類似於表一，除了表二有三個輸入，包括項 目C602C之附加的VALID位元7〇2。在等式中，「lw」對 應至 LastWritten 值，「lwp」LastWrittenPrev 值。在一具體 實施例中，只有當所有三個項目皆為無效時，才更新 78 尺度適用中國國家標準（CNS)A4規格（21G X 297公爱) ' 552503 A7 B7 i、發明說明（#)

LastWritten與LastWrittenPrev的值，類似於圖十六的方法。 在另一具體實施例中，任何時候控制邏輯404更新了一無 效的項目’ LastWritten與LastWrittenPrev的值就會更新， 類似於圖十七的方法。 [0231]雖然本發明及其目的、特徵與優點已詳細敘述 了，其它具體實施例仍涵蓋在本發明之範圍内。例如，BTAC 可用任何數量之快取記憶體來配置，包括直接映射 (direct-mapped)、完全關聯（fully associative)或不同數 目的路快取記憶體。再者，BTAC的大小可增或減。而且， 一提取位址，而不是位於實際包含被預測分支指令之快取 線的提取位址，可用來檢索BTAC與分支經歷表。例如， 先前提取指令之提取位址可用來在分支前減低指令泡沫的 大小。此外，儲存於快取記憶體之每一路的目標位址數量 可能改變。另外，分支經歷表的大小可能改變，且存於其 中之位元的數目與方向預測資訊的形式，以及檢索分支經 歷表的演算法（algorithm)也可能改變。再者，指令快取記 憶體的大小可能改變，且用以檢索指令快取記憶體與BTAC 之虛擬提取位址的類型也可能改變。 經濟部智慧財產局員工消費合作社印製 總之，以上所述者，僅為本發明之較佳實施例而已，當 不月b以之限定本發明所實施之範圍。大凡依本發明申請專 利範圍所作之均等變化與修飾，皆應仍屬於本發明專利涵 蓋之範圍内，謹請貴審查委員明鑑，並祈惠准，是所至禱。 79 本紙張尺㈣财X 297公釐）

Claims (1)

1. 552503 A8 B8 C8 D8 六、申請專利範圍 1. 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 種管線化微處理器，包括： 一指令快取記憶體，組態為接收一位址匯流排上之一提 取位址； 一分支目標位址快取記憶體（BTAC)，耦接至該位址 匯流排’因應該提取位址而提供複數個快取目標位 址與位移量，該複數個快取目標位址與位移量係關 聯於複數個先前執行之分支指令，每一該複數個位 移量在指令快取記憶體之一快取線内指定了該關聯 分支指令之一位置； 一分支控制邏輯，耦接至BTAC，回應該提取位址與該 複數個位移量而產生一選擇訊號，該選擇訊號選取 BTAC所提供該複數個目標位址的其中之一，作為該 位址匯流排上之一接續提取位址。 2·如申請專纖圍第丨項所狀微處理器，其巾該複數個 目標位址中所選取之目標位址被作為該接續提取位址， 係不論在該複數個分支指令中關聯於該所選取目標位址 之分支指令是否存在於該提取位址所選取指令快取記憶 體之一指令快取線中。 3·如申請專利範圍帛i項所述之微處理器，其中該分支控 制邏輯所產生之該選擇訊號’僅選取該複數個目標位址 中關聯的位移量大於或等於一部份該提取位址之目標位 址 4.如申請專利範圍第3項所述之微處理器’其中該部分提 (請先閱讀背面之注意事項再填寫本頁) 訂· •線· 本紙張尺度適财國國家標準（CNS)A4規格（21〇 X 297公釐〉 552503 A8 B8 C8 D8

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   六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) u·如申轉利範圍第1Q項所述之微處理器，其中該選擇訊 號對該複數個目標位址其中之—所作的選取，係只有在 之:向預測預測該關聯之分支指令將被採行的情 12·如申睛專利範圍第1項所述之微處理器，更包括：' 位址選棒邏輯，耗接至該BTAC，回應該選擇訊號而進 行對該複數個目標位址其中之一的選取，以作為該 接續提取位址。 ^ U一種用於為複數個先前執行的分支指令其中之一選取一 目標位址之裝置，該複數個先前執行的分支指令係可能 存在於一提取位址所選取一指令快取記憶體之一快取線 中，該提取位址則在一位址匯流排上被送至指令快取記 憶體。該裝置包括： 一分支目標位址快取記憶體（BTAC)，耦接至該位址 匯流排，組態為回應該提取位址而提供快取於btac 中之複數個目標位址，並提供對應於每一該複數個 先前執行分支指令之複數個在該指令快取線内之位 移量； 經濟部智慧財產局員工消費合作社印製 一控制邏輯，耦接至BTAC，回應該提取位址與該複數 個位移量而產生一選擇訊號，該選擇訊號選取該複 數個目標位址其中之一；以及 一位址選擇邏輯，耦接至該選擇訊號，回應該選擇訊號 而選取該複數個目標位址其中之一，以作為指令快 取§己憶體之一接續提取位址，該位址選擇邏輯所做 82 私紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） 552503 A8 B8 C8

   (請先閱讀背面之注意事項再填寫本頁) HI裝 訂· --線· 552503

   址；以及 控制邏輯’接至BTAC，選取_於該複數個先前 執行分支指令之一的該複數個目標位址其中之一， 作為位址匯流排上之一接續提取位址，該接續提取 位址係回應該資訊與該提取位址而選取；4 其中該ά制邏輯所選取之目標位址係預測會被採行，且 關於該提取位址為最先被看見的，控麵輯所做的 選取，係不論是否有-分支指令存在於該指令快取 線皆會進行。 26.如：請專利範圍第25項所述之裝置，其中該控制邏輯被 組態為產生一指示，以指出由BTAC所提供之該複數個 目標位址其中之一被選作該接續提取位址，其中該指示 被送至接收該指令快取線之一指令緩衝器。 27·如申請專利範圍帛26項所述之裝置，其中該指示被送至 該指令緩衝器，以關聯於該指令快取線中複數個指令之 一，該關聯指令被假定對應於該選取之目標位址所關聯 之其中一該些先前執行的分支指令。 28·如申請專利範圍帛27項所述之裝£，其中該指示被關聯 於才曰々緩衝器中之該關聯指令，係依據該選取之目標位 址所關聯之該分支指令於該指令快取線内之一位置而進 行，該位置包含於BTAC所提供之該資訊中。 29.—種選取一提取位址的方法，以將該提取位址送至一指 令快取記憶體，使一微處理器進行假想分支，該方法包 含： (請先閱讀背面之注意事項再填寫本頁) 4 線· 經濟部智慧財產局員工消費合作社印製 85 552503

   經濟部智慧財產局員工消費合作社印製 提供對應於魏個先行分支指令之魏個目標位 址與指令快取線轉4 ’以回應送至純令快取記 憶體之一第一提取位址； 依據該複數個位移量’確定該複數個先前執行分支指令 中何者是位於該第一提取位址之後；以及 回應該4定的動作，對於該複數個分支指令中位於第一 提取位址之後錄親帛—提取健者，選取其對 應之其中-該複數個目標位址，以作為__第二提取 位址送至指令快取記憶體。 30. 如申請專利範圍第29項所述之方法，其中該選取的動作 包含不論是讨-分支指令存在於第—提取位址所選取 指令快取記憶體之-指令快取線中，皆選取該第二提取 位址。 31. 如申請專利範圍第29項所述之方法，更包含： 在該提供_作前’快取對應於該複油先前執行分支 指令之該複數個目標位址與指令快取線位移量。 32. 如申請專利範圍第29項所述之方法，其中該第一與第二 提取位址為虛擬位址。 33. 如申請專利範圍第π項所述之方法，其中該複數個先前 執行的分支指令包含複數個X86的分支指令。 34. 如申請專利範圍第29項所述之方法，其=提供該複數 個目標位址的動作包含為第—提取位輯選取一指令快 取線之每一子集合提供兩個目標位址。 35. 如申請專利範圍第29項所述之方法，更包 (請先閱讀背面之注意事項再填寫本頁) 匀！ 線· 86 552503 A8 B8 C8 D8 六、申請專利範圍 提供對應於該複數個先前執行分支指令之複數 預測，以回應該第一提取位址。 问 36·如申請專利範圍第35項所述之方法，其中該選取的 包含對於該複數個分支指令中位於第一提取位址 最接近第-提取位址，並由對應之該複數個方㈣ 中之-預'測會被採行者，選取其對應之其中一該複數個 目標位址，以作為該第二提取位址。 37. 如申請專利範圍第29項所述之方法，更包含： k供複數個指示，以指出該對應之複數個目標位址是否 為有效的目標位址。 38, 如申請專利範圍第37項所述之方法，該選取的動作包含 所選取作為該第二提取位址之目標位址，係其對應之該 複數個指示之一指出其為有效之目標位址者。 2凊先閱讀背面之注意事項再填寫本頁) ·«裳 訂· · -線· 經濟部智慧財產局員工消費合作社印製 87 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐）