TW538532B - Fabrication and assembly structures and methods for memory devices - Google Patents

Description

本發明係關於數位記憶體電路之領域。更特別地，本 發明關於記憶體元件之製造和總成結構以及方法。 旦許夕顧客元件現在被組構來產生及/或利用增加中大 1之數位資料。例如用於靜態及/或移動畫面的可攜式數位 相機產生大量之代表影像的數位資料。各數位影像可能需 要尚達數百萬位元組_)之資料儲存，且此儲存在相機中 必須可用。為了提供此型之資料儲存應用，儲存記憶體針 對約iOOMB到十億位元組㈣之充分容量、應相當低成 本。儲存記憶體也應消耗低功率（例如 <<一瓦特）、且具有 相當堅固的實體特性，來迎合可攜式電池激勵之操輕 境。對於保管儲存，資料只需寫入記憶體一次。較佳地記 憶體具有一短存取時間(毫秒之等級)及適度傳送率(如 2〇Mb/S)。也較佳地’儲存記憶體在諸如PCMCU、智慧型 媒體、SD、記憶體桿件或緊凑快閃卡的一工業標準=模 組中、應能夠被組包。 、 形式之寫一-人緊湊資訊儲存顯示在於⑼年4月μ 日頒給Gudesen等人的美國專利第Μ55，⑽號，其中可個 別定址晶胞矩陣被設置在垂直配置的傳導體間之層體中。 晶胞可包含交叉點二極體、〇LED、雙穩態液晶元素或以 熱及/或光來改變狀態的其他元件。 在用來提供高密度保管儲存之可攜式元件中的另一應 用被描述在名為“寫一次記憶體，，的共審查中 美國專利申請 538532 A7 B7 五、發明説明（2 案第一--—------號（HP文件第1⑻02367號）中，其揭露在此 被合併參考。其中揭露的、參照為可攜式廉價堅固記憶體 (PIRM)的記憶體系統’係針對保管儲存以低成本來提供高 容量寫-次記憶體。此係由避免石夕基體、把程序複雜度最 小化及降低密度而被部份實現。記憶體系統包括由組構在 塑膠基體上的-疊片堆積之積體電路層體形成之一記憶體 模組。各層體含有交又點二極體記憶體陣列，且儲存在陣 列中之資料的感測係從遠離記憶體模組的一分立積體電路 來執行。 因為PIRM s己憶體相當廉價，故使用者將可能獲得含有 多樣儲存内容的多數PIRM模組。能夠直接且相當廉價地製 k和組15己彳思體模組是重要的，其在把資訊儲存密度最大 化且簡化定址、讀取和寫入功能時把對精密度之需要最小 化。 在如上述的疊層記憶體模組中，需要交錯地含有一記 憶體媒體和多個正交傳導體之層體被精確地製造和對齊， 使侍在記憶體層之任一側面上的交叉點之傳導體被正確對 齊、以針對正確二極體生產來形成精確接合部。若各層被 分開來製造，則需要一對齊結構來確保層體被精確地堆 積。針對製造和組裝此等層體需要一較簡單程序，以在提 供一簡化製程時來加強堆積程序中的精確度。 再者，為了縮減製造成本，使用滾筒對滾筒製造、在 塑膠網絡上而非在石夕晶圓±，來％成二極體記憶體元件。 為了符合密度需要，無法使用微影技術。取代地可由如在 本紙張尺家標準（CNS) A4規格（21〇x297公釐： (請先閲讀背面之注意事項再填寫本頁)

，訂I ，考於上、名為寫一次記憶體，，的共審查中美國專利申請 案中描述之***和上移料的方法，來形成傳導體配線。 據此’上部配線栅格必須分開來做，取代於被製造在下部 配線栅格上方。此需求指令_製造方法，其中上部和下部 配線拇格被分卩絲做，但沒有複雜對齊程序地料被組裝。 之概要 本發明提供具有各設置於一記憶體元件之一分立層的 夕個口FI又之-共同基體。_或多條摺疊線被配置在該基體 上來界疋该等部段之邊界、且提供把該等部段摺疊於彼 此上的-裝置來形成—多層記憶體元件，使得相鄰層體之 可操作部份被對齊來致能L半導體材料較佳沉積在一 或兩個相鄰經摺疊層體上。 在-較佳實施例中’針對一記憶體元件的一總成結構 包括在其上具有把基體分成至少兩部段之至少一摺疊線的 一基體。 一層記憶體材料製作在各兩個部段上。各層被設置使 得在彼此相鄰之部段上的記憶體材料層被對齊，來形成至 少一可操作電子元件、沿著該摺疊線在彼此上摺疊有該兩 個部段。 在另一較佳實施例中，一共同基體具有由交錯於基體 材料而形成的一或多條摺疊、線、以纟基體上形成多個部 •k在共同基體上的一第一部段具有跨越該部段隔開的一 第-陣狀平行料體或崎。在制基體上的—第二部 段具有一第二陣列之平行傳導體或配線，該第二陣列之 五、發明説明（4 ) 導體係垂直於該第一部段上的該第一陣列之傳導體。半導 體材料被沉積在一或兩個部段上。該等第一和第二部段沿 著摺疊線被摺疊於彼此上方，藉此形成一矩陣之可操作記 憶體元件。 各摺豐線係沿著一線條段落而形成，該線條段落平行 於所意圖摺疊、且限定於基體在垂直於該意圖摺疊之一方 向上延伸的一小區域。摺疊線係由如藉打孔或壓制來去除 一些材料、由如藉弄皺來使材料實體地變形、或由如藉改 變基體材料之強度或彈性來改變材料之特性，而形成。 在上述較佳實施例之一變化中，在第一部段上的傳導 體係用於如熔絲或作用為溶絲之二極體的可炫元件要改變 成開路、及“燒斷，，之點處把橫截面積弄窄而製成。第二部 段中的傳導體也可用可熔元件要被燒斷、把橫截面積弄窄 而製成，使得兩傳導體於被對齊之相同點處的組合弄窄， T相^地卩♦低舄要來燒斷選定元件的電流或電壓量。以此 方式，在圮憶體元件被組裝後需要極低電流或電壓來把它 程式化。 在發明之另一較佳實施例中，多於一條摺疊線被設置 在一共同基體中、使得多個層體形成在共同基體上。小心 選定的摺疊線使多個層體能以不同組態來摺疊於彼此上 方。摺豐線可彼此平行、或可以需要來獲得一期望結果的 任何組態來彼此相對地對齊。 在另一實施例中，總成結構包括在基體兩側面上具有 一組傳導體線條的一中央部段，以幫助在摺疊後於該中央 538532 A7

部段之兩側面上設置多個半導體元件。 請 丨 先 · 閲 ； 讀 ： 背 · ® ! 之 丨 注 · 意 I’ 事 ： 項 ！ 再 .-填 m 頁： 從與附圖連結藉由舉例來說明本發明之原理的下列詳 細描述，本發明之其他層面和優點將變得明顯。 圖式之簡單描述 第1圖係依據發明之一實施例而組構的一寫一次記情 體模組之切離等大圖； " 第2圖顯示一寫一次記憶體陣列，用來說明其之定址記 憶體元件； ° 第3圖係一交叉點陣列記憶體單元晶胞之簡化平視圖； 第4圖係一部份之記憶體陣列和定址/感測電路的佈局 圖； 第5至7圖說明在一記憶體電路子層組裝程序中的階 段； 第8圖係依據本發明之一較佳實施例、由一打孔網絡連 結的兩層傳導體或配線之佈局圖；

第9圖係依據本發明之另一較佳實施例、由一打孔網絡 連結的兩層傳導體或配線之變化寬度的佈局圖； 第10至12圖說明在使用第8或9圖顯示的經連結層之一 記憶體電路的組裝階段； 苐13至1 5圖説明在使用其中層體被摺疊於彼此上的三 個經連結層體之一記憶體電路的組裝階段；及 第16和17圖說明在使用第16和17圖顯示的三個經連結 層體之一記憶體電路的組裝階段，其中層體以一替換方式 被摺疊於彼此上。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 9 、發明説明（6 用來寫生7欠=?、儲存系統、定址和感測電路，及 此。在下列描述中為了解說 号路於 設定、來提供對本發明之全=名稱和特定實施細節被 者將為明顯的、這此特心田〜 L、知違技術 二％疋、、、田即不一定需要以實施本發明。 Τ歹“田述中’貝料’被參照於、將銘感到此‘‘資料，， 體 現 電 上 再 和 賴文脈而以各種方式來表示。作為例子，在一Μ 晶胞中的“資料，，可由一電壓位準、一磁性狀態、或如 如電麼或電流位準的一可量測效應或例如改變至一感測 路之電阻的一實體特性來表示。另一方面，在一匯流排 或在傳輸期間此“資料，，可為—電流或電塵信號之形式。 者’在此多數情況中“資料，，主要係可方便參照為由“〇”和 1 ’狀態來表示的二進位本性，但將銘感到實際上二進位狀 且 般是無意義的一特定實際表示代表一‘‘〇，，或一 “丨，，。 本發明包含用來製造和組裝一記憶體儲存陣列的結構 和方法。將在前述共審查中美國專利申請案中描述的記憶 體系統内利用之型式的交叉點二極體記憶體陣列之文脈中 來討論本發明之一較佳實施例。為了提供發明之完整瞭 解，下列詳細描述因此提出在此一記憶體系統之文脈中， 雖然熟知該技術者將認知到發明不限於應用於所描述結 構。 恶可由相當不同的電壓、電流、電阻或類似者來代表 舄一次5己憶體系統 10 本紙張尺度適用中國國家標準（CNS) Α4規格（21〇><297公釐) 五、發明説明（7 ) 段用於貝料儲存應用中、如數位相機和可攜式數 =曰訊裝置的-可攜式、廉價、堅固記憶體（pirm)系統， 被顯示和詳述於針對上述之“寫—次記憶體,，的共審杳中美 國:利申請案中。記憶體系統可併入一工業標準可攜式介 面卡（如PC聰A或CF)，使得它可使用在含有此等介面的 見有牙未來產OQ中。所描述記憶體模組電路提供寫一次資 料儲存，包括資料檢測、寫入致能和定址功能。介面和控 制電路被設置，其當收納於卡中時包含用於針對各可移除 記憶體模組的控制、介面、檢測、錯誤校正編碼（ECC)和 類似者。記憶體模組㈣在記憶體卡中的插座或類似者 内’使得它可自其中移除和以另一記憶體模組來取代。當 收納在記憶體卡中時，記憶體模組透過—内部介面來搞合 至^面和控制電路。在另一實施例中，模組和控制器被 組包在一起於單一裝置中。 曰為了針對-給定基本面積來增加記憶體模組之儲存容 量’由-堆積之堆疊層來組構模組。層體各包括把個別記 憶體陣列透過記憶體系統内部介面來輕合至該介面和控制 電路的定址電路。在各層體上的定址電路致能於記憶體模 組層體間之較少互相連接傳導體’其幫助易於製造且因此 較低成本。

本紙張尺度適用中國國家標準（CNS) A4規格 (210X297公釐) 匕“又置相鄰記憶體陣肋之個別正交邊緣的行和列多工 1 解多工（多工/解多工）電路部份。輸人/輸出（I/G)導線40在 衣期間也形成在基體上。在記憶體模組別中，列"Ο導線 他自列多工/解多工電路3〇a延伸到基體之第一相鄰邊緣 44=且行1/〇導線働自行多工/解多工電路30b延伸到基體 之第二相鄰邊緣44b。各條導線4G終止於個別接觸墊塊^， 其部份於基體50之邊緣4〇a和4〇b露出。 多個層體22以相同定向來堆積且疊層在一起。電氣接 ，由傳導接觸元件55來實施於經堆積層體之接觸塾塊咖 露㈣份，其以部份切離圖而說明於第1圖。接觸元件55 沿耆記憶體模組20來延伸橫越個別層體22之平面。如說明 的各接觸元件55電氣接觸於堆積中的多個層體之個別接觸 塾塊。接觸兀件55可被使用以透過記憶體系統内部介面（未 顯示）來耦合記憶體模組20。 在記憶體模組之較佳實施例中，針對各個層體22的基 體50係由一聚合體塑膠材料來形成。積體電路( 列和定址電路）可藉其來形成在基體上之程序、及組裝^ 一 吕己憶體模組之層體，祐蜂诚為么么“皆 曰聪板孑迷在名為寫一次記憶體，，的前述 共審查美國專利申請案之說明書中。 第2圖係一交叉點寫一次二極體記憶體陣列之構造表 示。該圖顯示一個八列乘八行陣列。—陣歹⑵之記憶體元 件26形成在記憶體模組2〇中之各層體22上。記憶體陣列包 含一規則矩陣之行線和列線，於各行/列交又處有一記憶體 兀件。耦合於各行線和列線的是一記憶體元件％。 憶 538532 五、發明説明（9 =列之較佳實_巾，各記憶體元件 =8:聯耗合的——7。 2;:: 體疋件之實際資料儲存效果 =供4 使用列和行線來寫入和讀取資料之定促進疋憶體元件 。己fe體陣列25之較佳操作如下。於製 體元件26具有係傳導的一炫絲元件27。炫絲元件 恶代表一個二進位資料狀態，如一資料“0” 、—狀 到記憶體陣列，其中期望儲 :行和列線及其中的I絲元件、或作為-炫絲：… =定,:、被“燒斷”，把它置於-非傳導狀態中。非； ‘:您之广」絲凡件代表另一個二進位資料狀態，如一資 計‘則糸早向操作，其使記憶體為一“寫一 二/’—ίΓ討論的。可藉由施加—預㈣流透過-選 二選定行線、例如充分來燒斷與那些列/行線直接 互相連接的記憶體元件之炫絲、來實施—資料寫入操作(如 二:：1广广選定記憶體元件)。可藉由使用行和 -h則哪些記憶體元件係傳導(資料 且 ::了)來把記憶體元件定址，自記憶‘ 貝一在7 -較佳貫施例中，可使用-反熔絲元件，其 上述資料狀態被反轉。 在陣列之各記憶體元件26中的二極體元件使用供寫 和讀取資料用的行和列線來幫助把記憶體元件獨特地疋 址。在列/行交又點記憶體元件中沒有一個二極體，則有透 過在'給定行線和列線間之許多記憶體元件的電流路徑。 料 η ♦ 取 中 入 定 本紙張尺度適^^鮮（cn^^S721GX2_ 13 =政有二極體元件形成透過各記憶體元件來形成-單向 ^路徑，料使用—單—行線和單—縣來把—單一記 fe體元件獨特地定址。換士 ^ A 換a之，自一列線到一行線來形成 包允吕手電流只通過一單一記憶體元件。藉由施加通過 ::::的一預定“資料寫入，，電流，可使記憶體元件中的炫 、把一貧料改變至-資料T。同時，藉由感測 *的私阻彳此判定記憶體元件是燒斷或是接觸，藉 此讀取一資料“丨，，或資料“ 0”。 /第2圖纟、、員不的’若電壓如描寫地施於列和行電極（即 除了係於·乂者外的所有行電極都為一電位V，且除了係於v 者外的所有列電極都為-v)，則只有一個二極體被順向偏 壓。對於第2圖描寫之情形，只有在陣列之左上角中的二極 體㈣被順向偏壓。在上列和最左行中的二極體其上將無 爲L且p車列中的其餘二極體將逆向偏壓。這構成針對陣 列的-定址設計。若一電流流動於在這些電位有電極的列 和仃間，則左上二極體之熔絲係接觸（如代表一資料“0，，）。 相反地，右沒有電流在此組態中流動，則對應之二極體/ 熔絲已燒斷（如代表一資料“丨”）。藉由調變施於陣列電極的 電壓之幅度’更多電流可流過所選定二極體。若此電壓使 一電流超過熔絲之臨界電流，則熔絲可能燒斷，改變記憶 體元件之狀態。此構成用來寫入到記憶體之一方法。 記憶體陣列在其結構之觀點上，有時在此參照為一交 叉點陣列記憶體，且第3圖提供較佳實施例之記憶體陣列的 一單元晶胞之簡化平視圖。交叉點陣列記憶體之基本、纟士構 538532 五、發明説明（η 包含兩層之正交組集之隔開平行傳導體，其間配 導體層。兩組傳導體形成列和行電極，其 ::Γ處:广_心的方式來重疊。於各 之 連接透過以串聯之—個二極體和-炫緣之方切 2的半導體層（第3圖之65)而做於列電極（第3圖: 蝴第3圖之60)間。陣列中之二極體都被定向，使得若—丁 共同電位施於所有列電極和所有行電極間、則所有二 以相同方向來偏壓。炫絲元件可實施為一分立元件，且 =電流通過其中時將為開路，或它可合併在二極體 要 為 :燒 例 需 此 可 需要來燒斷記憶體陣列中的-炫絲之實際電流(或 施加來達成該電流之電屬）於製造時應可預測和控制。因 係通過記憶體元件之電流密度為操作性因素，一元件將 斷的：力:電壓/電流可藉由改變元件之接合面積來調整。 如:右乂又點電極之交又橫截面積被縮減，則這也縮減 要來施加以達成燒斷炫絲之重要電流密度的電流/電遷。 叹汁可使用於設計和製造記憶體電路1確定控制電堡 施加來只燒斷所期望交叉點熔絲。 '般在此缸述中，半導體層（例如65)被參昭於 異，實際上可使用不同材料的多個層體。層體在各種組態 中可包括如金屬且甚至介電質的非半導體之材料。適於* 施期f功能的材料和結構描述在前述名為“寫一次記憶體， 的共番查美國專利申請案中。 用於製造和組裝之結構和方法 本紙張尺度適财關緖準（_ M規格⑽χ297^} 15 五、發明説明（l2 ) 在此描述之PIRM記憶體模組的製造可依據提供在名 為“用來把交叉點二極體記憶體陣列定址的製造技術，，之共 審查美國專利申請案第-----------號（HP團體文件第 10002792#b)中的製造方法來執行，其揭露在此被合併參 考。 較佳地’基體起初設置成約三呎寬和多呎長的一滾筒 之塑膠的形式。當基體從未㈣滾筒移動到捲繞滾筒時， 半‘體圖型被沉積在基體上。較佳地，上述摺疊線也形成 在基體中，使用前述方法之_。其後，基體被切成個別部 段來供進一步處理。個別基體沿著摺疊線來摺疊、以產生 對片的夕層之半導體几件’使得如二極體的可操作裝置之 對應元件可操作。 第4圖係一兄憶體模組電路之一部份的簡化等大圖，說 明其之-般結構。-對電極傳導體7()被顯示由—第一金屬 層來形成在基體⑽上。兩層半導體材料？2、74形成在第一 金屬層上。橫向延伸於傳導體7G的—傳導體％由與半導體 層72、74重豐的一第二金屬層來形成。半導體材料被沉積 在-或兩個層體72、74上以連接到第_和第二金屬層之傳 ¥體70和76，使得如二極體和料的記憶體晶胞元件被形 成。在第4圖中，所說明半導體層係連續，然而若所使用半 ^體材料具有—等方傳導性，射能需要半導體層之圖型 在-較佳實施例中，由記憶體陣列中的半導體層形成 之二極體作用^記憶體元件之二極體（如第2圖之28)和炫 五、發明説明（n ) :(，）兩者。在此情形中半導體層必須實施-熔絲之功 月\在於在預定情況下，二極體接合特性不回復地改變至 一鬲阻抗狀態。 製造和組裝 ^各層之記憶體模組有利地使用增加來達成低成本產品 U夬逮和廉價程序而組構。使用可撓聚合體或金屬(含有 、〜：）材料的薄網絡基體使例如一相當廉價的滾筒至 滾筒製造程序能被利用。 〃為下述的***和升起之一網絡處理技術原先發 可有利地施用來產生針對交又點記憶體陣列的列和行電 位址/感測線’因為它具有能力來以-經濟的滚筒至 ，筒程序、在塑膠網絡上產生次微米尺寸之外貌一例之 U***^序描述在名為“輔助空包微***的指向能量，，之美 國專利地6,〇〇7,888號中，其揭露在此被合併參考。替換 地’可使用-傳統微影程序、雖然此—程序之目前最小外 貌尺寸能力在一生產環境中限制於約25微米。 ***升起程序被說明和詳述在上述名為“用來把交叉 點二極體記憶體陣列定址的製造技術，，的共審查美國專利 申請案中。 上述***/升起程序可使用來組裝針對各記憶體模組 層之兩分立傳導體層。然後可藉由把一半導體層失制在兩 傳導體層間、來完成記憶體模組層（22)。例如，用來如上 述地提供二極體接合面和熔絲功能的一適當層或多層之材 五、發明説明（l4 ) 料可設置在一基體上的傳導體圖剞 菔圓型上方，且然後另一基體 上的傳導體圖型被促使與半導體屛 — ，聪層之露出表面實體接觸。 在第5圖中，顯示兩子層82¾以 ^ 曰W和84，其可使用***/升起 程序來分開產生。子層82包含形忐太 3心烕在基體86上、將形成針 對-記憶體電路之傳導體中的一個之一第一傳導體配置 88。例如，傳導體配置88可包含行電極、列位址線和列感 測線（等），及接觸墊塊和與其相關聯耦合。子層料包含形 成在基體9G上的H導體配置92。第二傳導體配置可 包含列電極、行位址線、行感測線(等)及相關聯接觸部和 連接部。 用來形成二極體接合面和熔絲功能的一半導體層㈧4) 或多層顯示在第6圖，沉積在第一子層82之基體86上的第一 傳導體配置上方。這形成在第一傳導體配置和半導體層（等） 之一側面間的電氣接觸部。第二子層84然後設置反轉於所 沉積半導體層上方，使得第二傳導體圖型與半導體層之另 一側面接觸。第一和第二子層之電極傳導體被彼此橫向（如 垂直）來配置’以形成如上述的交叉點二極體。因為電路結 構都由交叉點二極體和其間的互相連接來形成，故無需第 一和第二子層間的精密對齊裕度。這形成於第7圖之98說明 的完整記憶體模組層。然後多個此等層體可如在上述名為 “用來把交叉點二極體記憶體陣列定址的製造技術，，之共審 查美國專利申請案中更詳細描述地，被組裝成一記憶體模 組。 用於製造和組裝之結構和方法 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 538532 五、發明説明（is ) 本發明涉及上述製造方法之改變，其中多個連結層之 纪憶體模組被製造在一連結基體上、其中基體材料沿著一 摺疊線被改變以使層體能摺疊在彼此上方。以任何方式來 做基體材料之改變，其將使一摺疊能沿著一摺疊線來做、 包括但不限於由（1)如藉產生打孔或壓制來去除一部份材 料、（2)如藉弄皺來使材料變形、或（3)如藉使用紫外光或雷 射來改變強度或彈性來改變材料之特性。 在一較佳實施例中，多個連結層體較佳係兩或更多層 之傳導體，其被打孔以致能傳導體層之摺疊、來把一記憶 體層夾制在各毗連傳導體間。替換地，多個連結層體可包 含連結於-記憶體|、且纟各賴具有打孔來致能層體彼 此之摺疊的一或更多傳導體層。 凊芩考第8圖，顯示較佳實施例之一經打孔薄片1〇〇、 包含在-共同基體薄片1〇2上的兩層記億體模組。在相似於 第3和4圖的-情形中，一陣列之平行電極傳導體或配線⑽ 由第金屬層來形成在基體1〇2之一側面1〇5上。一第二 陣歹】之平行包極傳導體或配線丨〇6被形成、橫向地延伸於在 與傳導體104相對的共同基體薄片1〇2之另一側面旧上的 傳導體102。 包a隔開打孔110之一摺疊線128使基體1〇2能直接於 私極傳‘體104上方且與其垂直地摺疊在電極傳導體1〇6上 方半‘體材料（未顯示）較佳沉積在一或兩側面1〇5和1〇7 上 黏附層（未顯示）可插置於經摺疊側面1〇5和1〇7間、 來把層體黏在一起。替換地，基體侧面或部段可透過熱塑 19 - ^8532 A7 、發明説明（16 膠加熱或直接結合來黏著。電極傳導體1_史置在半導體層 下方且弘極傳導層1〇6被設置直接於半導體層上方地垂直 請 先 閱 讀 背 之 注 意 事 項 再 聚黎 頁 於包極傳導體104，如第3和4圖顯示的。在半導體材料沉積 於侧面105及/或丨07、來與第一和第二金屬層之傳導體丨〇4 矛106連接、且側面於摺疊線上被摺疊處，二極體和熔絲元 件被形成。 訂 現在明芩考第9圖，除了電極用各種寬度來預形成外、 相似結構被顯示。特別地，在一共同基體薄片上包含 兩層之一圮憶體模組的一經打孔薄片} 2〇被顯示。在相似於 第3和4圖之一情形中，一陣列之平行電極傳導體I%由一第 至屬層來形成在基體122之一側面125上。一第二陣列之 平亍黾極傳^r體126被形成、橫向地延伸於在與傳導體124 才對的，、同基體薄片122之另一側面127上的傳導體124。 包含隔開打孔130之一摺疊線128使基體122能直接於 電極傳導體124上方且與其垂直地摺疊在電極傳導體126上 方。半導體材料（未顯示）較佳沉積在一或兩侧面125和127 上，使得電極傳導體124設置在半導體層下方、且電極傳導 層Π6被設置直接於半導體層上方地垂直於電極傳導體 124’如第3和4圖顯示的。用側面125和127沿著摺疊線來摺 宜於彼此上，半導體材料與第一和第二金屬層之傳導體124 和126對η、且與其連接，使得二極體和熔絲元件被形成。 如上述的，需要來燒斷記憶體陣列中的一熔絲之電流 (或要施加來達成該電流之電壓）於製造時應可預測和控 制。因為係通過記憶體元件之電流密度為操作性因素，一 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐：） 20

^件將燒斷的施加電壓/電流可藉由改變元件之接合面積 來凋整。例如，如在電極陣列124之傳導體134上的點 、、、頁示的又叉點甩極之父叉處橫截面區域的面積被明顯 鈿減此配置也纟但減需要被施加來達成燒斷由點1形成的 -炼絲之重要電流密度的電流/電壓。再纟，形成在陣列⑶ 之傳導體138上的一點136具有一明顯經縮減橫截面積。 在基體122之側面127於摺疊線128被摺疊的情形中，然 後點136將設置於點132上方，有一半導體層（未顯示）設置 在一或兩側面間、來形成一記憶體晶胞。點132和136之所 組合弄窄的横截面組合來提供一熔絲，其將在遠低於具有 橫截面較寬的傳導體之周圍熔絲的電流或電壓之位準來燒 斷。此設計被使用在記憶體電路之設計和製造中，來確定 相當低的控制電流或電壓可被施加、以只燒斷在如一唯讀 記憶體（ROM)的預程式化應用中之期望交叉點熔絲。 現在請茶考第10-12圖，一抽象透視圖被顯示本發明之 貝％例先由’儿積半導體材料和在一或兩部段144和146 上的圖型、來處理共同基體142。基體142由較佳包含多個 對齊打孔或類似者的一摺疊線來區分。部段144和146各具 有設在其上的傳導層，其如第丨丨和；^圖顯示地摺疊在彼此 上。取捨地，一非等方傳導層145可插置於部段144和146 間，來把部段連結在一起、且在所產生矩陣中形成多個二 極體。摺疊線被定位使得側面144和146對齊、來形成含有 半導體層之二極體。然而，因為在侧面144和146上的傳導 體係彼此垂直，故精確對齊不需要。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 21 538532 A7

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許多摺疊線可形成跨越基體薄 在滚筒至滾筒基體處理中 再者，摺疊線依賴製造設計無需彼此平行。如上述的， 指豐線可以致能摺疊、包括但不限於打孔、壓制、弄級、 和改變沿著摺叠線的基體材料之特性，的任何方式來形成。 本毛明之原理可有許多其他改變地應用於在此描述的 电路、構西己置和程序’如將對那些熟知該技術者為明 顯的’不致偏離如在所附巾請專利範圍中界定的本發明之 範嘴。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 538532 A7 B7 五、發明説明（2〇 元件標號對照 28 '29·· 20…記憶體模組 22…層體 25…記憶體陣列 26…記憶體元件 2 7…容絲元件 極體元件 3〇…定址電路 30a···列多工/解多工電路 30b···行多工/解多工電路 40…輪入/輪出（1/〇）導線 40a···列i/q導線 4〇b···行I/O導線 42…接觸墊塊 44a···第一相鄰邊緣 44b···第二相鄰邊緣 50、86、90···基體 55…傳導接觸元件 6 0…行電極 62…列電極 65、94…半導體層 70、76…電極傳導體 72、74···半導體材料層 82、84…子層體 88…第一傳導體配置 92…第二傳導體配置 98…完整記憶體模組層 100、120…經打孔薄片 102、122…共同基體薄片 104、 106、124、126…電 極傳導體/配線 105、 107、125、127、 153-155···側面 110、130···經隔開打孔 128、148、151、152…摺 疊線 132、136···點 134、138···傳導體 142、150···共同基體 144、146···部段 145···非等方傳導層 15 2…絞鏈 153···中間部段 (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

1. 538532 A B c D 申請專利範圍 第090124543號專利申請案申請專利範圍修正本 修正曰期：92年3月 1· 一種用於記憶ϋ元件之總成結構，該總成結構包 含： 基體（102)，在其上具有把該基體（1〇2)分成至少 兩部段（105、107)之至少一摺疊線（1〇8); 一層記憶體材料（104、1〇6)，製作在各個該至少 兩部段（ι〇5、1〇7)上，各層記憶體材料（1〇4、1〇6) 被設置使得在彼此相鄰之部段上的該等記憶體材料 層（104、106)形成一介面，其中該等記憶體材料被 對齊來提供至少一可操作電子元件（26)、沿著該摺 疊線（108)在彼此上摺疊有該兩個部段（1〇5、1〇7)。 2·依據申請專利範圍第丨項之總成結構，其中形成各個 該等介面的該等記憶體材料層（1〇4、1〇6)中之至少 一個包·含半導體圖型或傳導體線條圖型。 3 ·依據申請專利範圍第1項之總成結構，其中該摺疊線 (10 8)包含在該基體（1〇2)中的一串列對齊打孔 (110)、或在該基體（102)中的至少一縮格，或在該基 體（102)中的至少一皺紋、或在沿著該摺疊線（1〇8) 的該基體（102)之一特性上的一改變。 4.依據申請專利範圍第1項之總成結構，其中在該基體 (150)上至少有兩摺疊線（151、152)，該等摺疊線提 供彼此摺疊來產生至少兩主動記憶體元件（26)的至 少三部段（153、154、155)。 5·依據申請專利範圍第2項之總成結構，其中至少該第 本紙張尺度適用中國國家標準（CNS) A4規格（210父297公釐）

   25 538532 A B c D 六、申請專利範圍 一部段（125)之該傳導體線條圖型（124)、係以弄窄於 邊έ己憶體晶包（26)能夠做狀態之一永久改變的點處 之橫截面積（132)，來製造。 6. —種製造多層記憶體元件之方法，該方法包含： 組裝具有多個部段（105、107)之一共同基體（1〇2); 在該基體（102)上組構至少一摺疊線（ι〇8)，來分開 該等多個部段（105、107); 者δ亥摺®線（1 〇8)來損豐該基體（1 〇2)、來把該等 多個部段（105、107)堆積在彼此上方，且把相鄰經摺 疊部段（105、107)上的該等記憶體結構（1〇4、1〇6)對 齊、來形成至少一可操作電氣元件（26)。 7·依據申請專利範圍第6項之方法，其中在至少一部段 (105)上的該記憶體結構（104)更包含在該兩部段 (105、107)之至少一個上製造二極體圖型（6〇、62、 65)，阜把該兩部段（105、107)對齊、使得該等二極 體圖型（60、62、65)重合來形成一矩陣（25)之二極體 (26) 〇 8·依據申請專利範圍第6項之方法，其中在該兩部段 (105、107)上的該等記憶體結構（1〇4、ι〇6)被製造來 包括傳導體柵格（1〇4、106)，在該第一部段（105)上 的該等栅格係垂直於在該第二部段（107)上的該等 栅格。 9.依據申請專利範圍第8項之方法，其中在該等第一和 第二部段（105、107)之至少一個的該等傳導體栅格 (104、106)包括於在該等傳導體（134)上的選定點 本紙張尺及適用中國國家標準（CNS) A4規格（210X297公楚) 26 538532 A B c D 六、申請專利範圍 (132)處之橫截面積上改變的傳導體Gy)。 1〇·依據申請專利範圍第6項之方法，其中至少兩摺疊線 (151、152)被製造在該基體（150)上、來提供能夠摺 疊成一經堆積層組態的至少三分立部段（153、154、 155)。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 27