TW520514B - Circuit and method of qualification test for non-volatile memory - Google Patents
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Description
520514 76 7 4twf . doc/006 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(() 本發明是有關於一種非揮發性記憶體之驗證電路與方 法,且特別是有關於一種具有陷阱層(trapping)之非揮發性 記憶體的可靠性驗證(Qualification test)方法與電路。 非揮發性記憶體(non-volatile memory) ’例如快閃記憶 體(Flash),一般目前使用的閘極結構爲具有控制閘極與浮 置聞極,其中控制閘極用來接收控制記憶胞動作的電壓, 浮置閘極則用來儲存電荷。在此種架構下’因爲浮置閘極 爲如多晶矽所製成的導體’因此對記憶胞進行程式時,被 注入到浮置閘極的電子會均勻分布於浮置閘極中。故而此 種具浮置閘極結構的記憶胞僅能做一個位元的記憶。之 後,利用絕緣體來取代浮置閘極的記憶胞結構便被提出 來。利用絕緣體來束縛電子時’可以讓電子被局部束縛, 故而可以達到兩位元的記憶儲存’使得記憶胞的使用效率 更爲提筒。 請參考第1圖,其繪示可以儲存兩位元之具有陷阱層 的非揮發性記憶體之結構剖面示意圖。如第1圖所示,在 基底具有做爲記憶胞之源極18與汲極16的離子摻雜。基 底上方則具有閘極結構,閘極結構可以爲一種氧化物10/ 氮化物12/氧化物14(oxide/nitride/oxide)結構。其中氮化物 層12用來做爲捕獲電子的陷阱層。在此,通道熱電子注 入(channel hot electron injection)與帶對帶熱電洞注入(band-to-band hot hole injection)分別用來對記憶胞進行程式 (program)與抹除(erase)程序。 由於陷阱層12爲非導體(絕緣層),所以當電子被吸引 3 ^紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ' 一 (請先閱讀背面之注意事項再填寫本頁) .f
一I ϋ I n II n ϋ —ϋ I ί n ϋ ϋ ϋ ϋ n n I ϋ I n ·ϋ ϋ 1 n ϋ n m l n 1 ϋ I 520514 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(1 ) 進去時,便會被侷限於記憶胞之汲極側或源極側。亦即, 當施加程式電壓於閘極與汲極’而源極施加〇v之電壓時, 閘極-汲極側便會產生大的電場,將電子吸入至陷阱層的 汲極側並且束縛於其中。反之’當施加程式電壓於閘極與 源極,而汲極施加ον之電壓時,閘極-源極側便會產生大 的電場,將電子吸入至陷阱層的源極側並且束縛於其中。 藉此,可以做到兩位元的儲存方式,亦即第1圖所標示之 位元1與位元2之位置。
Vg(V) VS(V) vd(V) vb(V) 程式 位元1 10 4 0 0 (program) 位元2 10 0 4 0 抹除 位元1 -3 +5 浮置 0 (erase) 位元2 -3 浮置 +5 0 讀取 位元1 2.75 0 1.6 0 (read) 位元2 2.75 1·6 0 0 表一 此種記憶胞可以藉由將電子注入絕緣層12後,以改 變記憶胞的臨界電壓(threshold voltage,Vt)。然而,記憶 胞在經過程式/抹除週期(program/erase cycle,P/E cycle)後, 已程式狀態(programmed state)的臨界電壓會隨著保持時間 0*etent1〇n time)的增加而降低。臨界電壓的降低會造成漏電 流(leakage curren〇的增加,並且會使得記憶胞的記憶資訊 失效。例如,原來在超過某臨界電壓爲狀態“〇”的情形時, 4 本紙張尺度^中 χ 297$ρ--- (請先閱讀背面之注意事項再填寫本頁) l I n ϋ n ·1 ϋ 一:0、» I ϋ ϋ H ϋ ϋ ϋ I I n H ϋ — 1· I I H ϋ H I ϋ H ϋ ϋ n i ϋ I ϋ I ϋ · A7 520514 ^^74twf . doc/006 ___ B7 ^-- 五、發明說明(>) 會因爲臨界電壓的降低,而無法分辨出狀態“i”或狀態“〇,,· 亦即,記憶胞所儲存的資訊無法被正確的讀出。 因此,爲了能夠確保在記憶胞生產後,到經過封裝後 的產品到達用戶的手中,記憶體可以長期地被使用而不金 失效,於是便需要進行測試,來確保經過長期的保持時^ 後,即使臨界電壓降低,仍然在正常操作範圍,而不會失 效。然而,由於測試時間有限,如何運用測試方法來正確 且有效預測記憶胞的生命期(life time),便成爲—重要的工 作。 爲此,本發明利用具有絕緣陷阱層之非揮發性記憶體 的物理特性,提出有效的驗證方法與裝置,其爲一種加速 測試,使得在短的測試時間之內,可以預估未來記憶胞的 使用生命期。 因此,本發明係提出一種非揮發性記憶體之可靠性驗 證方法與裝置,其爲一種加速性測試,利用在一段測試時 間內,判斷記憶胞陣列是否可在預定的生命期內正常工 作。 本發明係提出一種非揮發性記憶體之可靠性驗證方 法。首先,決定程式電壓對與記憶胞陣列生命期之間的一 關係曲線。接著預估該記憶胞陣列在預定生命期的一程式 電壓。從該關係曲線,求得對應該預定生命期的該程式電 壓之加速測試程式電壓與測試時間,以加速程式電壓,連 續在測試時間之內進行測試。對記憶胞陣列中之所有記憶 胞進行已程式記憶狀態的驗證,並判斷記憶胞陣列中所有 5 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 一-0、 I H ϋ I I ·1 n I ϋ — ϋ n n I» ϋ n ϋ n ϋ ϋ n n I ϋ ϋ ϋ 本纸張尺度適用中國國家標準(CNS)A4 €_(21〇χ 297公爱) 經濟部智慧財產局員工消費合作社印製 520514 五、發明說明(+) 記憶胞在經過該測試時間後,是否均維持在該已程式狀 態。其中當記憶胞陣列中之所有記憶胞均維持在已程式狀 態時,則判斷爲記憶胞陣列具有生命期;當記憶胞陣列中 之部分記憶胞沒有維持在已程式狀態時,則判斷爲記憶胞 陣列不具有該生命期。 本發明更提出一種非揮發性記憶體之可靠性驗證電 路,用以測試一記憶胞陣列,其中記憶胞陣列具有複數個 記憶胞,以複數列與行排列構成,其中各列耦接到一字元 線驅動器,且各行耦接到一位元線偏壓電路,非揮發性記 憶體之可靠性驗證電路包括一程式電壓驗證控制單元,耦 接到記憶胞陣列,用以對各記憶胞進行已程式狀態的控制 與驗證。 藉由上述之加速驗證方法與電路,其利用加速測試的 程式電壓,在預定的測試時間之內,對所有記憶胞進行測 試。經過預定時間之後,隨之驗證所有記憶胞是否均可以 被驗證在程式化的狀態。若是,則可以得知在一實際的程 式電壓下,其記憶胞均被確認可以在預定的生命期之內正 常工作。藉此,以達到可靠性驗證的目的。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂, 下文特舉較佳實施例,並配合所附圖式,作詳細說明如下: 圖式之簡單說明: 弟1 si ’其繪不可以儲存兩位兀之具有陷阴:層的非揮 發性記憶體之結構剖面示意圖 第2圖繪示在各種不同的程式電壓(Vtpgm)T,臨界電 6 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁) ^ffj I n ϋ I I ϋ ϋ I ϋ h — ϋ I I ϋ -ϋ ϋ H ϋ ί n n n 520514 經濟部智慧財產局員工消費合作社印製 574twf-^〇c/006 五、發明說明(f) 壓Vt與保持時間之間的關係; 第3圖繪示在不同的程式電壓下,漏電流與保持時間 之間的關係; 第4圖係繪示程式電壓與記憶胞生命期之間的關係不 意圖; 、 第5圖係繪示本發明之非揮發性記憶體之可靠性驗證 方法的一個流程示意圖;以及 第6圖繪示實施本發明之非揮發性記憶體之可罪性驗 證方法的一個電路範例示意圖。 標號說明: 10氧化物層12氮化物層 14氧化物層16/18汲極/源極 20記憶胞陣列 30列位址解碼器 32字元線驅動器 40位元線偏壓電路 42行位址解碼器 50程式電壓驗證控制單元 S100〜S112本發明之方法的流程步驟 實施例 首先,請參考第2圖。第2圖繪係示在各種不同的程 式電壓(Vt program)Vtpgm下,臨界電壓Vt與保丨寸時間之 間的關係。例如,當Vtpgm爲5.92V時,隨著保持時間從 8小時增加到900小時,其臨界電壓Vt從約4.75V降至約 3.75V。從第2圖可以很容易的看出,臨界電壓Vt的變化 與保持時間的關係是呈現對數關係,且約爲線性,並隨著 保持時間的增加,臨界電壓Vt會隨之下降。 7 本紙張尺度適用中國國家標準(CNS)A4規烙(2〗〇χ 297公髮) (請先閱讀背面之注意事項再填寫本頁) · n ϋ I n ·1· ϋ —al I n n d n an ft— >ϋ ϋ ϋ n ϋ I n I n n I i .^1 ϋ ϋ n 520514 7674twf.doc/006 A7 B7 五、發明說明(έ)) 除此之外,以第2圖爲例,臨界電壓的變化率和程式 電壓相關性低,約爲下式所示: dv 命〇14,_ 因此,在相同的判斷準則(failure criteria)之下,例如以 Vt=2.5V爲判斷標準時,越高的程式電壓Vtpgm,其對應 的生命期就越長。判斷準則代表當臨界電壓低於此値時, 便不能分辨出記憶胞中所儲存資料係在狀態“0”,亦即, 記憶胞爲失效。 如第2圖所示,例如當程式電壓Vtpgm爲4.2V時, 圖上的臨界電壓從約3.5V降至約2.7V。亦即,在保持時 間到接近1000小時時,其臨界電壓Vt已經接近失效判斷 準則2.5V。也就是說當程式電壓Vtpgm爲4.2V時,其生 命期約只有1〇〇〇小時。反之,當程式電壓Vtpgm爲5.92V 時,圖上的臨界電壓從約4.75V降至約3.75V。此時離臨 界電壓失效的邊界還差很遠,亦即其生命期遠大於當程式 電壓Vtpgm爲4.2V時的條件。 第3圖繪示在不同的 程式電壓下,漏電流與保持時間之間的關係。第3圖係繪 示在不同的程式電壓下(Vtpgm=2.91〜3.7V),偵測記憶胞的 漏電流Ir (μΑ)。在第3圖中係以漏電流Ιι*=0.5μΑ(圖中標 示II)做爲記憶胞失效的判斷準則。亦即,當漏電流超過 Ιι*=0.5μΑ時,便不能分辨記憶胞的儲存狀態爲“0”。此外, 標線I係代表10年的產品(記憶胞)生命期。
如第3圖所示,其可以明顯看出程式電壓Vtpgm越大 的話,其對應的保持時間就越長。以程式電壓Vtpgm=2.91V 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 丨费 經濟部智慧財產局員工消費合作社印製
• I I n ϋ ϋ ϋ I I I «I ί I n I I n an ϋ n ϋ ϋ ϋ ϋ ϋ ϋ n n n ϋ n n I ^__II 經濟部智慧財產局員工消費合作社印製 520514 7674twf.doc/006 A7 _ B7 發明說明(η ) 爲例,在保持時間到達1小時後,它的漏電流便超過〇.5μΑ 的標準,而使記憶胞失效。以程式電壓Vtpgm=3.29V爲例, 在保持時間到達約100小時後,它的漏電流便超過〇.5μΑ 的標準,而使記憶胞失效。而程式電壓Vtpgm=3.70V爲例, 在保持時間到達曲線I之10年生命期限後,它的漏電流仍 未超過0·5μΑ的標準。亦即’當程式電壓Vtpgm=3.70V, 其記憶胞的生命期可以超過10年。 第4圖係繪示程式電壓與記憶胞生命期之間的關係示 意圖。第4圖係結合第2圖與第3圖之結果。從第4圖可 以看出記憶胞的生命期(保持時間)與程式電壓Vtpgm之間 大致上爲一線性關係。本發明即要使用此圖來進行記憶胞 之加速驗證。所謂的加速驗證即利用一加速測試的程式電 壓Vta,在一預定的測試時間之內,對所有記憶胞進行測 試。經過該預定時間之後,隨之驗證所有記憶胞是否均可 以被驗證保持在程式化的狀態。若是,則可以得知在一較 高的程式電壓Vtp下,其記憶胞均被確認可以在預定的生 命期之內正常工作。 如第4圖所示,因爲記憶胞的生命期(保持時間)與程 式電壓Vtpgm之間大致上爲一線性關係’所以當想使用圖 中之程式電壓Vtp來對記憶胞程式,並使其具有預定的生 命期(標線I)時,其會分別對應到一個較低的程式電壓vta 與一測試時間(標線Π)。 例如,以第4圖爲例,當記憶胞在未來要以程式電壓 Vtp爲3.6V來程式,使其具有1〇5小時(約1〇年)的生命期’ 9 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注音?事項再填寫本頁)
-· I---丨丨丨訂·丨丨丨丨_|·線II 經濟部智慧財產局員工消費合作社印製 520514 五、發明說明(》) 便可以利用第4圖之關係曲線的斜率,來找到一個加速測 試程式電壓Vta(3.3V),且該加速測試程式電壓Vta對應到 一個測試時間1〇3小時。 因此,在進行記憶胞的可靠性驗證(quallflcation test) ’ 亦即驗證記憶胞是否可以具有預估的生命期時,便可以將 程式化至加速測試程式電壓Vta(3.3v)記憶胞,並且經過測 試時間103小時。對所有的記憶胞進行驗證工作,以判斷 所有記憶胞是否均可以被驗證在已程式狀態。若是的話’ 也就是所有的記憶胞在vta==3.3v的情形下,經過1〇3小時 後,其記憶狀態均爲可以被驗證爲正常,而非失效。 此外,因爲第4圖中所呈現的生命期(保持時間)與程 式電壓Vtpgm之間大致上爲一線性關係,因此便可以得到 當記憶胞在未來利用程式電壓Vtpgm爲3.6V時,其記憶 胞可以滿足10年產品生命期的標準。 因此,利用上述的方法,便可以在短時間之內,以較 低的程式電壓來預估記憶胞在較高的電壓是否可以具有預 定的產品生命期。 第5圖係繪示上述之方式的一個流程示意圖。首先, 步驟S100係決定程式電壓Vtpgm與記憶胞產品的生命期 之間的關係曲線。例如,第4圖所示的關係圖。 步驟S102係預估記憶胞在一預定生命期的程式電壓。 例如,第4圖所示,生命期爲1〇年時,程式電壓vtpgm 爲3.6V。之後,步驟S104係從步驟S100所得到的曲線中, 求得對應程式電壓Vtpgm的加速測試程式電壓vta與測試 本紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公爱) --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 520514 7 67 4 twf . doc/Ο 0 6 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(9 ) 時間。例如,Vta=3.3V且測試時間爲1000小時。 接著步驟S106係以Vta=3.3V之加速測程式試電壓, 連續在測試時間1000小時之內進行測試。經過1000小時 後,便在步驟S108對所有的記憶胞進行記憶胞之記憶狀 態的驗證,並判斷是否所有的記憶胞在經過1000小時的 測試後,已程式狀態是否均可以維持。 當所有的記憶胞經過1000小時的測試後,仍然維持 在已程式狀態時,則可以在步驟S110得到所有記憶胞在 經過程式電壓vtpgm的程式化後,可以具有10年以上的 生命期。反之,當記憶胞經過1000小時的測試後,有部 分記憶胞無法維持在已程式狀態時,則可以在步驟S112 得到所有記憶胞在經過程式電壓Vtpgm的程式化後,無法 具有1〇年以上的生命期。 綜上所述,利用前述的加速驗證方法,可以正確且有 效地預估產品的生命期。 第6圖繪示實施本發明之非揮發性記憶體之可靠性驗 證方法的一個電路範例示意圖。如第6圖所示,其繪示一 個快閃記憶體陣列20,而其中只繪出一個記憶胞Μ做代 表。熟悉此技藝者當知記憶體陣列20係由複數個記憶胞 以複數行(位元線,連接同一行記憶體之源極)與列(字元 線,連接同一列記憶體之閘極)方式交錯排列而成。字元 線驅動器(word line dnver)32,耦接到每一條字元線WL, 用以提供程式、抹除與讀取電壓到記憶胞的閘極。列位址 解碼器(row decode〇30,耦接到字元線驅動器32,用以接 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂---------f ----------------------- 經濟部智慧財產局員工消費合作社印製 520514 7674twf.doc/006 A7 B7 五、發明說明(π ) 收一*列位址後,將其解碼後,傳送到字元線驅動器3 2,之 後再由字元線驅動器3 2驅動連接在被選擇列位址(字兀線) 上的記憶胞。位元線偏壓電路(bit line bias circuit) 40,稱 接到每一條位元線BL,用以提供程式、抹除與讀取電壓 到記憶胞的源極。行位址解碼器(column decoder)42,親接 到位兀線偏壓電路40 ’用以接收一行位址後,將其解碼後, 傳送到位元線偏壓電路40;之後再由位元線偏壓電路40 提供偏壓給連接在被選擇行位址(位元線)上的記憶胞。 程式電壓驗證控制單元50,耦接至記憶體陣列20, 用以驗證記憶體陣列20中每一個記憶胞的已程式狀態。 如前所述之方法,藉由程式電壓驗證控制單元50來控制 記憶體陣列20中每一個記憶胞的已程式狀態爲加速測試 程式電壓Vta。當所有的記憶胞經過測試時間的測試後, 仍然維持在已程式狀態時,則可以得到所有記憶胞可以具 有預估之長期的生命期。反之,當記憶胞經過測試時間的 測試後,有部分記憶胞無法維持在已程式狀態時,則得到 所有記憶胞在無法具有預估之長期的生命期。 綜上所述·,雖然本發明已以較佳實施例揭露如上,然 其並非用以限定本發明,任何熟習此技藝者,在不脫離本 發明之精神和範圍內,當可作各種之更動與潤飾,因此本 發明之保護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁) · I H ϋ I I I ϋ 一-ov · I I ϋ I I n I I — — — — — — — — — — — — — — — — — — — — — —
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 520514 A8 DO 7674twf.doc/〇〇6 C8 __ D8 六、申請專利範圍 1· 一種非揮發性記憶體之可靠性驗證方法,包括: 決定一程式電壓與記憶胞陣列生命期之間的一關係曲 線, 預估該記憶胞陣列在一預定生命期的一程式電壓 從該關係曲線,求得對應該預定生命期的該程式電壓 之一加速測試程式電壓與一測試時間; 以該加速測試電壓,連續在該測試時間之內進行測 試;以及 對該記憶胞陣列中之所有記憶胞進行一已程式記憶狀 態的驗證,並判斷是否該記憶胞陣列中所有記憶胞在經過 該測試時間後,是否均維持在該已程式狀態, 其中當該記憶胞陣列中之所有記憶胞均維持在該已程 式狀態時,則判斷爲該記憶胞陣列具有該生命期;當該記 憶胞陣列中之部分記憶胞沒有維持在該已程式狀態時,則 判斷爲該記憶胞陣列不具有該生命期。 2·如申請專利範圍第1項所述之非揮發性記憶體之可 靠性驗證方法,其中該程式電壓對與記憶陣胞列生命期之 間的該關係曲線係大致爲線性。 3·—種非揮發性記憶體之可靠性驗證方法,包括: 依據一程式電壓對記憶胞陣列之生命期之關係,預估 該記憶胞陣列在一預定生命期的一程式電壓; 求得對應該預定生命期的該程式電壓之一加速測試程 式電壓與一測試時間; 以該加速測試程式電壓,連續在該測試時間之內進行 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁)520514 A8 B8 7674twf.d〇c/〇〇6 C8 -- D8 夂、申請專利範圍 測試;以及 對該記憶胞陣列中之所有記憶胞進行一已程式記憶狀 態的驗證,並判斷是否該記憶胞陣列中所有記憶胞在經過 該測試時間後,是否均維持在該已程式狀態。 4·如申請專利範圍第3項所述之非揮發性記憶體之可 靠性驗證方法,其中該程式電壓對與記憶胞陣列生命期之 關係係大致爲線性。 5.—種非揮發性記憶體之可靠性驗證電路,用以測試 一記憶胞陣列,其中該記憶胞陣列具有複數個記憶胞,以 複數列與行排列構成,其中各該列耦接到一字元線驅動 器,且各該行耦接到一位元線偏壓電路,該非揮發性記憶 體之可靠性驗證電路包括: 一程式電壓驗證控制單元,耦接到該記憶胞陣列,用 以對各該些記憶胞進行一已程式狀態的控制與驗證。 6· —種具有可靠性驗證電路之非揮發性記憶體電路, 包括: 一記憶胞陣列,具有複數個記憶胞,以複數列與行排 列構成; 一字元線驅動電路,耦接至各該些列,用以驅動各該 些列; 一位元線偏壓電路,耦接至各該些行,用以驅動各該 些行;以及 一程式電壓驗證控制單元,耦接到該記憶胞陣列,用 以對各該些記憶胞進行一已程式狀態的控制與驗證。 14 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------f (請先閱讀背面之注意事項再填寫本頁) 訂---------線丨 經濟部智慧財產局員工消費合作社印製 -n ϋ H ϋ n n >1 n ϋ n n n ϋ n I n n n I, n .
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW090118850A TW520514B (en) | 2001-08-02 | 2001-08-02 | Circuit and method of qualification test for non-volatile memory |
US09/945,289 US6563752B2 (en) | 2001-08-02 | 2001-08-30 | Qualification test method and circuit for a non-volatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW090118850A TW520514B (en) | 2001-08-02 | 2001-08-02 | Circuit and method of qualification test for non-volatile memory |
Publications (1)
Publication Number | Publication Date |
---|---|
TW520514B true TW520514B (en) | 2003-02-11 |
Family
ID=21678941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090118850A TW520514B (en) | 2001-08-02 | 2001-08-02 | Circuit and method of qualification test for non-volatile memory |
Country Status (2)
Country | Link |
---|---|
US (1) | US6563752B2 (zh) |
TW (1) | TW520514B (zh) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6953730B2 (en) * | 2001-12-20 | 2005-10-11 | Micron Technology, Inc. | Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics |
US7154140B2 (en) * | 2002-06-21 | 2006-12-26 | Micron Technology, Inc. | Write once read only memory with large work function floating gates |
US6996009B2 (en) * | 2002-06-21 | 2006-02-07 | Micron Technology, Inc. | NOR flash memory cell with high storage density |
US6970370B2 (en) * | 2002-06-21 | 2005-11-29 | Micron Technology, Inc. | Ferroelectric write once read only memory for archival storage |
US7193893B2 (en) * | 2002-06-21 | 2007-03-20 | Micron Technology, Inc. | Write once read only memory employing floating gates |
US6804136B2 (en) * | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
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---|---|
US20020036939A1 (en) | 2002-03-28 |
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