經濟部智慧財產局員工消費合作社印製 478012 Α7 Β7 五、發明說明（1) 發明背景 本發明有關半導體裝置及其製造方法，尤係關於使用 M〇S電晶體之比較器電路。 相關技術說明 習知常用有Μ〇S電晶體之比較器，並使用擴大通道 長度及通道寬度之Μ〇S電晶體，取得偏離電壓値小之比 較器。 但習知有Μ〇S電晶體之比較器問題爲利用機構增加 M〇S電晶體之通道寬度及通道長度，使偏離電壓小，但 比較器佔據表面積太大。 發明槪述 本發明一目的提供之比較器表面積小，偏離電壓小， 使用習知Μ〇S電晶體之比較器辦不到。 爲達以上目的，本發明使用以下機構。 (1 ) Μ〇S電晶體結構之比較器中，負載側之 Μ〇S電晶體之互電感小於微分側Μ〇S電晶體之互電感 〇 (2 )以上比較器之負載側之Μ 0 S電晶體之移動性 小於微分側之移動性。 (3 )以上比較器之負載側之Μ〇S電晶體之通道區 之雜質濃度高於微分側之Μ〇S電晶體中雜質濃度。 (4 )以上比較器之負載側之Μ 0 S電晶體之門檻電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4 - -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 478012 Α7 Β7 五、發明說明（2 ) 壓高於微分側之Μ〇S電晶體之門檻電壓。 (請先閱讀背面之注意事項再填寫本頁) (5 )以上比較器之負載側之Μ〇S電晶體之閘氧化 膜厚度厚於微分側之Μ 0 S電晶體之閘氧化膜厚度。 (6 )以上比較器之負載側之Μ 0 S電晶體爲ρ式電 晶體，微分側Μ〇S電晶體爲η式電晶體。 (7 )以上比較器之負載側之MO S電晶體爲η式電 晶體，微分側之Μ〇S電晶體爲ρ式電晶體。 (8 )引入以上MO S電晶體之通道區之雜質爲磷。 (9 )引入以上Μ〇S電晶體之通道區之雜質爲砷。 (1 0 )引入以上MO S電晶體之通道區之雜質爲硼 〇 (1 1 )引入以上Μ〇S電晶體之通道區之雜質爲 B F 2。 (1 2 )引入以上MO S電晶體之通道區爲二以上雜 質。 (.1 3 )僅有比較器之負載側之Μ 0 S電晶體包含未 與基片中之源擴散與汲擴散重疊之閘電極。 經濟部智慧財產局員工消費合作社印製 (14) 第二導通式井區在第一導通式矽半導體基片 ，負載側之Μ〇S電晶體在第二導通式井區中’微分側之 M〇S電晶體在第二導通式井區外。 (15) 第二導通式井區在第一導通式矽半導體基片 中，微分側之Μ〇S電晶體在第二導通式井區中’負載側 之Μ〇S電晶體在第二導通式井區外。 (16) 第二導通式井區及第二導通式井區在第一導 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 478012 A7 __B7__ 五、發明說明（3 ) 通式矽半導體基片中，微分側及負載側Μ 0 S電晶體在各 井中。 (1 7 ) —種半導體裝置之製法，其中成爲負載電晶 體之Ρ式電晶體及成爲微分側電晶體之η式電晶體分別在 半導體基片表面之η式半導體區及ρ式半導體區中，並集 積成CM〇S半導體裝置，方法包含步驟爲： 形成閘絕緣膜在半導體基片表面上； 形成矽薄膜在閘絕緣膜上； 使用雜質擴散爐，引入η式雜質至半導體區矽薄膜； 選擇地蝕刻矽薄膜並形成閘電極在閘絕緣膜上； 以Ρ式雜質離子注入η式半導體區表面，使用閘電極 爲罩，形成源及汲區； 以η式雜質磷離子注入ρ式半導體區表面，使用閘電 極爲罩，形成源及汲區；及 於9 0 0 °C至1 0 5 0 °C之間熱處理而活化源及汲區 0 (1 8 ) —種半導體裝置之製法，其中成爲負載電晶 體之P式電晶體及成爲微分電晶體之η式電晶體分別形成 在半導體基片表面之η式半導體區及ρ式半導體區中，並 集積成CM〇S半導體裝置方法，包含步驟爲： 形成閘絕緣膜在半導體基片之表面上； 以雜質之離子注入η式半導體表面而形成通道摻入區 以雜質之離子注入P式半導體表面而形成通道摻入區 --------I I --------^ , — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 478012 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4 ) > 形成矽薄膜在閘絕緣膜上； 使用雜質擴散爐引入η式雜質至半導體區薄矽膜； 選擇地蝕刻薄矽膜並形成閘電極在閘絕緣膜上； 以Ρ式雜質離子注入於η式半導體區表面，使用閘電 極爲罩，形成源及汲區； 以η式磷雜質離子注入於ρ式半導體區表面，使用閘 電極爲罩，形成源及汲區；及 於9 0 0至1 0 5 0 °C之間熱處理活化源及汲區。 (19)使用一罩形成η式井層及ρ式井層在半導體 基片中，其中在形成η式井層後形成ρ式井層。 (2 0 )依序在半導體基片上形成氧化矽膜及氮化矽 膜； 以光罩程序選擇地除去氮化矽膜，定出η井層之區； η式雜質離子注入半導體基片； 氧化矽膜形成在已除去氮化矽膜之η井區； 除去氮化矽膜，定出ρ井層之區； ρ式雜質注入半導體基片；及 對半導體基片處理，擴散並活化雜質。 圖式簡要說明 圖1爲本發明第一例之半導體裝置之比較器電路圖， 以η式電晶體爲微分電晶體，Ρ式電晶體爲負載電晶體； 圖2爲本發明第六例之半導體裝置之比較器電路圖， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------裝 ---I— I— 訂—--— I — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478012 A7 一__B7__ 五、發明說明（5 ) 以P式電晶體爲負載電晶體，η式電晶體爲微分電晶體； 圖3 Α至3 G爲本發明第一例之半導體裝置之比較器 電路之Μ〇S電晶體製法程序圖； 圖4爲本發明第一例之半導體裝置之比較器電路之 Μ〇S電晶體成品狀態； 圖5爲本發明第一例之半導體裝置之比較器電路之 Μ〇S電晶體之示—意截面圖； 圖6爲二種以上通道雜質時V Τ Ρ與硼通道劑量間之 關係； 圖7爲二種以上通道雜質時V Τ Ν與磷通道劑量間之 關係； 圖8顯示通道劑量與移動性之關係； 圖9 Α及9 Β顯示本發明第二例之半導體裝置製法程 序圖； 圖10顯示就各N井濃度於VTR與BF2通道劑量之 關係； 圖11顯示就各P井濃度於VTN與BF2通道劑量之 關係； 圖1 2顯示就溫度之非飽和度與移動性之關係； 圖1 3 A至1 3 C顯示本發明第四例之半導體裝置製 法之程序圖； 圖14爲本發明第五例半導體裝置之比較器電路之 M〇S電晶體示意截面圖及比較器電路以外之電路； 圖1 5A至1 5 C爲本發明第五例之半導體裝置程序 -----------裝------ —訂！-- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 - 478012 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6 ) 圖； 圖1 6A至1 6C爲圖1 5A至1 5C之後程序圖； 圖1 7A至1 7D爲圖1 5A至1 6 C之後程序圖； 及 圖1 8爲本發明第五例中半導體裝置之電路成品狀態 〇 符號說明 1 0 1 電 源 端 子 1 0 2 P 式 電 晶 體 1 0 3 P 式 電 晶 體 1 0 4 輸 出 端 子 1 0 5 基 準 電 壓 端子 1 0 6 輸 入 端 子 1 0 7 η 式 電 晶 體 1 0 8 η 式 電 晶 體 1 0 9 接 地 端 子 2 0 1 基 片 2 0 2 η 井 層 2 0 3 氧 化矽 膜 2 0 4 氮 化矽 膜 2 0 5 光 阻 劑 2 0 6 場 氧 化 膜 2 0 7 氧 化 膜 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） -9- --I--I I I I I I Aw ^ ills — — — — — — — — — (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478012 A7 _______B7____ 五、發明說明（7 ) 208 多矽晶 210 閘電極 較佳實施例詳細說明 本發明半導體裝置中，使用Μ〇S電晶體完成精度高 之比較器’表面積小，且偏離電壓小。 參考附圖於下說明本發明較佳實施例。 圖1電路圖之比較器結構爲二ρ式電晶體1 〇 2及 1 0 3作爲負載電晶體，二η式電晶體1 〇 7及1 0 8爲 微分電晶體’所構成爲一電源端子1 0 1，一輸出端子 104，一基準電壓端子105，一輸入端子106，及 一接地端子1 0 9。固定電位提供至基準電壓端子1 〇 5 。若供至輸入端子1 0 6之電位小於供至基準電壓端子 1 0 5之電位，輸出端子1 〇 4則輸出供至電源端子 1 0 1之電位。另者，若供至輸入端子1 0 6之電位大於 供至基準電壓端子1 0 5之電位，則輸出端子1 0 4輸出 供至接地端子1 0 9之電位。此輸出改變稱爲反向。若作 爲負載電晶體之Ρ式電晶體1 0 2及1 0 3大小相同，而 作爲微分電晶體之η式電晶體1 〇 7及1 0 8大小相同， 而供至基準電壓端子1 0 5之電位等於供至輸入端子 1 0 6之電位，則輸出反向。反向發生之情況亦可能因製 造精度而發生，此時供至基準電壓端子1 〇 5之電位並不 等於供至輸入端子1 0 6之電位。此時二者電位差稱爲偏 離電壓，由以下式子表示： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478012 A7 ___B7____ 五、發明說明（8 ) V 0 f f = V t h + y/~ ((2 Kp/^ Kn)x I Δ V t p I + (/" ( α I β )-l)x(VrCf-Vb.Vlh) (1) 其中爲偏離電壓；AVth爲微分電晶體之n式電晶 體1 0 7及1 0 8之間之門檻電壓（之後爲V t h )之差； △ V t p爲負載電晶體之p式電晶體1 0 2及1 0 3間V t h 之差；Κη爲微分電晶體之η式電晶體1 0 7及1 0 8之互 電感；ΚΡ爲負載電晶體之ρ式電晶體1 0 2及1 0 3之互 電感；a爲ρ式電晶體1 0 2及1 0 3之負載電晶體互電 感比；/3爲η式電晶體1 0 7及1 0 8之微分電晶體之互 電感比；爲供至基準電壓端子1 0 5之電位；▽3爲 供至電源電壓端子1 0 1之電位；Vb爲供至接地端子 109之電位；Vth爲η式電晶體107及108之微分 電晶體之V t h ; V t ρ爲ρ式電晶體1 0 2及1 0 3之負載 電晶體之V t h。 · 以上式子（1 )發現如下。P式電晶體1 〇 2及 1 0 3作爲負載電晶體之通道寬度，通道長度及V th彼此 相同。若電流通過P式電晶體1 〇 2 ’即負載電晶體及η 式電晶體107，即微分電晶體，定爲Ιι’而通過Ρ式電 晶體1 0 3，即負載電晶體，及n式電晶體1 〇 8，即微 分電晶體，定爲I 2，則如以下式子表示： 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐〉 · -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 478012 A7 ___2Z______ 五、發明說明（9 )
Il=:Kp(Va-Vref- | Vtp | ) = K n ( V r e f - V b - V t h ^ 2 (2) Ι2=α Kp{Vq-Vdd- I V.p-Δ Vtp | }2 Γ 清先閱讀背面之注意事項再填寫本頁} =：β Kn{ Vin-Vb-(Vth-)Vth)}2 (3)
Vin = Vref-Voff (4)
Vin爲供至輸入端子106之電位。 基本若P式電晶體1 0 2及1 〇 3之負載電晶體之通 道寬度，通道長度及V th彼此相同，而^式電晶體1 〇 7 及1 0 8之微分電晶體之通道寬度，長度及ν th彼此相同 ’則v in = v 時發生反向。若發生偏離電壓，則式子 (4)滿足時有反向。反向時，11=12，故式子（2) 等於式子（3 )。若假設發生偏離電壓，則以式子（4 ) 取代。解出以上式子得到式子（1)。由式子（1) 了解 爲降低偏離電壓，負載電晶體之互電感更小，而微分電晶 體之互電感更大。 經濟部智慧財產局員工消費合作社印製 P式電晶體移動性爲η式電晶體之1 / 2至1 / 3之 間，Ρ式電晶體以電洞爲載子，η式電晶體以電子爲載子 。互電感比例於移動性，負載側使用ρ式電晶體而微分側 使用η式電晶體，比負載側η式電晶體及微分側ρ式電晶 體之結構比較器相比，偏離電壓更小。 圖3 Α至3 G截面圖顯示本發明半導體裝置製法之步 驟。 首先，如圖3A，ρ式矽半導體基片2 0 1表面中形 成一 η井層2 0 2。形成氧化矽膜2 0 3並定圖案爲一定 -12- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 478012 A7 _ B7__ 五、發明說明（1〇)
形狀而在基片表面成一罩，如碟η式雜質以1 〇 〇至 1 8 OK e V加速能量離子注入劑量1 X 1 〇ΐ2至9 X (請先閱讀背面之注意事項再填寫本頁) 1 012原子/ cm3。於1 1 5 0°C熱處理6小時，對離 子注入之磷雜質擴散活化，形成η井層2 0 2如圖所示。 在η井層2 0 2中形成作爲負載電晶體之ρ通道MO S電 晶體，鄰近區形成作爲微分電晶體之η通道Μ 0 S電晶體 。注意不一定須要使用Ρ式矽半導體基片，可用η式矽半 導體基片形成Ρ井區，Ρ式電晶體成爲η式矽半導體基片 中負載電晶體，η式電晶體成爲ρ井區中微分電晶體。 圖3 Β爲場摻入之步驟。首先對氮化矽膜2 0 4定圖 案以蓋住形成電晶體元件之活化區。特別在η井頂上形成 光阻劑2 0 5以疊上氮化矽膜2 0 4。雜質硼以 3 OKeV加速能量離子注入1 X 1 〇13及9 X 1 013原 子/c m2之間，完成場摻入。如圖完成之面積包含元件區 〇 圖3 C再執行所謂L〇C 0 S程序，形成場氧化膜 經濟部智慧財產局員工消費合作社印製 2 0 6包圍元件區。再進行犧牲氧化及除去之程序’淸洗 除去基片表面留下之異物。 圖3 D步驟於H2O環境下於基片表面進行熱氧化’形 成氧化膜。本發明熱氧化在〇2環境9 5 0 °C進行’沈積 3 0 0 A等級之氧化膜。一般須設定熱氧化形成閘絕緣膜 之厚度爲3MV/cm，以保證半導體裝置可靠度。例如 ，以3 0V電源電源處理MOS電晶體，須有1 0 〇 0A 以上之氧化膜厚。 本紙張尺度適用中國國家標準（CNS)A4^格（210 X 297公釐） ΓτΤΊ _ 478012 A7 B7 五、發明說明（ιυ (請先閱讀背面之注意事項再填寫本頁) 如圖3 Ε，以C V D沈積多矽晶2 0 8於閘氧化膜 207上。本發明爲4000Α之多矽晶。多矽晶208 變成η式而形成Μ 0 S電晶體之閘電極2 1 0。利用離子 注入或雜質擴散爐以高濃度注入雜質元件磷至多矽晶 208。每一多矽晶膜厚離子注入之濃度爲2X1 019原 子/ c m 3以上。並非均須令Μ〇S電晶體之閘電極爲η式 ，而利用離子注入或雜質擴散爐以高濃度注入雜質元素硼 而成Ρ式閘電極。 接著除去上一步驟形成之光阻劑2 0 5後，圖3 F步 驟形成η通道Μ 0 S電晶體之源/汲區。光阻劑2 0 5留 下爲η井層2 0 2上之罩，此時亦形成ρ通道Μ〇S電晶 體。使用閘電極2 1 0爲罩，依自行對齊方式離子注入η 式雜質砷，劑量3 X 1 015至5 X 1 019原子/ cm2之 間。在9 0 0至1 0 5 0 °C溫度間進行熱擴散，以活化並 擴散離子注入之雜質。本發明熱擴散於9 5 0 °C於3 0分 鐘。 經濟部智慧財產局員工消費合作社印製 圖3 G步驟形成ρ通道Μ〇S電晶體之源/汲區。此 時光阻劑2 0 5罩住先前形成之η通道Μ 0 S電晶體。以 閘電極2 0 8爲罩，依自行對齊方式將ρ式雜質B F2離子 注入3 X 1 015至5x 1 016原子/ cm2之劑量。 參考圖4說明如金屬接線之程序。圖4爲CM〇S電 晶體之完成狀態。其中形成源/汲區在P通道Μ〇S電晶 體後，除去光阻劑205，在正面沈積BPSG間層膜 2 1 1。以CVD形成間層膜，再於920 °C熱處理約 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478012 經濟部智慧財產局員工消費合作社印製 A7 B7 _ 五、發明說明（12) 7 5分弄平。選擇地蝕刻間層膜，形成接孔連通至源/汲 區及閘電極。再進行接觸軟熔。本發明以8 8 0°C熱處理 約3 0分。再以真空蒸鍍或濺射在整個表面沈積金屬材料 ，之後完成光蝕劑，形成圖案金屬接線2 1 2。最後以表 面保護護213蓋住整個基片。 說明本發明半導體裝置第二例。圖5示意截面圖爲本 發明半導體裝置之P式電晶體，即負載電晶體，及η式電 晶體，即微分電晶體。 η式電晶體之組成爲閘氧化膜3 1 1及多晶矽閘電極 305在ρ式矽半導體基片30 1上，高濃度式擴 散層3 0 4稱爲源及汲形成在閘電極二端處矽基片表面上 1 ，及一通道區307在源與汲之間。再者，Ρ式電晶體 組成爲閘氧化膜3 1 1及多晶矽閘電極3 0 5在矽基片上 ，高濃度式擴散層3 0 3稱爲源及汲形成在閘電極 二端處式井層302表面上，及一通道區306在 源及汲之間。二元件之間形成場氧化膜3 0 8以使隔開。 Ρ式雜質如硼或B F2，或η式雜質如砷或磷，被引入 M〇S電晶體之通道區。若多矽晶閘電極爲η式，將硼或 B F 2 ρ式雜質引入強化式或沈陷式Ρ通道Μ〇S電晶體 之通道區。就η通道Μ〇S電晶體之通道區’強化式引入 硼或B F 2之ρ式雜質，沈陷式則引入砷或磷之η式雜質。 若多晶矽閘電極爲ρ式，強化式將硼或B F 2 η式雜質引 入ρ通道Μ〇S電晶體之通道區，沈陷式時引入砷或磷之 ρ式雜質。將砷或磷之η式雜質引入強化式及沈陷式η通 — — — — — — — — — — ·1111111 ^ ·11111111 AWI (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- 經濟部智慧財產局員工消費合作社印製 478012 A7 B7 五、發明說明（13) 道Μ 0 S電晶體之通道區。負載側之雜質濃度此時高於通 道區微分側之濃度，降低移動性。 此外，可引入二種以上雜質至負載側Μ 0 S電晶體之 通道區而降低移動性，如此必須經常混合ρ式雜質及η式 雜質。如引入一些η式雜質後，引入ρ式雜質。ρ式及^ 式雜質電氣偏離，即使引入大量雜質（Ρ式），可得同樣 特性（門檻電壓）。圖6顯示V Τ Ρ對硼通道劑量之圖。 若VTP爲〇 · 5V，習知（標準）通道雜質（硼） 7 · 47Χ1011 原子/cm2，混入 lxio11 原子/ cm2之磷，引入8 · 84X1011原子/cm2,若混入 2X1011原子/cm2之磷，則引入9 · 57X1011 原子/cm2。換言之，若混入異極性雜質，同樣VTP可 引入許多雜質。圖7顯示V Τ N對硼通道劑量之圖。同樣 地，若混入η式雜質磷，則同一 VTN可引入大量ρ式雜 質。如VTN 0 · 5V時，習知（標準）通道雜質（硼 )2 · 52Χ1011 原子/cm2，混入磷 lxlO11 原 子/cm2，並引入2 · 87X1011原子/cm2,若混 入2X1011原子/cm2之磷，則引入3 · 4〇x 1 0 1 1 原子 / c m 2。 以下說明當引入雜質至MO S電晶體之通道區時，移 動性之改變。圖8顯示將硼及砷引入P式半導體基片之通 道區時，劑量與移動性之關係，硼與基片導電形式相同’ 砷爲導電性之相反形式。隨通道劑量增加，移動性變小° 由此可知將雜質引入通道區，輕易改變移動性。如此藉改 ----------IAW ^--—— — — — — ^» — — — — — 1 — (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- 478012 經濟部智慧財產局員工消費合作社印製 A7 ____Β7 _____ 五、發明說明（14) 變負載側通道雜質濃度高於微分側，負載側Μ 0 S電晶體 之互電感小於微分側MO S電晶體之互電感，故偏離電壓 更小。 圖9 A及9 B顯示本發明第二例之半導體裝置製法。 參考圖9 A及9 B說明構成比較器之CMO S電晶體之通 道摻入層之形成程序。此程序由步驟I開始係與圖3 D者 相同。 如圖9 A所示，步驟I進行通道摻入，以調整成爲負 載電晶體之P通道MOS電晶體之移動性（互電感）。除 形成P通道Μ〇S電晶體之η井層2 0 2外，到處對光阻 劑2 0 5定圖案。然後注入雜質。如注入砷或磷之η式雜 質。 注意亦可注入Ρ式雜質，亦可注入η式雜質及ρ式雜 質二者，.光阻劑2 0 5成爲欲形成η通道MO S電晶體之 鄰近區之罩，雜質並未注入。然後除去先前形成之光阻劑 。其他程序與圖3 Ε至3 G及圖4者相同。若η通道 M〇S電晶體成爲負載電晶體，光阻劑設於形成ρ通道 Μ〇S電晶體之η井層。然後注入雜質。例如，注入硼或 B F 2 Ρ式雜質。注意亦可注入η式雜質，亦可注入η式 及ρ式雜質二者。光阻劑成爲欲形成ρ通道MO S電晶體 之鄰近區之罩，並未注入雜質。 再者，可調整負載電晶體及微分電晶體二者之移動性 (互電感）。說明成爲微分電晶體之η通道MOS電晶體 之通道摻入層之形成程序。如圖9Β，直至步驟I I ，與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------------tr---------· (請先閱讀背面之注意事項再填寫本頁) -17- 478012 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（is) 圖9 A步驟相同。其中，進行通道摻入以調整成爲微分電 晶體之η通道MOS電晶體之移動性（互電感）。除去先 前步驟形成之光阻劑2 0 5後，光阻劑2 0 5罩著形成η 通道MO S電晶體以外之區，並注入雜質，如注入硼或 B F 2 P式雜質。接著除去先前步驟形成之光阻劑，其他 步驟與圖3 E至3 G及圖4相同。注入雜質使負載電晶體 之移動性（互電感）經常大於微分電晶體之移動性（互電 感）。不一定須使用η通道MOS電晶體作爲微分電晶體 〇 若砷爲注入雜質以調整Μ〇S電晶體之移動性（互電 感），在形成閘氧化膜前宜注入雜質。茲說明形成程序。 步驟至圖3 C者均相同，然後形成2 0 0至4 0 0Α等級 之氧化膜。在形成以砷注入之Μ〇S電晶體中之井層外之 區定出光阻劑圖案。然後注入η式雜質砷。光阻劑成爲鄰 近區之罩，鄰近區欲形成無雜質注入之MO S電晶體，而 雜質未注入。然後除去先前步驟形成之光阻劑。其他步驟 與圖3D至3G及圖4者相同。若注入硼，BF2或磷，其 他步驟依序爲圖3 D —圖9 A —圖9 B—*圖3 E至3 G — 圖4 〇 並非必須進行通道摻入以調整Μ 0 S電晶體之移動性 。亦可予以執行以調整門檻電壓。 茲詳述本發明之半導體裝置第三例。成爲負載電晶體 之Ρ式電晶體之門檻電壓較高於成爲微分電晶體之η式電 晶體門檻電壓。圖1 0顯示Ρ式電晶體對通道雜質之圖， 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18- ----------·&--------tr---------Φ (請先閱讀背面之注意事項再填寫本頁) 478012 經濟部智慧財產局員工消費合作社印製 A7 __JB7_____ 五、發明說明（16) 圖1 1顯示η式電晶體對通道雜質之圖。就P式電晶體之 門檻電壓爲0 · 6V，通道雜質須爲6 · 62Χ1011原 子/cm2，若η式電晶體之門檻電壓爲0 · 5V，通道雜 質應爲2 . 87Χ1011原子/cm2。門檻電壓較高時 ，通道雜質量較大。即負載側Μ 0 S電晶體之門檻電壓高 於微分側Μ〇S電晶體之門檻電壓時，偏離電壓更小。此 外，Ρ式電晶體之門檻電壓愈高愈好。圖1 2顯示Ρ式電 晶體對移動性之圖。可知門檻電壓愈高，移動性愈小。
爲使負載Ρ式電晶體之通道區雜質濃度高於微分η式 電晶體通道區之雜質濃度，可令Ρ式負載電晶體在集中η 式井區。就數η井濃度，圖1 0顯示VTP對通道雜質量 之圖。例如，VTP 0 · 5V時，η井爲2Χ1012原 子/ cm2時通道雜質（硼）爲6 · 44x 1 011原子/ cm2，3X1012 原子/cm2 時爲 7 · 47X1011 原子/cm2，而6X1012原子/cm2時爲9 · 57X 1 011原子/cm2。隨η井濃度增加，通道雜質量變大 〇 若負載Ρ式電晶體之移動性小於η式微分電晶體之移 動性，則可形成井區在負載ρ式電晶體及微分η式電晶體 。η式電晶體通道區之雜質濃度於此時可極不同於ρ式電 晶體通道區之雜質濃度。就各Ρ井濃度，圖8顯示VTN 對通道雜質量之圖。如VTN爲〇 · 45 , ρ井爲4Χ 1012原子/cm2時，通道雜質量爲2 · 34Χ1011 原子/cm2，而6xi〇12原子/cm2時爲1 · 99x 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- --I--------AW ^ ·1111111 ^- — — — —— —1— (請先閱讀背面之注意事項再填寫本頁) 478012 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（17) 1 011原子/cm2。故p井濃度愈高，通道雜質量更小 ，差異更大。 並非均須令負載側之Μ〇S電晶體在井區。使用η式 基片，形成Ρ式井，成爲負載電晶體之Ρ式電晶體可形成 在η式矽半導體基片內，而成爲微分電晶體之η式電晶體 可在Ρ式井內。如此，成爲負載電晶體之Ρ式電晶體中通 道區雜質濃度經常高於成爲微分電晶體之η式電晶體通道 區者。 茲詳述本發明半導體裝置第四例。負載側電晶體之閘 氧化膜厚大於微分側Μ 0 S電晶體者，使偏離電壓更小。 互電感比於閘氧化膜厚。故閘氧化膜厚厚時，互電感變小 。半導體基片整個表面上形成厚1 5 0Α之氧化膜，之後 選擇地蝕刻將形成微分側Μ 0 S電晶體區中氧化膜，再於 基片整個氧化面上形成厚2 0 0 Α之氧化膜。故微分側 M〇S電晶體之閘氧化膜厚成爲最後氧化之2 0 0 A膜厚 ，而閘氧化膜厚1 50 + 200A，在300A等級，係 爲負載側Μ〇S電晶體形成，而負載側Μ〇S電晶體之互 電感可小於微分側電晶體者。 圖1 3Α至1 3 C顯示本發明第四例之半導體裝置製 法。參考圖1 3Α至1 3C說明構成比較器之CMOS電 晶體之氧化膜形成過程。至圖1 3 A之步驟與圖3 C者相 同，圖1 3 A中在H2〇環境對基片表面之熱氧化而沈積氧 化膜。 之後步驟B時，以C V D沈積光阻劑2 0 5在η井層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- --------I I I--— — — — — — — — — — — — — I (請先閱讀背面之注意事項再填寫本頁) ο 8 7 A7 __B7 _ 一 五、發明說明（]8) (請先閱讀背面之注意事項再填寫本頁) 2 〇 2，其中形成將成爲負載側電晶體之P通道M〇S電 晶體，對光阻劑2 0 5定圖案’並蝕刻成爲微分電晶體之 η通道Μ〇S電晶體上之氧化膜4 0 1。 接著除去先前步驟形成之光阻劑2 0 5 ’圖1 3 Β步 驟以熱處理形成氧化膜。此氧化膜在8 0 0°C之〇2/Η3 環境形成1 5 0Α厚，進行蝕刻，再於9 5 0 °C之〇2環境 形成200A氧化膜。結果，P通道MOS電晶體之閛氧 化膜402爲300A，而η通道MOS電晶體之閘氧化 膜 401 爲 200Α。 注意並非均須令閘氧化膜在形成Ρ通道Μ 0 S電晶體 之η井爲厚。若以η通道Μ〇S電晶體爲負載電晶體，光 阻劑在基片上或形成η通道MO S電晶體之井層上定圖案 ，並蝕刻成爲微分電晶體之Ρ通道MO S電晶體上之氧化 膜。 經濟部智慧財產局員工消費合作社印製 茲詳述本發明半導體裝置第五例。圖1 4示意截面圖 爲MO S電晶體，構成比較器電路4 0 1在電源供應I C ，L CD控制器內，並有關比較器電路以外之電路4 0 2 之Μ〇S電晶體。 比較器電路4 0 1之結構爲微分側η式Μ 0 S電晶體 及負載側Ρ式Μ 0 S電晶體。微分側η式Μ 0 S電晶體 4 0 4包含位於閘電極3 0 5二側之側隔件4 1 2，在側 隔件下方的基片中之低濃度擴散層（η — LDD) 409 ，及低濃度擴散層4 0 9側上稱爲源及汲之高濃度擴散層 (Ν+擴散層）304。可得所謂η式LDD電晶體。比較 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - 478012 A7 經濟部智慧財產局員工消費合作社印製 ____B7____五、發明說明（19) 器電路以外電路之η式MO S電晶體4 0 6爲相同LDD 電晶體。 側隔件4 1 2類似地形成在負載側ρ式Μ Ο S電晶體 4 〇 3中閘電極二側，但側隔件下方矽基片中無低濃度擴 散層（LDD)。稱爲源及汲之高濃度擴散層（Ρ+擴散層 )303形成不與閘電極重疊。當運作Ρ式MOS電晶體 ，LDD部作爲一電阻，未增加電晶體尺寸，可令互電感 更小。相對地，就比較器電路以外電路之Ρ式Μ 0 S電晶 體405，形成LDD408，其運作速度（互電感）不 會更小。故互電感僅就I C中比較器電路之負載側Μ〇S 式電晶體變小，不減少其他電路特性，即可減少偏離電壓 0 圖1 5Α至1 7D截面顯示如圖1 4之半導體裝置製 法。 首先，步驟Α於ρ式的半導體基片2 0 1表面中形成 η井層2 0 2。將定爲一定形狀圖案之氮化矽膜2 0 4形 成爲基片表面上之罩後，將磷η式雜質離子注入，加速能 量爲100至18〇KeV ’劑量由1Χ1012至9x 10X1012 原子/cm2。 步驟B然後執行所謂LOCOS程序，除去先前步驟 形成之氮化矽膜2 0 4。將硼P式雜質離子注入，加速能 量爲30KeV，劑量由lxlO13至9X1013原子/ cm2，於1 1 5 0°C熱處理6小時，執行磷及硼注入雜質 之擴散及活水，並如圖形成η井層2 0 2及ρ井層5 0 7 ----------·1111111 ^« — — — — — — 1— (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- 經濟部智慧財產局員工消費合作社印製 478012 A7 B7 五、發明說明（2〇) 。成爲負載電晶體之P通道MO S電晶體及構成比較器電 路以外電路之P通道Μ〇S電晶體形成在η井層2 0 2中 ，成爲微分電晶體之η通道MO S電晶體及構成比較器電 路以外電路之η通道Μ〇S電晶體形成在ρ井層5 0 7中 〇 步驟C進行場摻入。爲此，先對氮化矽膜2 〇 4定圖 案以蓋住形成電晶體元件之活化區。亦形成光阻劑2 0 5 以重疊氮化矽膜2 0 4。如此離子注入雜質磷，加速能量 爲90KeV，劑量介於1Χ1012至9Χ1012原子/ c m 2，完成場摻入。 接著步驟D中光阻劑2 0 5定圖案在η井層2 0 2上 。硼離子注入之加速能量爲3 OK e V，劑量介於1 X 1 013至9 X 1 013原子/cm2，完成場摻入。如圖， 在包含元件區之面積形成場摻入區。 除去先前步驟形成之光阻劑後，在步驟E完成所謂 LOCO S程序，形成場氧化膜2 0 6以包圍元件區。接 著除去氮化矽膜2 0 4，執行犧牲氧化及其除去程序，完 成消除留在基片表面之任何異物。然後在〇2環境對基片表 面完成熱氧化，形成氧化膜2 0 7。本發明之熱氧化在 9 5CTC 〇2環境完成，沈積300A等級之氧化膜。一 般須設定熱氧化形成之閘絕緣膜厚爲3 Μ V / c m等級， 以保證半導體裝置可靠性。·例如就3 0 V電源電壓之 M〇S電晶體，須有1 0 0 0A以上之氧化膜厚。除去先 前步驟形成之光阻劑，接著以C V D沈積多矽晶2 0 8在 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23 - " -----------•裝--------訂---------0 (請先閱讀背面之注意事項再填寫本頁) 478012 Α7 Β7 五、發明說明（21) (請先閱讀背面之注意事項再填寫本頁) 閘氧化膜2 0 7上。本發明成品形成4 0 0 0 A多矽晶。 多矽晶2 0 8改變成η式，以形成Μ〇S電晶體之閘電極 。以離子注入或雜質擴散爐將高濃度雜質元素磷注入多矽 晶2 0 8。單位多矽晶膜厚離子注入之注入濃度爲2 X 1019原子/cm3以上。 接著除去先前步驟形成之光阻劑2 0 5後，形成n通 道MOS電晶體之低濃度擴散層（η — LDD) 409。 此時，光阻劑2 0 5罩住形成ρ通道MO S電晶體之η井 層2 0 2。使用閘電極2 1 0爲罩，依此狀態以自行對齊 方式將η式雜質磷離子注入，劑量爲.1 X 1 〇13至1 X 10 14原子/cm2。第五例雜質磷之離子注入時加速能 量爲50KeV，劑量爲5X1013原子/cm2。 經濟部智慧財產局員工消費合作社印製 步驟G除去先前步驟形成之光阻劑2 0 5，並形成ρ 通道M〇S電晶體之低濃度擴散層（ρ — LDD)以構成 比較器電路以外之電路。此時光阻劑2 0 5罩住形成η通 道Μ〇S電晶體之ρ井層5 0 7，亦罩住構成比較器電路 之ρ井Μ 0 S電晶體。如此以閘電極2 1 0爲罩，以自行 對齊方式離子注入Ρ式離子B F2，劑量介於1 X 1 〇14 至1 X 1 015原子/ cm2。第五例雜質BF2離子注入之 加速能量爲7 0KeV，劑量爲5X1014原子/cm2 。接著進行熱擴散以活化並擴散離子注入之雜質。本發明 在9 5 0 °C熱擴散約3 0分。 除去先前形成之光阻劑2 0 5後，步驟Η形成側隔件 4 1 2。首先，基片表面上形成TEOS氧化膜207。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · 24 - 478012 經濟部智慧財產局員工消費合作社印製 A7 _ B7_____ 五、發明說明（22) 本例成品形成5 0 0 0 A氧化膜。以乾蝕刻接著形成側隔 件，在基片表面上形成厚1 0 0至3 0 0A之氧化膜。 步驟I形成η通道Μ〇S電晶體之源/汲區。此時， 光阻劑2 0 5罩任形成ρ通道Μ 0 S電晶體之η井層 2 0 2。使用閘電極2 1 0爲罩以自行對齊方式離子注入 η式雜質砷，劑量介於3 X 1 015至5 X19原子/ cm2 。然後熱擴散程序將離子注入區活化擴散。本發明在 950 °C熱擴散30分。 步驟J形成P通道Μ 0 S電晶體之源/汲區。光阻劑 2 0 5此時罩住先前形成η通道MO S電晶體之面積。使 用閘電極2 0 8爲罩，以自行對齊方式離子注入ρ式雜質 BF2，劑量介於3x 1 015至5x 1 016原子/ cm2 〇 參考圖1 8說明如金屬接線程序。注意圖1 8爲 C Μ〇S電晶體之完成狀態。其中，ρ通道Μ〇S電晶體 形成源/汲區後，除去光阻劑2 0 5，在正面沈積 B P S G間層膜2 1 1。以C V D形成間層膜，在 9 2 0 °C熱處理約7 5分而整平。然後選擇地蝕刻間層膜 ，形成接孔連通至源/汲區及閘電極。接著執行接觸軟熔 程序。本發明在8 8 0°C熱處理約3 0分。以真空蒸鍍或 濺射在整個表面沈積金屬材料，之後進行光蝕刻，形成定 圖案金屬接線2 1 2。最後，以表面保護膜2 1 3蓋住整 個基片。注意不須經常使周P式矽半導體基片。可使用η 式矽半導體基片，形成ρ井區及η井區。在η式矽半導體 本&張尺度適用中國國家標準（CNS)A4規格（210 X 297公藿) .25 - " -----------裝------—訂--------t^w. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478012 Α7 Β7 五、發明說明（23) 基片中可形成負載P式電晶體及構成比較器電路以外電路 之P式電晶體。P井區中可形成微分η式電晶體及構成比 較器電路以外電路之η式電晶體。 茲詳述本發明半導體裝置第六例。迄今負載側爲Ρ式 電晶體，微分側爲η式電晶體，但以下採取比較器電路以 Ρ式電晶體爲微分電晶體，η式電晶體爲負載電晶體。 圖2之比較器以二η式電晶體2 0 3及2 0 4爲負載 電晶體，二ρ式電晶體2 0 1及2 0 2爲微分電晶體。附 上圖1相同符號，省略其他部分之說明。類似圖1 ，以下 式子可發現圖2之偏極電壓： V〇fr= | Δ Vth + v^(/3 Κη/α Κρ)χ Δ Vth + {/{βία )-l)x(Va-VrCf. I VtP I ) (5)
Vtp爲負載p式電晶體2 0 1之Vth ; vth爲微分n式 電晶體2 Ο 3之Vth ; AVtp爲微分p式電晶體2 Ο 1與 2 0 2間V th之羑；Atri爲負載η式電晶體2 0 3與 2 0 4間Vth之差；ΚΡ爲微分Ρ式電晶體2 Ο 1之互電 感；Κη爲負載η式電晶體2 0 3之互電感；α爲ρ式電晶 體2 Ο 1與2 0 2之互電感比；3爲η式電晶體2 0 3與 2 0 4之負載電晶體互電感比。由式子（5 )可知欲降低 偏離電壓，負載電晶體之互電感可更小’而微分電晶體之 互電感可更大。故爲完成以上負載η式電晶體之互電感’ 可令此類電路偏離電壓更小。 -----------裝-----丨丨丨訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- 478012 A7 _____B7__ _____ 五、發明說明（24) 根據本發明，使用Μ〇S電晶體之比較器中，若負載 側Μ 0 S電晶體之互電感小於微分側Μ Ο S電晶體之互電 感，則不增加電晶體尺寸，可使偏離電壓更小。故可提供 習知比較器不能達成之小偏離電壓之比較器’且表面積小 。除成本降低，比較器可用於至晶片尺寸有限之I C ’大 部分IC可得極大功效。 ------------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -1Ί ·