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A7 ----------B7____· 五、發明説明（，） 以前已提出之相關專利申請 本項發明之專利申請書曾於1995年11月3日在美國提出， 專利申請書編號爲08/552,657。 發明之領域 本發明概略言之係與資料系統有關，而明確言之，係與 一種與一資料處理系統配合使用之資料同步方法有關。 發明之背景説明 經濟部中央梂準局員工消費合作社印^ 許多資料處理系統之設計都含有若干以不同時計頻率操 作的次系統。此種設計策略可藉著提高一些特定分系統與 其餘各分系統間之相對操作速率，而提高整個系統的資料 處理能量（或產量）^通常，增加這些快速操作分系統的性 能有時是對全系統整個系統性能的提昇有其必要性，有時 則疋因爲其成本較爲低廉。此種設計策略的範例之一乃是 在一個資料系統中使用一個單一的VLSI(極大型積體電路） 製成的資料處理系統’其操作頻率比一相關匯流線路的操 作頻率高出數倍。在此一範例中，該資料處理系統中的大 部份（如非全部）分系統均係以較低的匯流時計速度操作。 兩種不同時計頻率間之比率，通常可用兩個整數之字的比 率方式表示之·· 2 ·· 1，3 ·· 2，4 :〗等。這些比率的大小 範圍可反映出爲了同步處理系統和系統間的通訊，而需要 使兩種時計信號具有若干經常性的相位調正操作之實際需 要。此種相位調正的次數越高，在快速資料處理器和較低 速匯流線二者之間的資料移轉操作機會次數也會越大。 資料處理系統中之資料處理器，如果其時計頻率與一相 本纸張尺度通用中國國家標準（CNS ) A4規格（21(})<297公|_) 2 317617 五、發明説明（ 頻率不同時，必須對該資料處理器和該匯卞 線〈間貪料轉移進行同步處理匯成 匿流線比率的手咬中，就舍在—2:1處理器和 刊乐泌中，就會發生下列情況， 資料處理器僅在-個處理器時計週期中維持产號時:麻 =資科處理器在匯流信號之正確相位期間就不會有輸出戶 地’其^線將會在處理器之兩個週射將一輸 供給資料處理器。這兩種情況都會導致發生不可 靠=轉移結果。在第-種情況下，資料可能根本無法 理器轉移至薩流線二而在第二種情沉下，匯流線 則可旎會將同一個資料轉移至資料處理器兩次。 已知的-些同步處理方法都有若干限制因素。概況言之 ，各種資料轉移方法可要分爲非同步轉移或同步轉移。每 種方法各有其不同的同步操作問題。 在非同’步情況中，在兩個相互通訊的分系統之間，除最 低的信號保持時間外.，並無其他的時序控制需要。在一已 知的解決方法中，一個快速輸入裝置係經由一系列循序操 作之問定元件從輸入訊息中抽取一慢速輸出信號。該快速 輸入裝置之時計信號來控制每一閂定元件之時間。每一個 後繼閂定元件都會使一種亞穩狀態信號由—較低操作速度 裝置傳送至一較高操作速度裝置之可能性降低。但，不幸 的是，每一項後續的閂定操作都會使信號在***和系統間 的傳播間増加一個快速時計週期。 在同步情況中，在兩個相互通訊的分系統之間就有時序 控制需要。特別是，在接收裝置之時計信號某一特定相位 I__ -5- 本纸張尺度適用中國國家標隼（CNS ) A4規格（210 X 297公釐） 頁 訂 經 濟 部 中 央 標 局 員 工 消 費 合 作 社 印 犁 S17617 A7 B7 五、發明説明（ 經濟部中央標準局員工消費合作社印製 期間必須保持一個信號。在-已知的第二種解決方法中， :使用-個閂定元件多工器電路來聯結以不同時計頻率操 作的兩個分系統。其閃定分址 * 丹门疋兀件抽取該多工器輸出信號中與 每一快速時.計週期.一致的作妹。·τ獎认， 、 双的涿多工奋輸出先前閂定的 ,/輸入仏號。多王器的輸出信號係由—控制信號來 選擇’依照接收分系統之時序限制因素來傳遞每—輸入信 號。通常’接收分系統時計㈣係以吸收 : 信號中之請時計腺衝之方式所產生，”資=二 和匯流線之間的頻率比率爲~ i。此種解法僅可適用於兩 個時計頻率比率爲整數之情況。否則，如比率中之n爲is 或2.5等時，此種解決方法就會每隔一個匯流週期出現一次 丰遇期轉移的現象。此外，另可就某—特定的處理器對匯 流時計頻率比設計一特定的解決方法。 圖式簡要説明 由下列配合各圖式所提供之詳細説明中，讀者可對本發 明的特點與優點獲得更明確的了解，各圖式中相同的零组 件部份均以相同的代號標識。茲就各圖式簡介如次： 圖1係一依本發明原理設計之資料處理器方塊圖； 圖2係圖1中匯流介面單元中一部份電路之方塊圖； 圖3係圖2及其他圖式中説明之主從閂鎖電路之電路圖； \ 圖4係一相鎖環路方塊囷，該環路可產生控制信號輸入至 圖2所示之匯流介面單元； 圖5係圖4所示預先修飾器遲輯段之方塊圖； 圖6係一時序圖説明圖5所示預先'修飾器邏輯段之操作情 -6- 表紙乐尺度適用中國國家樣準（CNS ) A4規格（2丨〇χ297公楚） (請先閲讀背面之注意事項¾.填寫本頁) -裝 .1Τ 線 317617 Α7 _____ Β7 五、發明説明（4 ) 形； 圖7係囷4所示修飾器邏輯段之方塊圖； 圖8至圖1 1分別爲圖4所示匯流再生器，接收再生器，轉 移再生器；及中心再生器之電路圖； 圖1 2係一時序圖，説明以3 : 1模式設計之本發明操作情 況； 圖1 3係一時序圖，説明以3 5 :丨模式設計之衣發明操作 情況》 經濟部中央標率局貝工消費合作社印装 本發明可採用*雙實例之詳細說明 圖1所示係一依本發明設計之資料處理器1〇之方塊圖。 資料處理器1 0中有一匯流介面單元1 2 (以下簡稱BIU 12)。 BIU12之功能係控制資料處理器1〇和連接資料處理器1〇與 其他資料處理组件（圖中未顯示）之各條位址與控制匯流線 之間傳送的資料流。資料處理器10*BIU 12操作時之時計 速度大於相關匯流線上之時計速度。如上述發明之背景中 之説明’此種時計策略可改善採用資料處理器1〇之資料處 理系統之性能。根據本發明揭示的原理，BIU j2對於因處 理器時計速率超過匯流時計速率數倍所引起之同步問題可 提供一概括的解決方法。此一解決方法可使—單獨的資料 處理器能與許多不同的匯流頻率配合運用。再者，本發明 並不在資料處理器和相關匯流線間之資料流中加入不必要 的延遲處理，也不容許不可靠的丰週期資料路徑的出現： 因爲這些都是與以前各式非同步及同步資料轉移系統有關 的問題。 本紙張尺度適用中U國家標準（CNS ) Α4規格（210X297公釐） A7 B? 317617 五、發明説明（ 繼續參閲圖1，Biu 12係連接至-指令高速緩衝記憶趙 1 4和資料高速緩衝記憶體1 6。指令高速缓衝記憶體j 4 將各令流供應至排序器/分配單元1 8。排序器/分配單元 18則將個別指令分別送往一適當之執行單元區段。資料處 理器ίο有一個固定點執行單元20，一個分支執行單元22 ，一個浮動點執行單元24，以及一個載入/存儲執行單元 26這些單元段均連接至一再命名緩衝器2 8以及結構暫存 器檔30。 如係一未採用本發明同步、處理方法和系統的資料處理器 =，其操作方式已爲業界^知。大體而論，排序器/分配 單元1 8係採個別指令發送至各相關執行單元2 〇，2 2，2 4 及2 6。每一執行單元各自執行一或數個特別類別的指令。 每—執行單元所執行之特殊類別指令，其類別係由該執行單 元之名稱標明。例如，分支執行單元2 2係指行分支指令。 各執行單元段2〇，22，24及26各自將其處理結果送回至 重命名緩衝器28中往指定之輸入端。重命名緩衝器28依據 與本發明無關的一個已知通訊協定將構造暫存檔3〇内之數 ，加以更新。重命名緩衝器28及構造暫存器檔30再將各運 异元供應至各執行單元段20至26。 以下特參閲圖2至13各圖式對採用本發明所揭示之同步 f法和系缉之資料處理器10之操作情形詳加説明如後。概 s之，資料處理器1 〇和位址及資料匯流線係遵一通訊協定 之規定操作，該協定規定，須在同步處理方法或系統所據 以操作之資料時計頻率和匯流時計頻率比不爲i :丨時始可 (請先閲讀贫面之注意事項馬續寫本頁} -裝·

、1T 經濟部中央標隼局員工消費合作社印製 -8 - B7 五、發明説明（6 ) 進行資料通訊。例如，在上述任一匯流線路某一特定匯流 時計相位期間内於該匯流線上出現的一個信號，當資料處 理器和該匯流線以相同的頻率操作時，資料處理器i 〇即會 在發生下一次邊界轉換時，適時地將前述信號閂定。此外 ，資料處理器10和位址及資料匯流線也遵循一種r連繫交 換」通訊協定之規則操作。所謂「連繫交換」通訊協定規 則乃係參與本協定操作之任一系統之任一時計週期可用以 執行任何型式之資料通訊協定所規定之操作《在每一時計 週期期間内應該進行那一種操、作，是由參與該協定操作之 各分系統間之一組控制信號上所含有之一組邏輯信號來決 定。此一特定通訊協定之採用問題並非本發明所要探討的 題目之一。概言之，資料處理器10最如能儘量設定在較高 的時計頻率操作最爲有利。但是，如欲同時使位址及資料 匯流線也以相同的較高時計頻率操作，可能不合經濟原則 ’甚至不太可能實現》本發明揭示之資料同步系統可納入 該一系統中應用。 經濟部中央橾準局貝工消費合作社印装 圖2所示係圖1中BIU 12之一部份電路之方塊圖。讀者應 瞭解，囷2僅係就BIU 12中某一單條位元路徑來説明其操作 情形。熟諳本項技藝者應了解，在BIU 12中尚有未在本圖 中説明的許多其他個別之位元路徑。同時，囷2係以討論 一般邏輯資料段的方式以便更明確地説明本發明原理，而 並非討論BIU 12的各項特點。該等特點須視實際實施之方 式而定，故並非本發明之討論事項。熟諳本項技藝者應了 解’每一種位元路徑各有其相關之特殊邏輯功能，以及特 __ -9- 尽紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 317617 Α7 Β7 五、發明説明（7 ) 殊的邏輯資料段。雖然，每一條位元路徑並不包含圖2所 示之每一部份，但每條位元路徑之拓撲（t〇p〇l〇gy)原理則屬 雷同。再者，熟諳本項技藝者應了解，在一般邏輯資料段 内，許多個別的位元路徑係相互連接的。

訂 線 概言之，BIU 12係依據四個不同的時間區隔（亦即：中心 速率區（簡稱"CORE")。轉移速率區（簡稱"TXFR")，匯流速 率區（簡稱"BUS");及接收速率區（簡稱"RCV")分別處理在 資料處理器1 0和位址及資料匯流線之間之資料。在一種互 補式金屬氧化半導體（"CMOS"上電路中，係利用一些主從閂 鎖電路來保持各邏輯級間之立即處理結果，並發揮輸入/輸 出緩衝器之功能。CMOS主從閂鎖電路之主動部份受一通 常稱之.爲C 1脈衝的信號所控制。C 1脈衝出現時促使該主 動部份將資料輸入閂鎖住。而CMOS主從閂鎖電路之從動 部份則受另一通稱爲C2脈衝的信號所控制。C2脈衝出現 時促使該從動部份將前一個C 1脈衝所捕捉住的資料韓放並 送至4閃鎖電路之輸出端。根據本發明，上述四個時計區 各自都有分離的C1和C2控制信號。 經濟部中央標準局w：工消費合作社印製 中心速率區是資料處理器10之正常時計區。在每一種通 用分配式時計（"GCLK")裝置每操作一個週期後即計時一次 。GCLK之低相位部份經過濾波後產生控制信號c〇RE α。 GCLK之高相位部份經過濾波後產生控制信號c〇RE C2 ^資 料處理器1 〇之絕大部份均中心速率區範圍操作。而BIU 12 中有电路也以中心速率操作，接收來自資料處理器其 餘部份之資訊，並於處理該等資訊後再將其送回資料處理 10- 五、發明説明（8 ) A7 B7 經濟部中央棣準局貝工消費合作社印製 器1 〇的其餘部份。 除在匯流時計週期開始前中心速率僅用以進行半遇期時 計操作之期間外，轉移速率區在中心速率裝置每操作—個 週期後即計時一次。在這些情況中，匯流速率時計信號的 上升波緣與一中心速率時計信號之下降波緣相合^此時， TXFR C1和TXFR C2兩個控制信號均被濾除。BIU 12中有-電路在轉移速率區内操作，接收來自資料處理器1〇其餘部 份之資訊，並於處理該資訊後，將其送回至BIU 12中在匯 流速率區内操作之部份。轉移、速率區於非整數中心：匯流 時計速率比操作中發生「半週期」路徑時，可防止資料被 轉送至匯流線上。在本發明其他具體實例中，在半週期操 作情況下發生下一個C0REC2之前，可以簡單方法延遲住 TXFR C2脈衝。在此種具體實施例中，必須取消在匯流速 率時計信號上升波緣之後立即發生之TXFR C1脈衝。 醒流速率區是位址和資料匯流線之正常時計操作區。如 上所述，由於性能的原因，匯流速率區的時計速率比中心 速率區的時計速率低數個整數倍數或_又二分之一個整數 倍數。匯流速率區之頻率通常係由一個輸入至資料處理器 1 0之一鎖相迴路（"PLL")的系統時計信號（"s YSCLK")表示 之。GCLK之若干低相位部份經過濾波處理後產生控制信號 BUS C1。而GCLK之若干高相位部則係經過濾波後產生控 制信號BUS C2。此等個別相位之過濾處理，將於下文中配 合圖7和圖8加以説明。BIU12中在匯流速率區内操作之電 路接收來自位址與資料匯流線的資訊並加以處理後再將該 f請先闻讀背面之注 意事項θ寫本頁) 裝· 訂

.-I - I I 11 - 五、發明説明（9 ) 資訊送回位址和資料匯流線路β - 除在匯流時計週期開始前中心速率僅用以進行半週期時 計操之期間外，接收速率區在中心速率區每操作一個週期 後即計時一次。在此等情況下，RCV C2未與CORE C2完成 調準之箭，係處於被延遲狀態。BIU 12中在接收速度區内 操作之電路將儘快對來自位址和資料匯流線的資料進行抽 樣。但在一個完整的中心時計週期開始之前，BUJ 12並不 將資料送往資料處理器丨〇的中心。 經濟部中央梂準局貝工消费合作杜印装 繼續參閱圖2.，邏輯區段32$邏輯區段34輸出端，自指 令高速緩衝記憶體1 4，並自資_料高速緩衝記憶體1 6，以及 自一「及」閘36之輸出端接收一單獨的輸入位元。該邏輯 區段3 2之一個輸出端分別耦合至一主從閂鎖電路3 8 (以下 簡稱爲”閂鎖"）之一個輸入端，以及一閂鎖電路4 〇之一個 輸入端。該閂鎖3 8之主動部份由一控制信號c〇RE C1控制 其時計操作，而閂鎖3 8之從動部份之時計則由另一控制信 號CORE C2控制之《閂鎖電路38從動部份之輸出端係耦合 至邏輯區段3 4。以下將再參閲囷3對閂鎖電路3 8作一詳細 説明》閂鎖電路40之主動部份係由控制信號TXFRC1控制 其時計操作》而該閂鎖電路40之從動部份之時計操作則由 控制信號TXFR C2加以控制。閂鎖電路3 8從動部份之輸出 端係耦合至一邏輯區段34。 邏輯區段4 2自閂鎖電路4 0從動部份之輸出端，位址與資 料匯流線，以及邏輯區段44之輸出端接收一單獨的輸入位 元。邏輯區段42的輸出端係耦合至閂鎖電路4 6之輸入端和 -12- 本紙張^度適用中國國家標準（匚奶）八4^格（210父297公釐） 經濟部中央棣準局勇工消費合作社印装 317617 Α7 Β7 五、發明説明（1Q ) 閂鎖電路4 8之輸入端。閃鎖電路46之主動部份係受控制信 號BUS C1之時計控制而操作。而閃鎖電路4 6之從動部份則 由控制信號BUS C2控制其操作。閃鎖電路4 6從動部份之一 輸出端耦合至邏輯區段50。邏輯區段5〇再將該單一位元輸 出至位址與資料醒流線。閂鎖電路4 8之主動部份之操作係 受控制信號RCVC1之控制。閂鎖電路48之從動部份之操作 則受控制信號RCVC2之控制。問鎖48之一輸出端耦合至邏 輯區段44。邏輯區段44之輸出端同時也耦合至八^^^閘“之 第一輸入端。AND閘％之第亍擊入端接收控制信號α2/Β4。 控制信號Α2/Β4遮沒所有信號，獨留邏輯區段4 4輸出信號 义第一部份。該第一部份與閂鎖電路48將其輸出信號送往 邏輯區段44之後所發生之第-個c〇RE cl&c〇RE C2之脈 波時間相吻合。控制信號A2/B 4之產生方法，稍後再參閲 圖7詳加説明。 圖3所示係圖2及本説明書其他部份所提及之主從閂鎖電 路38之電路圖》熟諳本技藝者應了解，閂鎖電路38與圖2 中其他各閂鎖電路除各自有不同的時計輸入信號外，其餘 部份完全相同。因此，在圖2中，乃將各控制信號簡寫爲 C 1"及H C 2 "，以方便讀者利用本圖之通用性來了解本發 明的原理。 閂鎖電路3 8之主要部份接收耦合至一通過閘5 2第一接端 之資料輸入信號。該通過閘5 2之第二接端連接至一倒反器 54之一個輸入端以及一通過閘56之第一接端。倒反器“ 之一個輸出端連接至58之一個輸入端。倒反器58之一個輸 ____-13- 本紙張尺度適用中家標準（CNS )八娜（210Χ297：^ΓΓ-—

A7 B7 ;、發明説明（n

出端係連接至通過閘56之第二接端。通過閘52之一個n -型 裝置及一ρ·型裝置之控制電極分別接收控制信號^，以及 該控制信號c 1之一個邏輯補充信號（以α標示之）。通過閘 56之一個ρ -型裝置及一個η -型裝置之一個控制電極分別接 收C1和α信號。倒反器54之輸出端產生一立即輸出信號， 特以"倒反互即輸出”標示之。此—立即輸出信號爲輸入信 號的補充“號，在一個 C 1脈波發生過後即可將該信號輸出 。在正常之中心速率區和匯流速率區正常操作時，經過一 半時計週期之後即可通過該立即輸出信號。 訂 閂鎖電路3 8之從屬部份接收耦合至通過閘6 〇第一接端之 立即輸出信號。通$ 6 0的第二接端係連接至倒反器6 2之一 個輸入端，以及通過閘6 4之第一接端。倒反器6 2之一個輸 出端連接至通閘64的第二接端。通閘6〇之一個η型裝置及 一個Ρ型裝置之一個控制電極分別接收控制信號C 2以及與 該控制仏號C 2之邏輯補充信號（以己標示）^通閘6 4之一個 ρ型裝置及一個η型裝置各自之控制電極分別接收上述之匸2 和己兩個信號。倒反器62之輸出端產生一最後輸出信號（ 以，OUTPUT"標示之）。立即輸出係該立即輸出之邏輯補充 信號，也是發生一個C2脈波後之輸出信號。在正常的中心 速率區和匯泥速率區内，輸入信號在完成時計遇期後即會 通過閂鎖電路38之主要部份及從屬部份。 圖4所示爲一鎖相迴路（"PPL") 70，用以產生各種控制信 號輸入至囷2所示之BIU 12。相位比較器7 2係接收倒反器 7 4之輸出信號和匯流速率區之時計信號sysclk。如上所 -14 317617 A7 B7 經濟部中央標準局貝工消费合作社印^ 五、發明説明（12 U，該SYSCLK係位址及資料匯流時計信號，輸入至資料 處理器1 0後供同步處理之用。相位比較器7 2係用以比較在 每一個SYSCLK之上升邊緣時所發生的倒反器7 4所輸出時 計信號之相位《倘SYSCLK信號之相位較倒反器74輸出信 號之相位超前，該相位比較器7 2即控制信號向上（up)，而 如SYSCLK信號的相位較倒反器74輸出信號之相位落後， 相位比較器7 2即控制信號向下（DOWN)。 電壓控制之振盪器（"VCO") 76接收向上（UP)及向下 (DOWN)控制信號並產生一個邊期性的時計信號，其頻率 爲時計信號GCLK之頻率之二倍。如上所述，GCLK是分佈 在整個資料處理器10内之時計信號。通常，VCO 76中有一 節點，（囷中未繪出），隨著向上（UP)及向下（DOWN)的控制 信號之控制而分別充電及放電。因此，該節點之電恩即被 用以控制輸出之時計信號之頻率。在一種具體實例中，該 電壓即用以控制將一或多個電源施加至一環形振造器。 VC076之輸出端係搞合至一除二電路78。除二電路78按 二之因子降低VCO 76所輸出時計信號之頻率。此一除法處 理可確保一個均等的GCLK工作遇期（低相位和高相位之長 度相等）。 如上所述，時計信號GCLK分佈在整個資料處理器1〇中 。爲盡量降低資料處理器10内時計信號分佈不對稱的現象 ，乃使用許多時計再生器’以緩衝來自各閂鎖電路之GCLK 信號’如圖2所示。在一種具體實例中，均使用3〇〇個時計 再生器來緩衝來自各閂鎖電路之GCLK信號。但是，並非所 -15- 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） (請先閉讀背面之注意事項再填寫本頁)

317617 A7 B7 五 '發明説明（13) 有各閂鎖電路均在同一時段内被時計信號所控制。與本發 明有關之四個不同的時區已在解釋圖2時有所説明。 BIU 12内有四種時計再生器《每種時計產生器之數目將 視BIU 12之複雜性和位置及資料匯流線之寬度而定β爲使 於說明起見，每種再生器僅例舉其一加以説明。匯流再生 器（以” BUS REGEN"標示者）8 0從GCLK信號及至少一組修 飾信號（QUALIFIER SIGNALS)中產生時計脈波bus C1及 經濟部中央橾準局員工消费合作社印製 I—IJI---^-ΐ (請先閲讀背面之注意事項再填寫本頁) f BUS C2。修飾信號組之功能將在下文中配合圖7加以説明 。由一個匯流再生器80輸出$BUS C1耦合至倒反器74之 輸入端。倒反器74之輸出信號由相位比較器72用以將各時 計區與SYSCLK同步。匯流再生器80之情形將於下文中配 合圖8再作進一步説明。接收再生器（以「rcV REGEN」標 示者）8 2從GCLK和一組修飾信號中產生時計信號rcV C1及 RCV C2。接收再生器之情形將於下文中配合圖9再作進一 步説明。轉移再生器（以"TXFR REGEN"標示者）84係由 GCLK和至少一组修飾信號(QUALIFIER SIGNALS)中產生時 計脈波TXFR C1和TXFR C2。轉移再生器84之情形將於下 文中配合圏10再作進一步説明。中心再生器（以"CORE REGEN"標示者）8 6係由GCLK信號中產生時計脈波c〇RE Cl和CORE C2。中心再生器之情形將於下文中配合圖1 1再 作進一步説明。 資料處理器10中之大部份時計再生器均爲各個非BIU電 路產生時計脈波C0REC1和C0REC2。圖4中即有兩個此類 中心再生器（以"CORE REGEN"標示者）8 8及9 0。 -16 - 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 五、發明説明（14) A7 B7 經濟部中央標準局員工消費合作杜印製 前置修飾器邏輯區段9 4接收CORE Cl及CORE C2和輸入 信號CONFIG BITS後’產生控制信號pre-A及PRE-B。（工程 設計界習慣上會使用一溢値計點方式表示一現用之低信號 ° ) CONFIG BITS允許資料處理器10使用人設定（JCLK和 SYSCLK之頻率比。可將此等資料經由數個專用輸入/輸出 接點直接輸入資料處理器1 〇内，或儲存在使用人可利用指 令進行存取之暫存器内。稍後將配合圖5來説明前置修飾 器邏輯區段9 4的功能。控制信號pre_a和pre-B係耦合至 修飾器區段96。修飾邏輯區、_^90產生一組修飾信號供匯流 再生器80,接收再生器8 2和轉移再生器84使用。 圖5所示爲圖4中前置修飾器邏輯區段94之方塊圖。第一 個解碼區段100將四個CONFIG BITS解碼爲一二進制數字。 如上所述’該等CONFIG BITS係界定中心時計頻率和匯流 時計頻率之頻率比。倘若C0NnGBITS被設定爲一整數匯 流模式，例如：1 : 1，2 : 1，3 : I..N :丨，則解碼器區 #又100即可輸出以一進·制格式表示之N_ 1數字。倘若 CONFIG BIST被汉疋爲表示一個整另加半個整數之匯流模 式，例如：1.5 :卜2.5 :卜3.5 :卜.N+〇 5 :卜則該解碼 器區段100即輸出一個以二進制格式表示之2N數字。 解碼器區段100解碼後之輸出信號係耦合至一倒數計時器 之資料輸入端（"DIN")。倒數計數器102於其載入輸入端 (LD)被接通時，即可載入該解碼後之輸出信號。倒數計數 器102係以每-中心或GCLK週期—個數碼的逮度由接收到 之輸入數碼倒數計數至零（〇)。該倒數計數器⑽所記錄之 -17 本纸張尺度朝帽目家楯準（CNS ) A4規格（210x^97公慶） (诗先閱讀背面之注意事項士填寫本頁) .裝.

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• » - I I 五、發明説明（15 A7 B7 最新數値經由DOUT輸出至第二解碼器區段104和第三解碼 器區段106。CONFIG BITS也輸入至解碼器區段106。解碼 器區段104和106分別產生兩個控制信號PRE-Α和PRE-B。信 號PRE-A被耦合至倒數計數器102的載入輸入端。 圖6所示爲説明圖5中前置修飾器邏輯區段94之操作時序 圖。當DOUT等於零（0)時，解碼器區段104即輸出一個相 當於一低邏輯狀態之PRE-Α電壓。而當DOUT等於零以外之 數字時，解碼器區段104即輸出一個相當於一高邏輯狀態之 PRE-Α控制信號電壓。低値PRE-Α信號之出現，使倒數計數 器102停留在解碼器區段100所輸出之數碼上。並再度進行 倒數計數。因此，在整數匯流模式操作時，出現的 週期數爲GCLK之N倍，或以整數加半週期匯流模式操作時 爲GCLK之2N+1倍。如係以1 : 1匯流模式操作時，該 即保持在一低邏輯狀態。 當CONFIG BITS設定爲一整數匯流模式時，解碼器區段 106即可輸出一個恆定且相當於一高邏輯狀態之PRE-Β電壓 。而當CONFIG BITS設定爲一整數加半週期之匯流模式時 請 先 閱 讀 背 面 ί 事 項 填J裝 頁 訂 經濟部中央橾準局員工消费合作社印製 ，解碼器區段106即輸出一個變化不定的電壓位準。 在上述後一種情況時，如中心頻率對匯流頻率之比率設定 爲Ν+0.5 : 1，解碼器106將於解碼器區段104輸出一個代表 低邏輯狀態之西電壓後之Ν個週期時輸出一個相當於一 低邏輯狀態之PRE-Β電壓。但在其他時間上，解碼器區段 106輸出之電壓則相當於一高邏輯狀態。 在本發明的一個具體實例中，將倒數計數器102所輸出的 -18- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央樣準局負工消費合作社印製 A7 B7 五、發明説明（16) 數碼解碼出來的方法優於將信號舰_八延遲若干個週期的 方法。此一方法產生一種較簡易的概況解決辦法。在此種 具體實例中，下列情況下，解碼器區段1〇6會輸出一個相當 於一個低邏輯狀態的P^E-B信號:(1) CONFIG BITS設定爲 1.5 : 1，且倒數計數器ι〇2之輸出數碼等於2 ;或（2) CONFIG BITS設定爲2.5 Μ，且倒數計數器102輸出之數碼 等於3 ;或（3) CONFIG BITS設定爲3,5 : 1，且倒數計數器 102輸出之數碼等於4 ;或（4) CONFIG BITS設定爲4.5 : 1， 且倒數计數器1 〇2輸出之數碼J於5。概言之，當conhG BITS設定爲N+0.5 : 1且倒數計數器1〇2輸出之數碼等於N+1

時，解碼器106就^輸出一個相當於一低邏輯狀態之B 信號》 ^ 圖7所示爲圖4中修飾器邏輯區段96之方塊囷。修飾器邏 輯£段96產生可供匯流再生器，接收再生器82，及轉 移再生器84使用之一組修飾信號。在倒反器11〇之一個輸 出端上產生一修飾信號A0。閂鎖電路110之一個輸入端耗 合至閂鎖電路112的一個資料輸出端。閂鎖電路i 12的一個 輸入端接收信號《在閂鎖電路丨14的—個反向中間輸 出端上產生一修飾信號A 1。閂鎖電路i 14之一個輸入端係 搞合至閂鎖電路112之輸出端。閂鎖電路116之一個反向中 間輸出端上產生一修飾信號A 1 /B 3。閂鎖電路！〗6之—個 輸入端係耦合至一 AND閘11 8之一個輸出端。AND閘118之 第一個輸入端核合至閂鎖電路112之一個輸出端。and開 118之第二個輸入端係耦合至閂鎖電路12〇之一個輸出端。 -19 - 本纸乐尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） (請先閱讀背面之注意事項再填寫本頁)

317617 A7 B7 五、發明説明（17) 閂鎖電路120之一個輸入端係耦合至閂鎖電路之122一個輸 出端。閂鎖電路122之一個輸入端接收多re.b信號。倒反器 124之一個輸入端係耦合至閂鎖電路12〇之輸出端。倒反器 126之一個輸出端產生產生一個修飾信號一^倒反器126之 一個輸入端係耦合至閂鎖電路丨28之一個倒反中間輸出端。 閂鎖電路128之一個輸入端耦合至則耦合至閂鎖電路122之 輸出端。閂鎖電路128之上述倒反中間輸出端也產生一修飾 is號B 1。閂鎖電路122之輸出端產生修飾信號而。閂鎖電 路130產生一修飾信號A2/B)二閂鎖電路13〇之一個輸入端 係耗合至閂鎖電路132之一個輸出端。閂鎖電路】32之一個 輸入端係耦合至NAND閘134之一個輸出端。NAND閘134之 第一個輸入端係耗合至問鎖電路136之一個輸出端。問鎖電 路136之一個輸入端接收信號。NAND閘134之第二個 輸入端接收P^E-A信號。 圖8至11所示分別爲囷4中匯流再生器8〇，接收再生器 82，轉移再生器84，及中心再生器86之電路圖。熟諳本 技藝者當可瞭解，囷8至11所示各電路圖，除各該電路之 輸入信號不同外，其餘部份完全相同。 經濟部中央標準局員工消費合作杜印製 在圖8中，OR閘140之一個輸出端產生信號bus C1。OR 閘140之第一輸入端係耦合至AND閘142之一個輸出端。〇R 閘140之第二輸入端則耦合至AND閘144之一個輸出端。 AND閘142之第一和第二輸入端分別接收GCLK之邏輯互補 信號及A0信號。AND閘144之第一和第二個輸入端則分別 接收GCLK和B1兩個信號。OR閘146之一個輸出端產生信號 -20- I紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ -- 五、發明説明（18 ) A7 B7 經濟部中央標準局員工消費合作社印製 BUS C2。OR閘之第一輸入端耦合至AND閘148之一個輸出 端。OR閘之第二輸入端則耦合至AND 150之一個輸出端。 AND閘148之第一和第二輸入端分別接收GCLK和A 1兩個信 號。AND閘之第一和第二輸入端分別接收GCLK和B2兩個信 號。 在圖9中，OR閘152之一個輸出端產生信號RCV C1。OR 閘之第一輸入端係耦合至AND閘154之一個輸出端。OR閘 152第二個輸入端耦合至AND閘156之一個輸出端。AND閘 154之第一和第二輸入端分別接收GCLK之邏輯補充信號和 A0信號。AND閘156之第一和第二輸入端分別接收GCLK和 B 1兩個信號。OR閘158之一個輸出端產生信號RCV C2。 OR閘158之第一輸入端耦合至AND閘162之一個輸出端。 AND閘160之第一和第二輸入端分別接收GCLK和A1/B 3兩 個信號。AND閘162之第一和第二輸入端則分別接收GCLK 之邏輯補充信號和一個相當於一邏輯低狀態之電壓準位（以 ”GND”標示者）。 在圖10中，OR閘164之一個輸出端產生信號TXFR C1。 OR閘164之第一輸入端耦合至AND閘166之一個輸出端。 OR閘164之第二輸入端耦合至AND閘168之一個輸出端。 AND閘166之第一和第二輸入端分別接收GCLK之遲輯補充 信號及55信號。AND閘168之第一和第二輸入端則分別接收 GCLK信號和相當於低邏輯狀態之電壓準位。0 R閘170之一 個輸出端產生TXFR C2信號。OR閘170之第一輸入端耦合 至AND閘172之一個輸出端。OR閘170之第二輸入端耦合至 -21 - 本紙張尺度適用中國國家標準（CN'S ) Α4規格（210Χ297公釐） 請 先 閱. 讀 背 έ - ί 事 項一 頁 訂 A7 B7 翅濟部中央樣率局貝工消費合作社印製 五 '發明説明（19) AND問168之一個輸出。and閉172之第一和第二輸入端分 別接收GCLK信號和B1信號。AND閘168之第一和第二輸入 端分別接收GCLK信號和相當於低邏輯狀態之電壓準位。 在圖1 1中，OR閘176之一個輸出端產生信號CORE C1。 OR閘176之第一輸入端耦合至AND閘*178之一個輸出端。 OR閘之第二輸出端耦合至AND閘180之一個輸出端。AND 閘178之第一和第二輸入端分別接收GCLK之邏輯補充信號 和一個相當於一邏輯高狀態之電壓準位（以，，VDD"標示者) 。AND閘180之第一及第二輸公端分別接收GCLK信號和相 當於高邏輯狀態之電壓準位。〇R閘182之一個輸出端產生 信號CORE C2。OR閘182之第一輸入端耦合至AND閘184之 一個輸出端。OR閘182之輸入端耦合至AND閘186之一個輸 出端。AND閘184之第一和第二輸入端分別接收GCLK信號 和相當於高邏輯狀態之電壓準位。AND閘186之第一及第二 輸入端分別接收GCLK信號和相當於高邏輯狀態之電壓準位 。中心再生器86内之邏輯閘之數目與匯流閘80，接收閘 8 2和轉移閘8 4中之邏輯閘數目相等。以減低資料處理器 10兩端之時計操作不對稱現象。 圖12所示係本發明以3 : 1模式操作時之時序圖。在本圖 中’ PRE-A ’ A0，及A1各信號有三個GCLK週期之週期性 循環。PRE-B，BO，B1及B2則均爲靜態信號。爲清楚説明 本發明起見’圖12僅例舉若干C1和C2脈波之發生情形來 說明本發明。 如上所述，BIU 12之功能乃係以中心速率操作之大部份 -22- ----：------ (請先Μ讀背面之注意ί項再填寫本頁)

*ST f '線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印聚 A7 -------—______B7 五、發明説明（2〇 ) 資料處理器10電路區段和以匯流速率操作之位置及資料匯 机區二者之間的介面。閂鎖電路3 8和邏輯區段3 2及3 4 (參 見圖3 )係用以處理資料處理器1 〇中中心速率操作區内所接 收之資料。CORE C1和CORE C2是從GCLK信號的兩個相位 中所產生的信號。同樣地，閂鎖電路和邏輯區段42和 5 0則係處理從位址和資料匯流線上以匯流速率操作之區段 内所接收的資料。BUS C1和BUS C2則係分别由A0和A1所 開控之GCLK的兩個不同相位所產生。如前所述，bus C1 和BUS C2係跨在SYSCLK信號上升邊緣上之GCLK長度的脈 波。 一 惟如資料處理器1 〇在執行有效工作時，就必須能夠在中 心速率操作區和匯流速率操作區之間傳送資料，閂鎖電路 4 〇對於從中心速率操作區送往匯流速率操作區之資料提供 —條資料路徑《閂鎖電路40之操作係由TXFRC1和TXFR C2兩個時計信號所控制。閂鎖電路4 8則對於從匯流速率操 作區送往中心速率操作區之資料提供一條資料路徑。閂鎖 電路48之操作時間受RCV C1*RCV C2兩個信號所控制。 如上所述，在發生一個半週期操作之時段内，必須^级φ 心速率操作區和匯流速率操作區二者間的資料轉移。轉移 速率操作區和接收速率操作區即可防止上述時段期間内之 上述資料交換（傳送）’但可允許其他資料之交換（傳送）。 以此種整數式中心對匯流操作速率比率操作時，在中心速 率操作區和匯流速率操作區之間不會發生半週期資料通路 。因此，TXFR C1 和TXFR C2各自於CORE C1 及CORE C2相 -23· 本紙張从朝巾關家網t ( CNS ) A4規格（21Qx297公瘦）~ ~ '---- (請先閱讀背面之注意事項再填寫本頁) .裝. 317617 A7 B7 五、發明説明（21 經濟部中央揉準局員工消费合作社印製 同，而V Cl*REC C2則分別與bus Cl和BUS C2相同。 圖13所示爲說明本發明以·3 5: 1之模式操作時之操作的 時序囷〃此種個整數週期另加半週期之中心對匯流操 作速率比率操料，在中心、速率㈣區和匯流速率操作區 之間就發生週期性的半週期資料通路^如前所述，gclk信 號的下降邊緣每隔一個sYSCLK信號週期即會和sYSCLK信 號的上升邊緣進行調正處理。通常，（]^1^尺信號的一個上升 邊緣僅可和SYSCLK信號的一個上升邊緣調正（例如圖i 2中 之情況）。在一個半週期的$普通路中，於(3(；^反高相位部 份（CORE C2)期間内由一個中心速率操作區裝置所發送的 信號，僅能在半個時計遇期後由一個以匯流速率操作的裝 置加以取樣。同樣地，於BUS C2時計週期内由一個以匯流 速率操作之裝置發出的信號，僅能於半個時計週期後由一 個以中心速率操作的裝置加以取樣。 倘若由閂鎖電路送往另一閂鎖電路的資料僅有半個可用 的信號傳遞時計週期，在資料處理器10内可能發生錯誤。 一般而言，資料處理器10内之所有電路，按原設計應該在 某一最低週期時間上或超過該週期時間的時間上才能操作 。如果信號不得以半個週期方式經過—個介於資料通路之 間的邏輯通路傳遞時，這些信號就成爲不可靠的信號。某 一信號在上述情況下是否爲不可靠的信號，應視該信號於 到達下一個閂鎖電路之前所流經的邏輯通路之複雜性而定 。如果該介入其間的邏輯通路相當簡單，則該信號可以在 半個週期内以可靠的狀態通過該邏輯通路。但是，如果該 -24 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閲讀背面之注意事項再填寫本頁) Γ -裝· 訂 A7

—(請先閲讀背面之注意事項#嗔芎彖曼) -----! 訂 經濟部中央榡準局員工消费合作社印製 在資料從匯流速率操作區轉移至中心速率操作區的過程 中’接收再生器82(如圖4所示者）會延遲發生在一半週期 通路前的每一個RCV C2脈波。對RCV C2所設計的此種修 改方法’於各閂鎖電路能夠快速閂鎖通過之資料時，能防 止閂鎖電路4 8將資料送往問鎖電路3 8及4 0。RCV C1信號 與BUS C1信號相同，可使閂鎖電路48捕捉匯流速率操作區 内之匯流資料。 雖然以上係參照一個特定具體實例來説明本發明的原理 ’但熟諳本技藝者應可根據本發明原理進行修改及改良設 計。例如：以上説明係將本發明設計成一資料處理器整體 的一部份。但，也可將本發明設計成位址或資料匯流裝置 -25- 本紙伕尺度適用中國國家標孪（CNS ) A4規格（210X297公釐〉 五、發明説明（23 )

的部务或-個單獨的裝置 本發明稱之爲力ίο 口此纟專利中請範固中將 爲在一個裝置間操作的—種資料同步系統。故 讀者應了解，本發明實際上應包括各種不背離以請專 利範圍所界定本料精神與範ϋ之修改内容。 經濟部中央標準局貝工消費合作社印裝

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Claims (1)

1. S17617

   經濟部中央揉準局員工消費合作社印裝 •與第個裝置和第二個裝置配合使用的資料同步系 統（12)，第一個裝置係按照一個以第一種頻率振盪之第 一時計信號的控制而操作，第二個裝置則按照一個以第 二種頻率振盪之第二時計信號的控制而操作，第一種頻 率大於第二種頻率，該資料同步系統包括： —個轉移閂鎖電路（40)，其輸入端接收上述第一個裝 置又輸出信號，該轉移閂鎖電路響應於1^1^(：1信號之 =制而在其輸出端捕捉（接收）一資料位元，該轉移閂鎖 電路響應於TXFRC2的控制$發送該資料位元； 一個匯流閂鎖電路（46)，其輸入端接-收上述轉移閂鎖 電路之輸出信號，匯流閂鎖電路響應於_BUS C1信號之 控制而在其輸入端捕捉一資料位元：該匯流閂鎖電路響 應於一 BUS C2信號之控制而發送該資料位元； 一個接收閃鎖電路（48)，其輸入端係耦合至上述第二 個裝置#收閃鎖電路響應於-⑽叫言號之控制而在 其輸入端捕捉一資料位元，該接收閂鎖電路 RCVC2信號之控制發送該資料位元：及 〜、 時計產生電路(80, 82, 84，86，94，96)，用以產生 TXFR Cl , TXFR C2，BUS Cl，BUS C2，RCV Cl^RCV C2各信號。 2. —個資料處理器（10)，按照—個以第—種頻率振堡之第一 個時計信號的控制而操作，該資料處理器耦合至:個以第 二種頻率振盪之第二個時計信號的控制而操作之匿流線（資 料匯流線，位置匯流線）；上述第一頻率大於第二頻率，該 •27-

   (請先閲讀背面之注意Ϋ項再填寫本頁) f -装· 訂 » 1^1 m. I- I 經濟部中央樣準局負工消費合作社印製 Αδ Β8 C8 ~~~--— D8 a '中請專利範目 : --- 資料處理器包括： 以第-頻率操作之中心電路（14,16),此一中心電路執 行自上述si⑽接㈣的指令，絲處㈣果寫入該 匯流線； 耦合上述中心電路和S流線之s流介面電路，該匯流 介面電路含有多條位元路·徑，每—條位元路徑各包括： 一個轉移問鎖電路（40)，其輸入端接收上述中心電路 之輸出，此一轉移閃鎖電路響應於— TXFRC2信號之控 制而在其輸入端捕捉一資，^位元，該轉移閂鎖電路響應 於一 TXFRC2信號之控制而發送該資料位元； 一個1流閃鎖電路（46)，其輸入端接收上述轉移閂鎖 電路之輸出’其輸出端耦合至該流線；匯流閂鎖電路 響應於一BUS C1信號之控制而在其輸入端捕捉上述之資 料位元，並響應於—BUS C2信號之控制而發送該資料位 元： 一個接收閂鎖電路（48)，其輸入端之一耦合至上述匯 流線，其輸出端之一耦合至上述中心電路，此一接收閂 鎖電路響應於一 RCV C1信號之控制而在其輸入端捕捉上 述資料位元，並響應於一RCVC2信號之控制而發送該資 料位元；及 時計產生電路（80，82，84，86，94，96)，用以產生 TXFR Cl，TXFR C2，BUS Cl，BUS C2，RCV C1 及 RCV C2各信號 丄一個資料處理器（1 〇 )，按照以第—種頻率振盪之第一個 f請先聞讀背面之注意事項再填寫本頁) 裝· 訂 -28- .«^1· 1^1 f— 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央揉準局員工消費合作社印製 A8 BS C8 D8 申請專利範園 時計信號之控制操作，該資料處理器耦合至一個按照以 第二種頻率振盪之第二個時計信號的控制而操作之—個 匯流線（資料匯流線，位置匯流線），第—種頻率大於第 二種頻率，該資料處理器包括： 一種相位偵測器（72，76，78)，備有第一輸入端和第 二輸入端，第二輸入端耦合至上述第二時計信號，相位 偵測器響應於該第二時計信號和第—輸入端所接收之輸 入信號二者之間的一個相位差信號而產生一控制信號； 耦合至上述相位偵測器气時計信號產生電路（94，96) ，時計信號產生電路產生‘二第三個時計信號，第三時計 信號之一個相位及一個頻率響應於上述控制信號； 一個耦合至上述時計信號產生器之匯流再生器（8〇)， 該匯流再生器產生一 BUS C1信號和一BUS C2信號，BUS Cl和BUS C2兩個信號均以上述第二種頻率振盪，其中之 BUS C1 k號搞合至上述相位偵測器之第一輸入端； 一個接收再生器（82)，耦合至上述時計信號產生電路 ，此一接收再生器產生一 RCV C1信號及一 RCV C2信號 ’ RC V C1及RC VC2兩個信號均以上述第二種頻率振造 ’此一接收再生器於上述第一時計信號之第一個預定邊 緣與上述第二時計信號之第二個預定邊緣相互一致（吻合） 時，使上述RCV C2信號之出現時間延遲，其延遲時間爲 第一時計信號之半個週期； 一個轉移再生器（84)，耦合至上述時計信號產生電路 ，此一轉移再生器產生以上述第一種頻率振盪之TXFR

   -29 A8 B8 C8 D8 々、申請專利範圍 Cl及TCFRC2信號，並於上述之兩個信號預定邊緣吻合 時，消除TXFRC2信號之出現；及 一個中心再生器（86)，耦合至上述計時信號產生電路 ，用以產生一 CORE C1信號及一CORE C2信號，CORE C1 及CORE C2兩個信號均以上述第一種頻率振盪。 ----1----f 裝------訂-------f (請先閲讀背面之注意事項再填寫本頁) 經濟部中央棣準局貞工消費合作社印家 -30 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）