經濟部中央標準局員工消費合作社印製 A7 B7 五' 發明説明（3 )Printed by the Staff Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economic Affairs A7 B7 Five 'Invention Description (3)
本發明係有闞於一種積體電路裝置用鑰入級衡器。詳 言之，本發明係有鼷於一種能夠對高密度可程式·輯装置 (pLD)之交換矩陣電路所導致RC時間延埋加以補償之输入 键衝器。 第1醒係顯示一典型之高密度PLD之方塊圃。誠如所示 ，該高密度PLD包含四個Μ可程式交換矩陣S路1〇6互連之 可程式陣列理輯（PAL)方塊1〇1-1〇4。此等（PAL)101-104可 視為該晶片上的獮立PLD,彼等各係類似Advanced Micro Dev〖ces, inc.所出品廣受歡迎之低密度22V10PAL裝置。 該交換矩陣霣路106,可使該等包含四個PAL方塊彼此連接 ，並且與所有使該高密度PLD裝置能夠動作之I/O接腳111-114相壤接，以便能夠提供高出該22V10六倍之邏輯處理能 力。 第2圔係進一步剖析第1圖所示之四分之一個PLD之方 塊_ ,其包含連接交換矩陣電路1 0 6之P A L方塊1 〇 1 。須知 類似自第1鼸轉載過來之交換矩陣電路106等霣路組件，在 第2 _中係給予同樣的檷記，在後鐵諸圔所轉載之電路組 件亦然。該PAL方塊1〇1將可自該交換矩陣電路106,接收 —些輪入至該等輪入緩衡器202之输入信號，例如所示之 26個輪入信號。該等输入级衡器202可將輸人至一 AHD陣列 與理輯分配器電路204之信號加Μ鑀衡雠存，該AHD陣列與 缠輯分配器電路2 〇 4 ,可在該等輸人緩衝器2 0 2與_出邏輯 巨位元格20 6之間，提供可程式AND及0R之理輯運算。 本紙張尺歧财ϋ家縣（c叫⑽見格（2iGx297公羡 (請先閱讀背面之注意事項再填寫本頁)The invention relates to a key-in-stage weighing instrument for integrated circuit devices. In detail, the present invention is based on an input key that can compensate for the RC time delay caused by the switching matrix circuit of a high-density programmable device (pLD). The first wake up shows a typical high-density PLD square garden. As shown, the high-density PLD contains four programmable array array (PAL) blocks 101-104, which are interconnected by S channels 106 of programmable switch matrix. These (PAL) 101-104 can be regarded as stand-up PLDs on the chip. They are similar to Advanced Micro Dev 〖ces, inc., Which are popular low-density 22V10PAL devices. The switch matrix 106 can connect the four PAL blocks to each other, and is connected to all I / O pins 111-114 that enable the high-density PLD device to operate, so as to be able to provide higher than the 22V10 Six times the logic processing power. The second part is a further analysis of the quarter PLD block shown in Figure 1, which contains the P A L block 1 001 connected to the switch matrix circuit 106. It should be noted that the switch components such as the switch matrix circuit 106 reproduced from the first branch are given the same notes in the second section, and the circuit components reproduced in the back iron are the same. The PAL block 101 will receive from the switch matrix circuit 106 some input signals that are wheeled into the wheel-in buffers 202, such as the 26 wheel-in signals shown. The input-level scales 202 can add the signal input to an AHD array and the logical distributor circuit 204 to the memory, and the AHD array and the logical distributor circuit 204 can be buffered at the input. Between 2 0 2 and _ out of the logical giant bit grid 20 6 to provide programmable AND and OR logical operations. This paper is from Chijia County (c is called ⑽ 见 格 (2iGx297 public envy (please read the precautions on the back before filling this page)
9 1225 3 A7 300355 五、發明説明（4 ) 該輪出理輯巨位元格206可加Μ程式化，Μ提供一些 暫存的或組合理輯的輪出信號。該等巨位元格206之輸出 信號，將會提供至該等三態輸出鑀衝器208 , Μ及亦將提 供至該交換矩陣電路106之回授線路。 各三態輪出緩衝器208可加Μ致能，而做為一輪出鑀 衝器，或加Κ禁能而使該I/O埠111,能夠提供該输入信號 給該PLD。該等三態輸出鑀衝器208所需之致能或禁能信號 ,係由該AND陣列與邏輯分配器電路204提供。當該等三態 輸出緩衡器208被致能時，該三態輸出媛衝器208之輸出信 號，不但會通過該等I/O埠111,並且會經由該等回授線而 行至該交換矩陣電路106處。當該三態輪出鑀衝器208受到 禁能時，該等來自外部電路之輸入信號，將會經由該I/O 埠111,提供給該交換矩陣電路106。該交換矩陣電路106 包含有可將自該等三態輸出緩衝器208與I/O埠111所接收 之信號回頭分配給該等可程式陣列埋輯方塊（PAL)101-104 的電路。 第3圖係顯示該交換矩陣電路106與輸人鑀衝器202之 輪入端子相連接之部分的剖析圖。誠如所示，該交換矩陣 電路106包含一些皆饋至一輸入缓衝器202之輸入端子的通 路理輯閘304。在該交換矩陣電路106中，唯有通路理輯閘 304可被致能，而將一類似Vs之信號，提供至該輪人緩衝 器202之輸入端子，Μ成為信號Vi。 誠如與第3圖之電子電路相等之第4圖的電路所示，該 等多數用Μ供應該輸入鑀衡器203之通路理輯閘304,將會 . { 裝 訂 Λ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 4 9 1225 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（5 ) 造成一電容值C,同時線路電阻將會在該輸入緩衝器202之 輪入端造成一電阻值R 。因而，在該等信號Vs與Vi之間， 將會加入一 RC延遲值。由於此RC延遲值將會使原先所接收 之信號失真，一般希望能夠對該交換矩陣電路106在該輪 入媛衝器202内所產生之任何RC延遲值加Μ補償，Μ便能 夠提供一可代表原先輸入至該交換矩陣電路106之信號Vs 的_出信號Vo。 發明鐮沭 本發明提供一種輸入缓衝器，它能夠補償一交換矩陣 電路之RC延遲值，Μ使該輸入緩衝器能夠將原先输入至該 交換矩陣電路之信號正確地再生。 本發明之媛衝器包含一種電子電路，它可提供一輪入 臨界電壓，其可變化Μ補償該交換矩陣罨路在高埋輯位準 至低《輯位準之信號轉移時的RC延遲值。本發明之嫒衝器 可在一 _入至該鑀衝器之電臛信號的負變化率（-dVi/dt) 随時間而增加時，提供一增加之臨界電壓。為產生變化之 臨界電壓，本發明之缓衝器包含： 反相器，具有形成該鑀衝器之輸入端的輸入端子，和 連接至該鑀衝器_出端之_出端子； PM0S上拉電晶體，具有連接該反相器之輸入端的閘極 ,和連接Vdd之源極； NM0S上拉交換電晶體，其係一具有連接該PM0S上拉電 晶體之汲極的汲極，和連接該反相器之輸出端之源極的空 乏式裝置；Μ (請先閲讀背面之注意事項再填寫本頁)9 1225 3 A7 300355 V. Description of the invention (4) This round-out editing macrocell 206 can be programmed with M, which provides some temporary or combined round-out signals. The output signals of the macrocells 206 will be provided to the tri-state output punches 208, M and also to the feedback circuit of the switch matrix circuit 106. Each tri-state round-out buffer 208 can be enabled by M, and used as a round-out punch, or by adding K disable to enable the I / O port 111 to provide the input signal to the PLD. The enabling or disabling signals required by the tri-state output punch 208 are provided by the AND array and the logic distributor circuit 204. When the three-state output buffers 208 are enabled, the output signal of the three-state output buffer 208 will not only pass through the I / O ports 111, but also go through the feedback lines to the exchange At matrix circuit 106. When the tri-state wheel output punch 208 is disabled, the input signals from external circuits will be provided to the switch matrix circuit 106 through the I / O port 111. The switch matrix circuit 106 includes circuits that can distribute the signals received from the tri-state output buffers 208 and I / O ports 111 back to the programmable array embedded blocks (PAL) 101-104. FIG. 3 is a cross-sectional view showing the part where the switch matrix circuit 106 and the input terminal of the input puncher 202 are connected. As shown, the switch matrix circuit 106 includes a number of circuit logic gates 304 that are all fed to the input terminals of an input buffer 202. In the switch matrix circuit 106, only the path logic gate 304 can be enabled, and a signal similar to Vs is provided to the input terminal of the wheel buffer 202, and M becomes the signal Vi. As shown in the circuit of FIG. 4 which is equivalent to the electronic circuit of FIG. 3, the majority of the channel editing gates 304 for the input weighing scale 203 are supplied with Μ, which will be. {Binding Λ (please read the note on the back first Please fill in this page for details) The paper standard of the Ministry of Economic Affairs Central Bureau of Standards and Staff's Consumer Cooperative Printed Paper is applicable to the Chinese National Standard (CNS) Α4 specification (210Χ297mm) 4 9 1225 Printed by the Ministry of Economic Affairs Central Standards Bureau's Staff and Consumer Cooperative A7 B7 5. DESCRIPTION OF THE INVENTION (5) A capacitance value C is created, and the line resistance will cause a resistance value R at the input end of the input buffer 202. Therefore, between these signals Vs and Vi, an RC delay value will be added. Since this RC delay value will distort the originally received signal, it is generally desirable to add M compensation to any RC delay value generated by the switch matrix circuit 106 in the round-robin rusher 202, and M can provide a The signal Vo representing the signal Vs originally input to the switch matrix circuit 106. SUMMARY OF THE INVENTION The present invention provides an input buffer capable of compensating the RC delay value of a switching matrix circuit. M enables the input buffer to correctly regenerate the signal originally input to the switching matrix circuit. The present invention includes an electronic circuit that can provide a round of threshold voltage, which can be varied to compensate for the RC delay value of the switching matrix when the signal is transferred from a high buried level to a low level. The device of the present invention can provide an increased threshold voltage when the negative rate of change (-dVi / dt) of the electrical signal input to the device increases with time. In order to generate a varying threshold voltage, the buffer of the present invention includes: an inverter having an input terminal forming the input terminal of the punch, and an output terminal connected to the output terminal of the punch; PM0S is pulled up The crystal has a gate connected to the input of the inverter, and a source connected to Vdd; NM0S pull-up switching transistor, which has a drain connected to the drain of the PM0S pull-up transistor, and connected to the inverter The empty device at the source of the output of the phase device; Μ (please read the precautions on the back before filling this page)
本紙張尺度適用中國國家標準（CNS ) Α4規格（2〗0Χ297公釐） 5 91225 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（6 ) Γ 1 NM0S通路電 晶 體 t 具 有 使 該 反 相 器 之 輸 入 端 連 接 至 該 1 NM0S上拉交換電 晶 體 之 閘 極 的 源 極 至 汲 極 路 徑 〇 1 1 由 於 該 鑀 衝 器 唯 有 在 輸 入 信 號 由 高 理 輯 位 準 至 低 m 輯 1 I 位 準 之 轉 移 動 作 時 方 具 有 一 變 化 臨 界 電 壓 9 該 鍰 衝 器 更 包 請 閱 讀 背 而 1 1 I 括 負 磁 滯 電 路 t 它 可 防 止 輸 入 信 號 低 邏 輯 位 準 至 高 暹 輯 位 1 1 準 之 媛 慢 轉 移 動 作 時 的 振 盪 現 象 0 此 種 負 磁 滞 電 路 包 含 • 之 注 意 1 1 I NM0S磁滯 下 拉 電 晶 體 * 具 有 連 接 該 缓 衝 器 輪 出 端 之 汲 事 項 再 1 1 —V 極 » 和 連 接 至 Vs s之源極； 填 寫 本 頁 裝 1 NM0S磁滯交換 下 拉 電 晶 體 1 具 有 連 接 該 NM0S 磁 滯 下 接 1 1 電 晶 體 之 閘 極 的 汲 極 f 和 連 接 至 Vs S之源極； 1 1 磁 滯 通 路 邏 輯 閘 $ 可 使 該 媛 衝 器 輸 入 端 與 該 NM0S磁滯 1 | 下 拉 電 晶 體 之 閘 極 相 耦 合 » 訂 I 第 一 磁 滯 反 相 器 9 具 有 連 接 至 該 媛 衝 器 輸 入 端 之 輸 入 1 1 I 端 子 t 1 1 I 第 二 磁 滯 反 相 器 > 具 有 與 該 第 — 磁 帶 反 相 器 之 輪 出 端 1 上 和 該 磁 滯 通 路 理 輯 閘 之 閘 極 相 連 的 輸 入 端 子 9 和 與 該 NM0S 1 磁 滯 交 換 下 拉 電 晶 體 之 閘 極 相 連 接 之 输 出 端 子 及 1 1 磁 滯 控 制 電 晶 體 t 具 有 可 使 該 第 二 磁 滯 反 相 器 之 输 入 I | 端 與 Vdd 相 耦 合 的 源 極 至 汲 極 路 徑 » 和 連 接 至 該 第 二 磁 滯 1 I 反 相 器 之 輸 出 端 的 閘 極 〇 1 1 I 駄 簡 單 說 明 1 I 今 將 參 考 所 附 諸 IB1 圈 進 一 步 說 明 本 發 明 之 细 節 f 其 中 • 1 1 第 1圖係顯示- -傳統式高密度可程式理輯裝置 :PLD)之 ! 方 塊 圖 » 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 6 9 1 22 5 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（7 ) I 第 2圖係進- -步剖析第1 團 所 示 PLD之四分之- -PLD 9 1 1， I 第 3圖係顯示第2圖 之 交 換 矩 陣 電 路 與 其 输 入 缓 衝 器 之 1 1 輪 入 端 子 有闞 之 部 分的 剖 析 圖 \ 1 I 請 1 I 第 4圖係第3 圖 所示 電 子 電 路 之 等 效 電 路 圖 9 先 閱 1 I 讀 1 1 第 5圖係顯示當接收到- -特定V s信號時， 有闢第4圖 之 背 ιέ 1 | 之 1 電 壓 Vs 、 V i和 Vo 之 時序 圖 注 意 1 # 1 第 6_係顯示本發明之輪入媛衝器的較佳實腌例； 項 再 填 1 第 7圖係顯示在第6圖 之 電 子 電 路 加 入 一 負 磁 滯 電 路 f 馬 ，衣 頁 1 以 防 止 不 穩定 現 象 ,且 依 然 能 使 输 入 信 號 低 變 高 之 緩 慢 遷 —' 1 移 動 作 加 速； 1 1 第 8圖係Μ電壓對時間之曲線圖， 例示- -輸入至第7 圖 1 1 之 媛 衝 器 的信 號 f 如何 提 供 負 磁 滯 作 用 • 而 訂 1 第 9圖係顯示第7圖 之 電 子 電 路 9 為 增 加 交 換 速 率 且 能 1 | 夠 驅 動 一 高電 容 負 載所 做 之 變 更 形 式 0 1 I 詳 细 說 明 1 丄 本 發 明提 供 一 種輸 入 媛 衝 器 9 它 能 夠 由 在 該 緩 衝 器 之 1 輪 入 端 所 接收 來 白 一交 換 矩 陣 電 路 之 輸 出 端 的 信 號 V i 所 決 1 1 定 1 產 生 一能 夠 與 該交 換 矩 陣 電 路 原 先 所 接 收 一 高 理 輯 位 1 1 準 至 低 理 輯位 準 Vs 信號 轉 移 動 作 相 匹 配 的 輪 出 信 號 Vo 〇 本 1 I 發 明 之 輸 入鍰 衝 器 為使 電 子 電 路 簡 化 f 僅 與 該 高 理 輯 位 準 1 I 至 低 理 輯 位準 Vs 信 號轉 移 動 作 相 匹 m 9 蓋 使 該 高 理 輯 位 準 1. 至 低 埵 輯 位準 Vs 信 號轉 移 動 作 相 匹 配 t 便 可 使 其 運 作 速 率 1 1 得 到 十 分 顯著 的 改 進。 1 要 瞭 解如 何 在 該輪 入 媛 衝 器 之 輸 入 端 僅 接 收 Vi 9 便 足 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐〉 7 91225 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（8 ) I Μ 白 Vs 決 定出 Vo , 首先，借肋 於 數學 Μ Vi 來 表 示 Vs 0 由 第 1 1 1 1 4 圖 之 等 效電 路圖 可知，V S可 Μ Vi用 Μ 下 之 方 程 式 加 Μ 決 1 1 定 ； /--V 1 I 請 1 I (1)1 =(Vs -V i)/R 先 閱 1 I 1 1 (2)1 =C(dV i/dt) 背 面 1 1 之 1 解 方 程式 (1 )和（2),以 V i 表 示V s t 可 Μ 得 到 下 列 之 方 意 1 事 1 程 式 ·· 項 再 1 填 (3) V s = V ί + RC (dV i /dt ) 寫 本 策 頁 1 為 進 一步 瞭解 如何可由V i 決 定Vs f 第 5 ΓΒΙ m 提 供 表 示 第 ·«>_✓ 1 4圖之電壓V s、 V i和V o在接收到- -特定V s信號5 0 0時 的 時 序 1 1 圖 〇 在 第 5圖中，該Vs信號5 0 0包 含兩 個 脈 波 > 一 交 換 媛 慢 1 1 斜 率 平 坦 之第 —脈 波502 ,和 一 交換 迅 速 斜 率 陡 峭 之 第 二 訂 1 脈 波 504 >由第5圖 之所成信號 5 1 0可知， 如果該信號V S 像 1 | 脈 波 502中的— -樣以平坦之斜率媛慢交換， d V i /d t 將 具 有 1 I 較 小 值 ， Μ致 在方 程式（3)中將存在小量或不存在該RC 延 1 丄 遲 成 份 » 此使 得V i 如脈波512中所示大致等於V S 〇 然 而 $ 1 當 該 信 號 Vs像 脈波 5 04中的一 樣 Μ陡 峭 之 斜 率 迅 速 交 換 時 1 1 < d V i / d t 將具 有一 較大之值， 致在 方 程 式 (3) 中 將 存 在 1 1 如 脈 波 5 1 4中所示明顯的RC延遲成份< ) 1 1 輪 入 缓衝 器之 輸出通常係 於 輸入 脈 波 轉 移 經 過 — 特 定 1 I 電 壓 > 例 如1 . 5 V時 方進行轉移 之 動作 〇 為 補 償 該 交 換 矩 陣 1 1. 電 路 之 任 何RC延遲 成份，一般 希 望Vo 之 轉 移 動 作 係 發 生 於 1 1 Vs 而非V i轉移經過1.5V之時刻 3第5圖 中 顯 示 一 所 希 望 之 1 V c 信號5 20 , 且其 轉移動作如 虛 線所 示 » 係 發 生 於 Vs 信 號 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 8 9 1225 A7 300355 __B7 五、發明説明（9 ) 500轉移經過1.5V之時刻。 為使該输入鑀衝器能在其輸出端提供該V〇信號520, 一般希望該輪入緩衝器能夠具有一可變輸入臨界電壓。就 該等Vs脈波512或514之高理輯位準至低邏輯位準的轉移動 作而言，該臨界電壓如該等虛線與該等脈波512或514相交 之處所示，在該Vi脈波上面應高於1.5V之點。其次，如該 等虛線與該等Vi脈波512或514相交之處所示，Μ及方程式 (3)顯示，當該Vs脈波之斜率更加陡峭時，該臨界電壓應 該更形逭離該Vi脈波上面之1.5V點。 第6圖係顯示本發明輸入緩衝器之一較佳實施例的電 子電路，它可利用一可變输入臨界電壓，由一類似來自交 換矩陣電路之500的Vi信號在高理輯位準至低理輯位準之 轉移動作，產生類似第5匾之520的Vo信號。第6圖之輪入 鑀衝器包含第一反相器60 2 ,它具有形成該媛衡器之輸入 端（I N )的輪入端子，和耦合至該緩衝器之輸出端（〇 U T )的 輪出端子。該輸入媛衝器尚包含PM0S上拉電晶體604,它 具有連接至該反相器60 2之輸人端的閘極，和連接至Vdd的 源極。NM0S交換電晶體606,具有連接至該電晶體604之汲 極的汲極，和連接至該反相器602之輸出端的源極。該電 晶體606之閘極上面的斜線，係表示其通道加有多餘的離 子植入量，以便能夠提供一具有負臨界電壓之空乏式電晶 體。空乏式電晶體606可防止其源極至汲極之NM0S臨界電 壓降。此外在第6圖Μ及後繼諸圖中值得注意的是，一類 似604之PM0S電晶體，係在其閘極Μ圓圈表示，而類似606 --------{装-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 9 9 1225 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 91225 A7 B7 五、發明説明（1〇 ) 之NM0S電晶體，在其閘極則沒有圓圈。 第6 _中之輪入缓衡器另外包含一叠接通路遲輯閘電 晶體608。此叠接電晶體608具有：連接至該反相器602之 輸入端的源極，和連接至該電晶體606之閘極之節點nl處 的汲極。該叠接電晶體608之閘極，係連接至一參考電壓 INREF。此INREF最好設定為Vdd。該電晶體608之閘極上的 斜線係類似該電晶體606 ,表示其通道加有多餘的雛子植 入量，以便能夠產生一空乏式電晶體。 值得注意的是，叠接電晶體係一種電晶艄，其在界定 上係固定閘極之電壓，而非在變化之閘極電壓下，利用加 至其源極之電壓的變化，而加K啟通及關斷。在一叠接電 晶體中，當（Vg-Vs)>Vt時，其中，Vg係閘極電壓，Vs係源 極電壓，而Vt則係該電晶體之臨界電壓，該叠接電晶體將 會啟通。當（Vg-Vs)<Vt時，該II接電晶體則將會闞斷。 反相器602提供了一標稱臨界電颳，例如1.5V。為自 該反相器602之臨界電壓改變其輸入臨界電壓，Μ便在一 高缠單位準至低邏輯位準之轉移動作期間，能夠提供一較 大的臨界電壓，其中設有一電晶體604。若不含電晶體604 而Μ反相器602動作，其臨界電壓將決定於其PM0S上拉電 晶體通道寬度對其NM0S下拉電晶體通道寬度之比值。如果 該等電晶體604與反相器602之上拉電晶體相結合，該電晶 體604之寬度，將可加至該反相器602之上拉電晶體，Μ決 定電晶體比值，故可增加該輸入缓衝器之輸入端的臨界電 壓。 10 { 衣------訂------{ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 9 1225 A7 _ B7 五、發明説明（11 ) 為在該反相器602單獨所提供之最小值，與該等反相 器602和電晶體604共同作用所得之最大值間，能夠控制該 臨界電壓之變化，故設置該等電晶髖606和608。透過該電 晶體608可產生一電阻值，Μ及在該電晶體606之閘極處可 產生一寄生電容值，Μ致形成一 RC延遲值。在輸入至該緩 衝器之信號自髙理輯位準轉移至低理輯位準的動作期間， 該電晶體606之閘極處的電容將鑀慢放電，而鍰慢地使該 電晶體606闞斷。在該電晶體606缓慢關斷之情況下，來自 該電晶體604之電流將會慢慢變小，而在該缓衝器之輪入 端，創造出一變化之臨界電壓。 為使該输入缓衝器之變化臨界電壓，能補償一交換矩 陣電路所產生之RC延遲值，在製造期間便要特別控制該等 電晶體606和608之通道寬度。該等電晶體606和608之通道 寬度在設定上，可使在該電晶體606閘極處的寄生電容值 ，和該電晶體608所產生之一電阻值，能夠提供一 RC延遲 值，使其能夠補償該輸入媛衝器所要連接之交換矩陣電路 的RC延遲值。 在第6圖之電路的運作中，首先，假設IN為高邏輯位 準。MIN為高理輯位準之情況下，該PM0S電晶體604將會 關斷。此外，在IN為高缠輯位準之情況下，該叠接電晶體 608之源極，將會在該參考電壓IHREF之上，而將該電晶體 關斷。在IHREF為Vdd及該電晶體608為一空乏式電晶體之 情況下，節點nl將為一高埋輯位準，或為Vdd, Μ節點nl 為高理輯位準之情況下，該電晶體606將會啟通。此外， 11 {衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（ 12 ) 1 I Μ 節 點 η 1為 高 邏 輯 位 準之 情況 下 * 該 反 相 器602 之 輪 出 將 1 會 一 低 邏 輯 位 準 0 1 1 其 次 假 設 該 輸 入 信號 IN迅 速 地 白 高 理 輯 位 準 轉 移 至 低 ^—S 1 I 理 輯 位 準 〇 Μ 該 IN迅速地 自高 邏 輯 位 準 轉 移 至 低 邏 輯 位 準 請 先 閱 1 1 I 之 情 況 下 9 該 等 反 相 器602之上拉電晶體和PM0S電晶體604 讀 背 1 1 1 將 會 開 始 啟 通 〇 由 於 在該 電晶 體 606 之 閘 極 處 所 產 生 之 寄 音 1 1 生 電 容 值 > 结 合 該 電 晶體608 之 電 阻 值 1 該 節 點 η 1處 之 電 事 項 再 填 寫 本 1 1 壓 將 會 停 留 在 高 璣 輯 位準 ,而 不 會 立 刻 降 0 在 該 反 相 器 裝 602之輸出開始走向高理輯位準之情況下， 該電晶體606之 頁 '---- 1 1 源 極 與 閘 極 間 之 電 容 值， 將傾 向 於 向 上 推 動 該 節 點 η 1處 之 1 1 電 壓 〇 該 節 點 η 1處 之 電壓 受到 向 上 推 動 > 將 會 使 該 電 晶 體 1 1 606在IN之轉移動作期間保持啟通 >該電晶體6 06將會 十 分 訂 | 媛 慢 地 關 斷 0 在 該 電 晶體60 4與該反相器60 2之 上 拉 電 晶 體 1 I 共 同 作 用 之 下 « 該 m 衝器 之輸 入 端 的 臨 界 電 壓 將 會 增 加 i 1 1 I 例 如 超 遇 1 . 5 V中 間 點 甚多 〇 1 丄 其 次 假 設 該 輸 入 信號 IN較媛慢 地 白 高 m 輯 位 準 轉 移 至 »·- » -1 低 邏 輯 位 準 0 Κ 該 IH鑀慢地自 高 遵 輯 位 準 轉 移 至 低 遍 輯 位 1 1 準 之 情 況 下 » 該 節 點 η 1處 之電 容 f 將 有 時 間 與 該 IN信 號 轉 1 1 移 動 作 成 比 例 地 放 更 多的 電 ° 因 而 > 該 電 晶 體606 將 會 更 1 I 迅 速 地 闞 斷 1 而 與 該 反相 器602 之 上 拉 電 晶 體 9 共 同 防 止 1 1 I 該 電 晶 體6 0 8啟通 > Μ該電晶體6 0 2較 單 獨 地 作 用 下 9 該 鍰 1 I 衝 器 之 輸 入 端 的 臨 界 電壓 ,將 不 會 如 許 之 高 $ 而 會 停 留 在 1 1 _ Μ 上 言 及 之 1 . 5V中 間 點附 近。 1 1 在 該 信 號 IN自 低 理輯 位準 轉 移 至 高 理 輯 位 準 之 動 作 下 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） J 2 9 1 2 2 5 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) ,在該缓衝器之輸入端的臨界電壓，並不會發生類似之轉 移動作。當IN Μ任一速率走向高理輯位準時，該PMOS電晶 體604將會迅速闞斷，而無闞乎該電晶體606之源極處可改 變該電晶髓604之運作速率的任何電容值。 為使本發明之缓衝器可與TTL相容，該反相器602之 檷稱臨界電壓，可設定為1.5V左右。由於用於類似反相器 6 02之CMOS缓衡器中，Vss與Vdd之間通常會有0V至5V之差 該輯臨輯較動電輯埋電 低器之路 輪 達邏之 缠圍之界邏高界 至 衝準電 該 到高 2 至範準臨低對臨 移媛位子 使 在一60準的位變至僅之 轉 之輯電 可 , 而器位前輯可移明變 準明理之 有 化，相輯壓理一轉發可 位發高圖 具 變5V反邏電高 ，準本一 輯本至m6。 它 壓1.該低界至率位 -供 邏 ，準示式 ， 電至達述臨移速輯 Μ 提 高壓位 I 形02 INV 到上 之轉作理所 ， 之電輯 — 更70 準^0在於 2 準運髙。化 號界理 7 變體 位為 ，由60位高之益變 信臨低第之晶 輯Κ化。器 輯一處 增之 入之止。路電 理 Μ 變5V相理持IN之號 輸變防象電拉 高^r壓1.反低維在著信 一可M現滯下 至 U 電至該述為對顯IN對有 ，盪磁含 準壓IN5V達上。能較準 僅具路振負包 位 W 準為到對響 ，供位 器 ，電的種路 輯^ 位可在值影器提輯 衝作滯上此電 理^ 輯則，遲之衝 ，缠 媛動磁作供滞 低 2 埋前壓延大媛作低 該之負動提磁 述60低之電RC較入動至 該準含移可負 上 器至壓IN其有輪的準 由位包轉種該 , 相準電準 ，將之準位。 輯更速一 異反位界位大作壓位輯壓 埋 ，慢的 訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 13 91225 300355 經濟部中央標準局員工消費合作社印製 五、 發明説明（ 14 ) 1 I 入 緩 衝 器 之 輪出端OUT與Vss相 連 接 之 源 極 至 汲 極 路 徑 〇 其 1 1 * 中 之 通 路 理 輯閘7 0 4,具有可使該電晶體7 0 2之 閘 極 與 該 輸 1 1 入 緩 衡 器 之 輪入端IH相連接之 源 極 至 汲 極 路 徑 〇 其 中 之 另 1 I —* 下 拉 電 晶體7 0 2 ,則具有連接至該電晶體7 0 2之 閘 極 的 汲 請 先 閱 1 1 極 * 和 連 接 至Vss之源極。其中之- -反相器708 9 可 使 該 緩 讀 背 έ 1 1 I 衡 器 輪 入 端 IN ,與該電晶體704 之 閘 極 相 連 接 » 而 另 一 反 之 意 事 項 再 填 寫 本 1 1 相 器 710 , 則可使該反相器708 之輪出端與該電晶體706之 1 1 閘 極 相 連 接 為控制所設磁滯之 量 t PM0S 電 晶 體 7 1 2 有 連 接 裝 至 該 反 相 器 7 1 0之輪出端的閘 極 > 和 可 使 Vdd 與 該 反 相 器 頁 1 1 710之輪入端相連接的源極至汲極路徑 ) 1 1 在 運 作 時，Μ該電晶體702配合該反相器602之 下 拉 電 1 1 晶 體 的 運 作 ，該輪入媛衝器具 有 較 該 反 相 器 602 單 獨 作 用 訂 I 為 低 的 臨 界 電壓。由上文所述 可 知 t 反 相 器 之 臨 界 電 壓 係 1 I 決 定 於 其 上 拉電晶體對下拉電 晶 體 之 寬 度 比 * 故 該 電 晶 體 1 1 | 7 0 2之寬度加上該反相器6 0 2之 下 拉 電 晶 體 的 寬 度 * 該 輸 入 1 JL 緩 衝 器 之 標 稱輸入臨界電壓將 會 降 低 〇 上 述 可 使 該 電 晶 體 1 7 0 2之閘極， 與該媛衝器輸入端IN 相 連 接 的 電 子 電 路 » 使 1 1 得 在 該 低 理 輯位準轉移至高理 輯 位 準 之 動 作 期 間 t 該 電 晶 1 I 體702能夠與該反相器602配合 動 作 9 Μ 及 在 高 理 輯 位 準 轉 1 I 移 至 低 理 輯 位準之動作期間， 使 該 反 相 器 602 能 夠 單 價 鄉 動 1 1 I 作 0 第 8 圖 例示此種電子電路 • 顯 示 如 何 在 低 理 輯 位 準 轉 1 1 移 至 高 理 輯 位準之動作時，使 得 該 電 晶體702 能 夠 與 該 反 1 1 相 器 6 0 2共同作用，而在該反相器6 02之 輸 入 端 造 成 之 標 稱 1 臨 界 電 壓 V t 1 , Μ及在高趣輯 位 準 轉 移 至 低 理 輯 位 準 之 動 1 1 14 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 91225 A7 B7 五、發明説明（15 ) 作時，該反相器602能夠單獮動作而在該反相器602之輸入 端造成一較高之檷稱臨界電壓Vt2 , Μ提供上述之負磁滯 作用。 為更進一步說明該負磁滯電路之運作，首先，假設IN 為高«單位準在IN為高理輯位準之情況下，該反相器708 之輪出將為低邏輯位準，而使該電晶體704闢斷，並將該 信號IN移離該電晶體702之閘極。此外，該反相器710之_ 出將為高邏輯位準，而使電晶體706啟通，以確保該電晶 體702之閘極被拉至Vss,而使電晶體702保持關斷之狀態 --------( 裝-- (請先閱讀背面之注意事項再填寫本頁) 器 相 時 作 動 之 準 位 輯 缠 低 至 移 轉 準 位 輯 邏 高 自 N T1 當 體 晶 電 該 含 不 將 上 用 作 在 體 晶 電 拉 下 之 反外 該此 訂 運 低 至 行 準 位 輯 邋 高 白 N I 當 通 該 使 而 準 位 輯 理 高 至 行 將 出該 輸及 之 K 器 ， 相通 反 啟 該 4 ο , 7 時體 準 晶 位電 輯路 輪 之 ο 11 7 器 相 反 此 因 ο 斷 植 晶 電 該 OTP 將 得 出Μ使 關 6 ο 7 體 晶 電 該 使 而 準 位 輯 理 低 至 行 至 供 提 接 直 會 將 號 信 之 處 N I 端 入 輪 器 衡 鑀 該 ο 7 體 晶 電 該 經濟部中央標準局員工消費合作社印製 與 夠 .ub Μ 間 期 作 動 移 轉 之 準 位 輯作 邏動 高 合 至配 回 2 返60 IN體 入晶 輸電 該拉 在下 該 間 期 作 動 移 轉 之 準 位 輯 遘 高 至 回 返 準 位 輯 邏 低 自 Ν Τ1 在 將 值 出 70輸 體該 晶 將 電而 下位 況輯 情理 之低 準至 位行 輯準 啟ur準 Γ ο , _ 體 晶 電 拉 下 之 2 ο 6 器 相 反 該 合在 配而 而。 .卞 通拉 璲 高 至 行 準 位 輯 邏 低 白 Ν η 位相 輯反 埋該 高及 自 以 會 ， 將斷 出 4 輸70 之體 8 晶 70電 器該 相使 反而 該 9 1225 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（1 6 ) m 1 1 器 7 1 0 之 輸 出 » 將 舍 白 低 邏 輯 位 準 行 至 高 » 輯 位 準 f 而 使 1 |· I 該 電 晶 體 7 0 6啟通， Κ便能夠將該電晶髖702 闥 斷 0 該 電 晶 1 1 I 體 7 1 2之大小， 可控制該等反相器708和 反 相 器 7 1 0 之 轉 移 1 I 請 I 速 率 t 而 使 得 該 電 晶 體 702 » 能 夠 在 一 低 理 輯 位 準 至 高 m 先 閱 1 I 1 | 輯 位 準 之 IN 轉 移 動 作 ΒΒ 關 斷 0 調 整 該 電 晶 體 7 1 2 之 尺 寸 » 便 背 ιέ 1 1 之 1 能 控 制 該 電 晶 體 70 2配合該反相器602 之 下 拉 電 晶 體 動 作 之 注 意 1 I 事 1 時 間 量 9 Μ 控 制 第 8圖中所示V 11 與 vt 2 之 差 異 9 而 得 Μ 控 項 再 1 4 —Ικ, 制 其 磁 滯 作 用 » 特 別 是 在 IN i 低 理 輯 位 準 至 高 邏 輯 位 準 之 本 sr 衣 I 低 速 轉 移 動 作 時 0 η 1 1 I 第 9圖係顯示第7 圖 之 電 子 电 路 » 為 增 加 父 換 速 率 且 能 1 1 夠 驅 動 一 高 電 容 負 載 所 做 之 變 更 形 式 〇 1 1 為 能 夠 驅 動 一 較 高 之 電 容 負 載 加 入 一 包 含 電 晶 體 訂 1 902和 904 之 非 反 相 鍰 衝 器 0 該 電 晶 體 902 有 連 接 至 該 反 相 1 1 器 6 0 2之輸出端的閘極， 和可使V dd與 該 輸 入 緩 衝 器 之 輸 出 1 1 端 OUT 相 連 接 之 源 極 至 汲 極 路 徑 〇 該 電 晶 體 904 有 連 接 至 丄 該 輪 入 鑀 衝 器 之 輸 入 端 ΙΗ 之 閘 極 » 和 可 使 OUT 與 Vs S 相 連 1 I 接 之 源 極 至 汲 極 路 徑 0 有 了 此 加 入 之 非 反 相 輸 入 緩 衡 器 i 1 1 在 IN信 號 白 低 理 輯 位 準 至 高 邏 輯 位 準 之 轉 移 動 作 時 » 電 晶 1 1 體 702將會配合該電晶體904動 作 » Μ 提 供 負 磁 滯 作 用 9 而 1 1 非 做 為 該 反 相 器 602 之 下 拉 電 晶 體 〇 其 他 方 面 9 上 述 所 加 1 I 入 之 非 反 相 緩 衝 器 的 運 作 t 係 類 似 於 第 7 151 圔 有 闞 說 明 之 運 1 1 作 情 形 0 1 I 要 增 加 該 負 磁 滯 電 路 内 之 交 換 速 率 f 所 用 之 電 晶 體 1 1 1 9 0 6 , 具有可使該電晶體7 0 4之 閘 極 與 該 反 相 器 708 之 输 出 1 1 16 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 9 1225 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（17 ) 1 1 端 相 連 接 的 源 極 至 汲 極 路 徑 ο 所 示 之 電 晶 體 906 > 係 一 具 1 14» 有 m 極 連 接 至 Vdd 之 空 乏 式 裝 置 0 該 電 晶 體 906 故 係 用 做 1 1 __. 空 乏 式 電 晶 體 « 可 於 該 電 晶 體 704 之 閘 極 為 高 理 輯 位 準 /--S 1 I 請 1 I » 以 及 該 輸 入 信 號 IN行 至 高 邏 輯 位 準 時 » 能 夠 對 該 電 晶 體 閱 I | 讀 1 | 704 之 閘 極 充 電 超 過 Vdd ( 在該電晶體7 0 4之 閘 極 增 加 充 電 背 面 1 1 之 1 之 情 況 下 9 其 源 極 至 汲 極 路 徑 上 的 電 容 值 將 會 降 低 > 而 使 注 意 1 1 該 電 晶 體 7 04成為- - '超級通路理輯閘」 0 在該電晶體704 項 再 1 填 上 面 之 閘 極 電 容 降 低 之 情 況 下 * 於 IN 白 低 理 輯 位 準 轉 移 至 寫 本 裝 I 高 理 輯 位 準 之 動 作 時 % 該 電 晶 體 7 0 4將會容許電流通過， 頁 '—^ 1 1 而 使 該 電 晶 體 7 02更迅速地啟通< 1 1 就 第 9 圖 中 所 示 諸 電 晶 體 而 電 晶 體 旁 邊 表 示 了 建 1 1 議 之 通 道 型 式 與 電 晶 體 尺 寸 〇 其 中 之 P或η 係 表 示 通 道 型 式 訂 | » 接 著 是 以 微 米 表 示 之 通 道 寬 度 和 長 度 0 所 包 含 另 外 的 Μ = 1 I 2 係 表 示 所 包 含 的 是 兩 個 此 類 電 晶 體 $ Μ 及 係 同 方 式 連 接 1 1 I 0 就 包 含 CMOS 上 拉 和 下 电 晶 髖 之 反 相 器 而 —>— 9 其 通 道 型 式 1 和 尺 寸 係 包 含 在 其 反 相 器 符 彌 之 上 方 或 下 方 〇 電 晶 體 之 型 Τ 式 和 尺 寸 僅 係 建 議 性 質 » 可 根 據 特 定 設 計 之 需 要 而 加 Μ 改 1 1 變 0 1 1 1 99 4 年 11 月 17 曰 所 提 出 之 專 利 申 請 案 號 第 08 /34 1 9 1 I 6 36 號， 命名為” In P u t Bu f f e r F 0 Γ A Η i g h De n s i t y 1 I Pr 0 g r a 田m a b 1 e L 〇 g i c D e v i c If e 中 9 揭 示 了 可 變 臨 界 電 壓 輪 1 I 入 緩 衝 器 之 其 他 實 施 例 > 該 串 請 案 將 藉 參 照 而 納 入 此 說 明 1 1 • 書 內 〇 1 1 BtA» 班 然 業 已 詳 细 說 明 本 發 明 9 其 僅 在 於 教 導 本 技 藝 之 一 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） j 了 9 12 2 5 A7 B7 五、發明説明（18 )般從業人員如何製作及使用本發明 許多的變更形式均將 範 利 專 請 申 之 下 1 M 由 係 則 圍 範 該 内 画 範 之 。 明定 發界 本 Μ 於加 落圍 ---------{衣------訂------{ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 91225This paper scale is applicable to the Chinese National Standard (CNS) Α4 specification (2〗 0Χ297 mm) 5 91225 A7 B7 Printed by the Employee Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economy V. Description of the invention (6) Γ 1 NM0S channel transistor t The input terminal of the inverter is connected to the source-to-drain path of the gate of the 1 NM0S pull-up switching transistor. 1 Because the input signal is only from the high level to the low level, the input signal The transition of the I level has a changing threshold voltage. 9 The rusher is more inclusive. Please read the back. 1 1 I include the negative hysteresis circuit t. It can prevent the low logic level of the input signal from reaching the high level. 1 1 Oscillation phenomenon during slow transfer operation 0 This type of negative hysteresis circuit includes • Attention 1 1 I NM0S hysteresis pull-down transistor * It has a sink matter connected to the output end of the buffer wheel 1 1 —V pole »and connection To the source of Vs s; fill in this page to install 1 NM0S hysteresis exchange pull-down transistor 1 has a drain f connected to the gate of the NM0S hysteresis 1 1 transistor and a source connected to Vs S; 1 1 hysteresis path logic gate $ enables the source The input is coupled to the NM0S hysteresis 1 | the gate of the pull-down transistor »Order I The first hysteresis inverter 9 has an input connected to the input of the source 1 1 I terminal t 1 1 I Hysteresis inverter > has an input terminal 9 connected to the gate end of the first magnetic tape inverter and the gate of the magnetic hysteresis path logic gate, and a gate connected to the NMOS 1 hysteresis exchange pull-down transistor The pole-connected output terminal and 1 1 hysteresis control transistor t have a source-to-drain path that can couple the input I | of the second hysteresis inverter to Vdd »and connect to the second magnet Hysteresis 1 I at the output of the inverter Gate 〇1 1 I brief description 1 I will now refer to the attached IB1 circle to further explain the details of the invention f where • 1 1 Figure 1 shows--traditional high-density programmable logic device: PLD) No! Block diagram »1 1 This paper scale is applicable to the Chinese National Standard (CNS) A4 (210X297 mm) 6 9 1 22 5 A7 B7 Printed by the Employee Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economy V. Description of Invention (7) I Figure 2 is a step-by-step analysis of the quarter of the PLD shown in the first group--PLD 9 1 1, I Figure 3 shows the switch matrix circuit of Figure 2 and its input buffer 1 1 The round-in terminal has Anatomy of Kan's part \ 1 I Please 1 I Figure 4 is the equivalent circuit of the electronic circuit shown in Figure 3 Figure 9 First read 1 I Read 1 1 Figure 5 shows that when-specific V s signal is received , There is the back of Figure 4 1 | 1 Timing diagrams of voltages Vs, V i and Vo Note 1 # 1 The 6th is the preferred example of the present invention of the rotative yuan punch; the item is refilled 1 The 7th figure is the electron shown in the 6th figure A negative hysteresis circuit is added to the circuit f, page 1 to prevent instability, and it can still make the slow transition of the input signal from low to high— '1 movement is accelerated; 1 1 Figure 8 is the curve of voltage versus time Figure, Example--How does the signal f input to the Figure 7 of the figure 1 provide a negative hysteresis? • Order 1 Figure 9 shows the electronic circuit of Figure 7 9 to increase the exchange rate and can 1 | enough Modifications for driving a high-capacitance load 0 1 I Detailed description 1 丄 The present invention provides an input source 9 which can be received by the input end of the buffer 1 round the output of a switch matrix circuit The signal V i depends on 1 1 and 1 generates a turn-out signal Vo 〇 本 1 I that can match the high-level 1 to low-level Vs signal transfer action originally received by the switch matrix circuit The invention of the input detector is to simplify the electronic circuit. F Only match the high logic level 1 I to the low logic level Vs signal transfer operation. The 9 cover makes the high logic level 1. to the low level Matching the level Vs signal transfer action to t can greatly improve its operating rate 1 1. 1 To understand how to receive only Vi 9 at the input end of this round of yuan punch 1 1 This paper size is applicable to the Chinese National Standard (CNS) A4 specification (210Χ297 mm) 7 91225 A7 B7 Employee consumption of the Central Standards Bureau of the Ministry of Economic Affairs Printed by the cooperative. 5. Description of the invention (8) I Μ 白 Vs decides Vo. First of all, using the mathematics Μ Vi to represent Vs 0. From the equivalent circuit diagram of Figure 1 1 1 1 4 we can see that VS can be used by Μ Vi The following equation plus M decides 1 1; /-V 1 I please 1 I (1) 1 = (Vs -V i) / R first read 1 I 1 1 (2) 1 = C (dV i / dt) Solve equations (1) and (2) on the back 1 1 of 1 and use V i to represent V st to obtain the following formula 1 event 1 program · item and then 1 fill (3) V s = V ί + RC (dV i / dt) Page 1 of this policy for further understanding how V i can determine Vs f 5th ΓΒΙ m To represent the timing of the voltages V s, V i, and V o in Figure «> _✓ 1 4 when a specific V s signal 5 0 0 is received 1 1 Figure 1 In Figure 5, the Vs signal 5 0 0 contains two pulses > a slow pulse with a flat slope of 1 1-a pulse 502 with a flat slope, and a second pulse with a steep slope with rapid exchange 1 pulse 504 > the signal 5 from the picture 5 1 0 It can be seen that if the signal VS is like 1 | in the pulse wave 502-like a slow exchange with a flat slope, d V i / dt will have a smaller value of 1 I, and M will exist in equation (3) A small amount or absence of the RC delay 1 delay component »This makes V i as shown in pulse wave 512 approximately equal to VS 〇 However $ 1 when the signal Vs as in pulse wave 5 04 is rapidly exchanged with a steep slope 1 1 < d V i / dt will have a larger value, so that in equation (3) there will be 1 1 RC delay component as shown in pulse wave 5 1 4 <) 1 1 The output of the pulse generator is usually transferred by the input pulse wave-special Set 1 I voltage > For example, the transfer operation at 1.5 V. To compensate for any RC delay component of the switch matrix 1. Generally, the transfer operation of Vo is expected to occur at 1 1 Vs instead of V i transfer. At the moment when 1.5V passes 3, the desired 1 V c signal 5 20 is shown in Figure 5, and its transfer action is shown as a dashed line »It is caused by the Vs signal 1 1 This paper scale is applicable to the Chinese National Standard (CNS) A4 specification (210X 297mm) 8 9 1225 A7 300355 __B7 V. Description of the invention (9) The moment 500 transfers through 1.5V. In order for the input punch to provide the V signal 520 at its output, it is generally desired that the round buffer has a variable input threshold voltage. For the transfer of the high logic level of the Vs pulse waves 512 or 514 to the low logic level, the threshold voltage is shown at the intersection of the broken lines with the pulse waves 512 or 514. The point above the pulse wave should be higher than 1.5V. Secondly, as shown by the intersection of the dotted lines with the Vi pulses 512 or 514, M and equation (3) show that when the slope of the Vs pulse is steeper, the critical voltage should be further away from the Vi 1.5V point above the pulse wave. Figure 6 shows an electronic circuit of one preferred embodiment of the input buffer of the present invention, which can use a variable input threshold voltage from a Vi signal similar to 500 from the switch matrix circuit at a high logical level to low The movement of the editing level generates a Vo signal similar to the 520th plaque No.520. The turn-in punch of FIG. 6 includes a first inverter 60 2 that has a turn-in terminal forming the input (IN) of the scale, and a wheel coupled to the output (OOT) of the buffer Output terminal. The input source also includes a PMOS pull-up transistor 604, which has a gate connected to the input terminal of the inverter 60 2 and a source connected to Vdd. The NMOS switching transistor 606 has a drain connected to the drain of the transistor 604, and a source connected to the output of the inverter 602. The diagonal line above the gate of the transistor 606 indicates that the channel has an excess ion implantation amount so as to provide a depleted transistor with a negative critical voltage. The depletion transistor 606 prevents the NMOS critical voltage drop from its source to the drain. In addition, it is worth noting in Figure 6M and subsequent figures that a PMOS transistor similar to 604 is shown in the circle of its gate M, and is similar to 606 -------- {装-(Please Read the precautions on the back and then fill out this page.) The paper standard printed by the Employee Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economic Affairs is compliant with the Chinese National Standard (CNS) Α4 specifications (210 × 297 mm) 9 9 1225 Employee Consumer Cooperative of the Central Bureau of Standards The size of the printed paper is in accordance with Chinese National Standard (CNS) A4 specifications (210Χ 297 mm) 91225 A7 B7 5. Invention description (10) The NMOS transistors do not have circles on their gates. The 6-in round-in slow balance additionally includes a stack of turn-on delay transistors 608. The stacked transistor 608 has a source connected to the input terminal of the inverter 602, and a drain connected to the node nl of the gate of the transistor 606. The gate of the stacked transistor 608 is connected to a reference voltage INREF. This INREF is preferably set to Vdd. The diagonal line on the gate of the transistor 608 is similar to that of the transistor 606, indicating that the channel has an extra implanted amount of chicks so that a depleted transistor can be produced. It is worth noting that a transistor of the stacked transistor system is defined by a fixed gate voltage, rather than using a change in the voltage applied to its source under a changing gate voltage, and adding K Turn on and off. In a stacked transistor, when (Vg-Vs)> Vt, where Vg is the gate voltage, Vs is the source voltage, and Vt is the critical voltage of the transistor, the stacked transistor will Will open. When (Vg-Vs) < Vt, the II transistor will be cut off. The inverter 602 provides a nominal critical wiper, for example 1.5V. In order to change its input threshold voltage from the threshold voltage of the inverter 602, M can provide a larger threshold voltage during the transfer operation from a high winding unit level to a low logic level, in which a transistor 604 is provided. If the transistor 604 is not included and the M inverter 602 operates, its threshold voltage will be determined by the ratio of its PMOS pull-up transistor channel width to its NMOS pull-down transistor channel width. If the transistor 604 is combined with the pull-up transistor on the inverter 602, the width of the transistor 604 can be added to the pull-up transistor on the inverter 602, M determines the transistor ratio, so it can be increased The threshold voltage of the input end of the input buffer. 10 {Cloth ------ order ------ {(please read the precautions on the back before filling out this page) The paper standard printed by the Staff Consumer Cooperative of the Central Standards Bureau of the Ministry of Economic Affairs is applicable to the Chinese National Standard (CNS) A4 specification (210X297 mm) 9 1225 A7 _ B7 V. Description of the invention (11) The minimum value provided by the inverter 602 alone, and the maximum value obtained by working together with the inverter 602 and the transistor 604 At this time, the change of the threshold voltage can be controlled, so the electric crystal hips 606 and 608 are provided. A resistance value can be generated through the transistor 608, and a parasitic capacitance value can be generated at the gate of the transistor 606, so that M forms an RC delay value. During the movement of the signal input to the buffer from the high logic level to the low logic level, the capacitance at the gate of the transistor 606 will slowly discharge, and the transistor 606 will slow down. Break. In the case where the transistor 606 is slowly turned off, the current from the transistor 604 will gradually decrease, and at the wheel-in end of the buffer, a varying threshold voltage is created. In order to make the threshold voltage of the input buffer change to compensate for the RC delay value generated by an exchange matrix circuit, the channel widths of the transistors 606 and 608 have to be specially controlled during manufacturing. The channel widths of the transistors 606 and 608 are set so that the parasitic capacitance value at the gate of the transistor 606 and a resistance value generated by the transistor 608 can provide an RC delay value so that It can compensate the RC delay value of the switch matrix circuit to which the input source is connected. In the operation of the circuit in Figure 6, first, assume that IN is at a high logic level. When MIN is at the high logic level, the PMOS transistor 604 will be turned off. In addition, when IN is at a high winding level, the source of the stacked transistor 608 will be above the reference voltage IHREF, and the transistor is turned off. In the case where IHREF is Vdd and the transistor 608 is a depleted transistor, the node nl will be a high buried level, or Vdd, and the M node nl is a high logic level, the transistor 606 will be activated. In addition, 11 {Cloth-- (please read the precautions on the back before filling out this page) Order A7 B7 Printed by the Employee Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economy 5. Description of Invention (12) 1 I Μ Node η 1 is a high logic bit Under the condition of *, the round of the inverter 602 will be 1 will be a low logic level 0 1 1 Secondly assume that the input signal IN quickly shifts the white high logic level to the low ^ -S 1 I logic level 〇Μ The IN quickly shifts from the high logic level to the low logic level. Please read the first 1 1 I. 9 The inverter 602 pulls on the transistor and the PM0S transistor 604. Reading back 1 1 1 will start. Pass 〇 Due to the sound generated at the gate of the transistor 606 1 1 The generated capacitance value > Combined with the resistance value of the transistor 608 1 The electrical matters at the node η 1 Then fill in this 1 1 The voltage will stay at The high level is not immediately reduced to 0. The output of the inverter 602 starts to move towards the high level In this case, the page of the transistor 606 '---- 1 1 The capacitance between the source and the gate will tend to push the voltage 1 1 at the node η 1 upwards. The voltage at the node η 1 is subjected to upwards Pushing > will keep the transistor 1 1 606 open during the transfer action of IN > the transistor 6 06 will be very ordered | Yuan slowly turns off 0 at the transistor 60 4 and the inverter 60 2 Pull up the transistor 1 I Under the combined action «The threshold voltage of the input terminal of the m-pulse will increase i 1 1 I For example, it exceeds 1.5 V. There are many midpoints 〇1 Secondly assume the input signal IN Bieyuan slowly shifted the white high m level to »·-» -1 low logic level 0 Κ The IH slowly shifted from the high compliance level to the low pass level 1 1 level »this node The capacitance f at η 1 will have time to release more electricity in proportion to the movement of the IN signal to 1 1 °. Therefore, the transistor 606 will be more 1 I Quickly turn off 1 and pull up the transistor 9 on the inverter 602 to prevent 1 1 I. The transistor 6 0 8 is turned on > Μ The transistor 6 0 2 acts more independently 9 The oscillator 1 I The threshold voltage of the input terminal of the rush will not be as high as $, but will stay near the 1.5V intermediate point mentioned in 1 1 _ Μ. 1 1 Under the action that the signal IN shifts from the low-level to the high-level level 1 1 The paper size is applicable to the Chinese National Standard (CNS) A4 specification (210X297 mm) J 2 9 1 2 2 5 Central Ministry of Economy A7 B7 printed by the Bureau of Standards, Staff and Consumers Co., Ltd. V. Description of invention (13), the critical voltage at the input end of the buffer will not transfer similarly. When any rate of IN Μ goes to the high logic level, the PMOS transistor 604 will quickly break off, and there is no capacitance at the source of the transistor 606 that can change the operation rate of the electric crystal 604 . In order to make the buffer of the present invention compatible with TTL, the inverter threshold voltage of the inverter 602 can be set to about 1.5V. Because it is used in a CMOS balancer similar to inverter 6 02, there is usually a difference of 0V to 5V between Vss and Vdd. The logic high level to the quasi-quasi-electric should be high 2 to the Fan quasi-low to the Linyiyuan seat to change the position of a 60-level position to only the turn of the power, and the previous position of the device can be moved to the standard. With the help of the photo album, the first photo can be sent to a high voltage map with a 5V anti-logic level, and the quasi-edited one is to m6. It presses 1. The lower bound is the rate-supply logic, quasi-indicative, the telegram reaches the narration of the rapid movement Μ Raise the pressure I-shape 02 INV to the top of the reasoning, the electric series-more 70 ^ 0 lies in 2 quasi-yun. The number of the Bianlijieli 7 is changed from 60-bit high-valued to Xinlin low-level crystal series. The editor has been added at one place. The electrical circuit Μ changes to the 5V phase and holds the IN signal. The input and output voltage of the anti-transformer is increased ^ r. 1. The anti-low dimension is delayed in the letter I can be delayed to U. The magnetic containing quasi-voltage IN5V is up. It can be compared only with the negative package of the road vibration W is accurate to the response, the position of the device, the electric circuit ^ bit can be delayed in the editor of the value editor. The entanglement of the moving magnet is low. 2 The pre-buried calendering of the big girl lowers the negative movement. The magnetism is lower than 60. The electric RC is moved to the quasi-contained movable device to the IN level of the wheel. The package should be transferred to the corresponding level, and the level should be adjusted accordingly. The speed is faster and the difference is reversed. The masterpiece is pressed and buried, slow order (please read the precautions on the back and then fill out this page) This paper size is applicable to the Chinese National Standard (CNS) A4 specification (210X 297 mm) 13 91225 300355 Printed by the Employee Consumer Cooperative of the Central Bureau of Standards of the Ministry of Economy V. Description of the invention (14) 1 I The source-to-drain path connected to the round-out end of the buffer connected to OUT and Vss. The gate 7 0 4 has a source-to-drain path that connects the gate of the transistor 7 0 2 with the input terminal IH of the input 1 1 into the balancer. The other 1 I — * pull-down The crystal 70 2 has a drain connected to the gate of the transistor 70 2. Please read the 1 1 pole * and the source connected to Vss first. Among them--Inverter 708 9 can make the slow reading back 1 1 I Weighing device input terminal IN, connected to the gate of the transistor 704 »And if the opposite is true, then fill in this 1 1 Phase 710 , The wheel output of the inverter 708 can be connected to the gate 1 1 of the transistor 706 to control the amount of hysteresis t PM0S transistor 7 1 2 is connected to the inverter 7 1 The gate at the outgoing end of 0> and the source-to-drain path that connects Vdd to the inverting end of the inverter page 1 1 710) 1 1 In operation, the transistor 702 cooperates with the inversion The operation of the pull-down 1 1 crystal of the phase inverter 602, the in-cycle generator has a lower threshold voltage than that of the inverter 602 alone. It can be seen from the above that the threshold voltage of the t inverter is determined by the ratio of the width of the pull-up transistor to the pull-down transistor *. Therefore, the width of the transistor 1 1 | 7 0 2 plus the inverter 6 The width of the pull-down transistor of 0 2 * The nominal input threshold voltage of the input 1 JL buffer will be reduced. The above makes the gate of the transistor 1 7 0 2 connected to the input terminal IN of the source Electronic circuit »1 1 has to be transferred during the operation from the low logic level to the high logic level t The transistor 1 I body 702 can cooperate with the inverter 602 to operate 9 μM and switch at the high logic level 1 I moves to the low logic level during operation, enabling the inverter 602 to move at a single price. 1 1 I works as 0. Figure 8 illustrates this type of electronic circuit. • Shows how to move from low logic level to 1 1 to high. When the logic level is manipulated, the transistor 702 can interact with the inverting 1 1 phase inverter 6 0 2 and cause it at the input end of the inverter 6 02 Nominal 1 Critical voltage V t 1, Μ and the shift from high interest to low rational level 1 1 14 This paper scale applies the Chinese National Standard (CNS) A4 specification (210 X 297 mm) 91225 A7 B7 5. Description of the invention (15) When in operation, the inverter 602 can operate in a single way and cause a higher threshold voltage Vt2, M at the input of the inverter 602 to provide the above-mentioned negative hysteresis. To further illustrate the operation of the negative hysteresis circuit, first of all, assuming that IN is high «unit level. In the case of IN is high logic level, the round of the inverter 708 will be low logic level, so that The transistor 704 is turned off, and the signal IN is moved away from the gate of the transistor 702. In addition, the output of the inverter 710 will be at a high logic level, and the transistor 706 is turned on, to ensure that the gate of the transistor 702 is pulled to Vss, and the transistor 702 remains off- ------- (Install-(Please read the precautions on the back before filling in this page) The level of the action phase is low from the transition level to the transfer level from N T1. Including not using it as a counter-puller for the body crystal, the order is as low as the line level and sloppy white NI should be used and the level will be high enough to output the K device that will be lost. Connected to reverse the 4 ο, 7 when the body level electric position of the road wheel ο 11 7 is the opposite of the reason ο cut off the crystal power of the OTP will get Μ to close 6 ο 7 body crystal of the power level The reason is as low as possible. The NI will be put into the wheel and weighed at the place where the letter will be sent. 7 Body Crystal Electric The Ministry of Economic Affairs Central Standards Bureau staff consumer cooperatives print and suffice. Ub Μ Interim action transfer standards The bit series acts as a logic high to match back to 2 back to 60 IN body into the crystal transmission In the next period, the level of movement and transfer is high to the return level. The low level is from Ν Τ1. After the value is 70, the crystal will be powered, and the low level is reasonable. The quasi Γ ο, _ the 2 ο 6 device that the body crystal pulls down should be matched to match instead. .. Bian Tong pulls the high level to the line level logic low white η η phase series anti-buries the high and freely understands, It will break out 4 lose 70 body 8 crystal 70 electrical appliances. Instead, the 9 1225 paper standard is applicable to China National Standard (CNS) A4 specification (21〇297mm) A7 B7 Printed by the employee consumer cooperative of the Central Standards Bureau of the Ministry of Economic Affairs V. Description of the invention (1 6) The output of the m 1 1 device 7 1 0 »The low logic level of the white is shifted to the high level» The level f makes 1 | · I the transistor 7 0 6 is turned on, and Κ can The transistor hip 702 is cut off 0. The size of the transistor 1 1 I body 7 1 2 can control the transfer of the inverter 708 and the inverter 7 1 0 1 I request the rate t to make the transistor702 »Able to go from a low logical level to a high m. Read first 1 I 1 | IN transfer action of the level Β Turn off 0 Adjust the size of the transistor 7 1 2» You can control the electric power of 1 1 1 The attention of the crystal 70 2 in conjunction with the pull-down transistor operation of the inverter 602 1 I event 1 time amount 9 M control the difference between V 11 and vt 2 shown in the figure 8 9 to obtain the M control item 1 4 —1κ, Control its hysteresis effect »Especially in the case of IN i from low logic level to high logic level I low speed transfer action 0 η 1 1 I Figure 9 shows the electronic circuit of Figure 7 Rate and can be 1 1 enough to drive a high capacitive load. Modifications to be made. 1 1 To add a non-inverting chisel containing transistors 1 902 and 904 to drive a higher capacitive load. 0 The crystal 902 has a gate connected to the output terminal of the inverting 1 1 6 2 0 2 and a source-to-drain path that can connect V dd to the output 1 1 OUT of the input buffer. The transistor 904 There is a gate connected to the input terminal ΙΗ of the round-in rusher »and OUT can be connected to Vs S 1 I connected source to drain path 0 With this added non-inverting input buffer i 1 1 During the transfer of the IN signal from the low logic level to the high logic level »Transistor 1 1 The body 702 will cooperate with the operation of the transistor 904» Μ Provides a negative hysteresis 9 and 1 1 is not used as the inversion The pull-down transistor of the device 602. Other aspects 9 The operation of the non-inverting buffer added by the above 1 I is similar to the operation described in Chapter 7 151. The operation 1 1 operation case 0 1 I needs to increase the negative hysteresis The transistor 1 1 1 9 0 6 used for the exchange rate f in the circuit has the The gate of the body 7 0 4 and the output of the inverter 708 1 1 16 The paper size is applicable to the Chinese National Standard (CNS) A4 specification (210X297 mm) 9 1225 A7 B7 Printed by the Employee Consumer Cooperative of the Central Standards Bureau of the Ministry of Economic Affairs 5. , Description of the invention (17) 1 The source-to-drain path connected at the end 1 ο The transistor 906 shown is a 14 14 »depleted device with m pole connected to Vdd 0 The transistor 906 is the reason Used as 1 1 __. Depletion transistor «Can be used at the gate of the transistor 704 at a very high logical level /-S 1 I please 1 I» and the input signal IN goes to the high logic level »to be able to The crystal reads I | Read 1 | The gate charge of 704 exceeds Vdd (in the case where the gate of the transistor 7 0 4 increases the charging back 1 1 1 9 the capacitance value on its source to drain path will decrease > Note 1 1 The transistor 7 04 becomes--'Super access logic gate' 0 When the gate capacitance of the 704 entry of the transistor is filled with 1 again, the gate capacitance is reduced * At the IN white low logic level, it is transferred to the copybook and I high When the logic level is activated, the transistor 7 0 4 will allow current to pass through, page '-^ 1 1 and the transistor 7 02 will be turned on more quickly. ≪ 1 1 as shown in Figure 9 Transistors and transistors are shown next to the proposed channel type and size of the transistor. Among them, P or η is the channel type order | »Then the channel width and length in microns are expressed. 0 Including additional M = 1 The I 2 system means that it contains two such transistors $ Μ and is connected in the same way 1 1 I 0 includes a CMOS pull-up and a power-inverting inverter—> 9 whose channel type 1 and The size is included above or below the inverter symbol. The crystal type Τ type and size are only recommended properties »Can be added according to the specific design needs to change 1 1 change 0 1 1 1 1 99 Patent application No. 08/34 1 9 1 I 6 No. 36, named "In P ut Bu ffer F 0 Γ A Η igh De nsity 1 I Pr 0 gra Tian mab 1 e L 〇gic D evic If e Zhong 9 reveals the variable critical voltage wheel 1 I into the buffer Other embodiments of the device > The string of applications will be incorporated into this description by reference 1 1 • In the book 〇1 1 BtA »Ban Ran has detailed description of the present invention 9 which is only to teach one of the techniques 1 1 paper size Applicable to the Chinese National Standard (CNS) A4 specification (210X297mm) j. 9 12 2 5 A7 B7 5. Description of the invention (18) How many practitioners make and use the present invention Many changes are made by Fan Li. The next 1 M is surrounded by the paintings by the department. Ming Dingfa is published in Jialuowei --------- {Cloth ------ Order ------ {(Please read the precautions on the back before filling out this page) Central Ministry of Economic Affairs The paper standard printed by the Staff Consumer Cooperative of the Bureau of Standards conforms to the Chinese National Standard (CNS) Α4 specification (210Χ 297 mm) 91225